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JPH03262206A - Memory device and digital signal processing device - Google Patents

Memory device and digital signal processing device

Info

Publication number
JPH03262206A
JPH03262206A JP6157790A JP6157790A JPH03262206A JP H03262206 A JPH03262206 A JP H03262206A JP 6157790 A JP6157790 A JP 6157790A JP 6157790 A JP6157790 A JP 6157790A JP H03262206 A JPH03262206 A JP H03262206A
Authority
JP
Japan
Prior art keywords
address
data
signal
counter
sampling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6157790A
Other languages
Japanese (ja)
Inventor
Hisako Mizuoka
水岡 久子
Eiichi Teraoka
栄一 寺岡
Tooru Kengaku
見学 徹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP6157790A priority Critical patent/JPH03262206A/en
Publication of JPH03262206A publication Critical patent/JPH03262206A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To reduce power consumption required for write by providing two each of address counters and memories, allowing one address counter to sample data, decrementing the count of the other address counter by a prescribed value when carry takes place so as to write the data. CONSTITUTION:An i-th output Xk-i in a k-th sampling period outputted from a memory device 100 and a filter coefficient hi of a ROM 200 are given to a multiplier 200, where they are multiplied. The result of multiplication is given to one terminal of an adder ALU 203 and added to the result of sum up to an (i-1)th period of a k-th sampling period given to the other terminal and stored in an accumulator ACC 204. The result of sum to be stored is given to other terminal of the adder ALU 203. ln a DSP constituted in this way, the sampling data Xk-i and the filter coefficient hi are read, multiplied, added and stored and they are repeated twice, and a new data is written therein when one sampling period is finished.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルフィルタに用いるディジタル信
号処理装置及びそれに内蔵されたメモリ装置に関し、特
にFIR(F 1nite  T mpulse  R
e5ponse)フィルタの積和演算用の数値を格納す
るメモリ装置及びその演算を行うディジタル信号処理装
置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital signal processing device used in a digital filter and a memory device built therein, and particularly relates to a digital signal processing device used in a digital filter and a memory device built therein.
The present invention relates to a memory device that stores numerical values for product-sum calculations of filters, and a digital signal processing device that performs the calculations.

〔従来の技術〕[Conventional technology]

ディジタルフィルタとして例えばFIRフィルタを実現
する場合、サンプリング周期毎にサンプリングデータX
(k−+1  とフィルタ係数り、とで下記(1)式に
示す積和演算を実行しなければならない。
For example, when implementing an FIR filter as a digital filter, sampling data
(The sum-of-products operation shown in equation (1) below must be performed using k-+1 and the filter coefficient.

Q+=  =Σ  h、 ・Xfk−il    ・・
・(])但しに:サンプリング回数 n:ディジタルフィルタのタップ数 (自然数) 第14図はFIRフィルタによる(1)式に示すフィル
夕演算の処理フロー図であり、最新のサンプリングデー
タX、とフィルタ係数り。とを乗算し、それと前回のサ
ンプリングデータXh−+ とフィルタ係数h1との乗
算結果とを加算し、これを順に繰り返して(1)式に示
す積和演算を行う。
Q+= =Σ h, ・Xfk-il ・・
・(]) However: Number of samplings n: Number of taps of the digital filter (natural number) Figure 14 is a processing flow diagram of the filter calculation shown in equation (1) using the FIR filter. Coefficient. This is multiplied by the result of multiplying the previous sampling data Xh-+ by the filter coefficient h1, and this is repeated in order to perform the product-sum calculation shown in equation (1).

第9図はFIRフィルタを実現するだめの従来のディジ
タル信号処理装置(以下Degital  S ign
alP rocessor DSPという)の主要部の
構成を示すブロック図である。図において200はサン
プリングデータX(k−i)を格納するためのRAMで
あり、該RAM 200内ノサンフリングデータX(1
−++はROM 201に予め格納しであるフィルタ係
数り、と共に乗算器202に与えられる。乗算器202
ではそれらを乗算し、その乗算結果を加算器(^LU)
 203の一端に与える。加算器203の他端には後述
するアキュムレータ(ACC) 204に保持されたそ
れ以前の加算結果が与えられており、それらの加算が行
われる。加算結果はアキュムレータ204に保持され、
次のタイミングで加算器203の他端に与えられる。
Figure 9 shows a conventional digital signal processing device (hereinafter referred to as Digital Sign
1 is a block diagram showing the configuration of a main part of an alProcessor DSP. In the figure, 200 is a RAM for storing sampling data X(k-i).
−++ is applied to the multiplier 202 together with a filter coefficient stored in the ROM 201 in advance. Multiplier 202
Then, multiply them and send the multiplication result to the adder (^LU)
203 at one end. The other end of the adder 203 is provided with previous addition results held in an accumulator (ACC) 204, which will be described later, and these additions are performed. The addition result is held in the accumulator 204,
The signal is applied to the other end of the adder 203 at the next timing.

このように構成されたll5Pでは、IIAM 200
に格納されたサンプリングデータXfk−+1  と、
ll0M 201に格納されているフィルタ係数り、と
が各サイクル毎に読出され、乗算器202に入力される
。その乗算結果が加算器203の一端に入力され、他端
に入力されたアキュムレータ204の保持値即ち前回の
加算結果と加算される。このようにして第14図の処理
フローで示す(1)式の積和演算を高速に実行できる。
In ll5P configured in this way, IIAM 200
sampling data Xfk-+1 stored in
The filter coefficients stored in ll0M 201 are read every cycle and input to multiplier 202. The multiplication result is input to one end of the adder 203, and added to the value held in the accumulator 204, that is, the previous addition result, input to the other end. In this way, the sum-of-products operation of equation (1) shown in the processing flow of FIG. 14 can be executed at high speed.

次にこのときの1IAI’l 200及びROM 20
1におけるデータの配列について説明する。第11図は
ROM 201に書込まれているフィルタ係数り、の配
列順を示す図であり、最新のサンプリングデータXkに
対する係数h0がアドレスOに、また最古のサンプリン
グデータXk−□−0に対するフィルタ係数hN−1が
アドレスN−1に書かれている。これらのフィルタ係数
り、は予め定められて・おり、ROM化されているので
、この配列を演算中に変更することはできない。第12
図はRAM 200に書込まれるサンプリングデータX
Lk−=)の配列順を示す図であり、常に最新のサンプ
リングデータがアドレスOに、また最古のサンプリング
データがアドレスN−1に書込まれる。例えばサンプリ
ング時刻tkにおいて第12図(a)に示す配列順であ
ったものが、それより1サンプリング周期後のサンプリ
ング時刻t、1+1には第12図Φ)の状態に配列順を
変化させることにより第14図に示す処理フローに従っ
たFIRフィルタの出力を容易に得ることができる。即
ちFit?フィルタでは各サンプリング周期毎に、次周
期での演算のためにサンプリングデータを1周期分遅延
させることにより、高速な演算処理が可能となる。
Next, at this time 1IAI'l 200 and ROM 20
The data arrangement in 1 will be explained. FIG. 11 is a diagram showing the arrangement order of filter coefficients written in the ROM 201, where the coefficient h0 for the latest sampling data Xk is at address O, and the coefficient h0 for the oldest sampling data Xk-□-0 is Filter coefficient hN-1 is written at address N-1. These filter coefficients are predetermined and stored in ROM, so this arrangement cannot be changed during calculation. 12th
The figure shows sampling data X written to RAM 200.
FIG. 3 is a diagram showing the arrangement order of Lk-=), in which the latest sampling data is always written to address O, and the oldest sampling data is always written to address N-1. For example, by changing the arrangement order shown in FIG. 12(a) at sampling time tk to the state shown in FIG. 12(a) at sampling time t, 1+1, one sampling cycle later, The output of the FIR filter according to the processing flow shown in FIG. 14 can be easily obtained. In other words, Fit? In the filter, high-speed calculation processing is possible by delaying sampling data by one period for calculation in the next period for each sampling period.

このRAM 200に書込まれるサンプリングデータの
1周期遅延を容易に実現するものとして特開昭63−2
66576号公報に開示されたものがある。第10図は
前記公報に開示されたDSPのRAM 200の構成を
示すブロック図である。RAM 200はDSP内の図
示しない制御回路から供給される基本クロック信号φ。
Japanese Patent Application Laid-open No. 63-2 has proposed a technique for easily realizing a one-cycle delay of sampling data written to the RAM 200.
There is one disclosed in Japanese Patent No. 66576. FIG. 10 is a block diagram showing the configuration of a RAM 200 of the DSP disclosed in the publication. The RAM 200 receives a basic clock signal φ supplied from a control circuit (not shown) in the DSP.

に従って動作し、そのメモリサイクルは基本クロック信
号φ。によって規定される。またl?AM200は制御
回路から制御信号として供給されるメモリイネーブル信
号MEに従って前記メモリサイクルを単位期間として選
択状態とされる。このときRAM 200は、制御回路
から供給されるアドレスシフトモード信号SM及びリー
ド・ライト信号R/Wに従ってその動作モードが決定さ
れる。即ち上記各信号がタイミング発生回路5に与えら
れ、それらにより各部への後述する制御信号が生成され
る。
The memory cycle operates according to the basic clock signal φ. defined by. Again? The AM 200 is brought into a selected state using the memory cycle as a unit period according to the memory enable signal ME supplied as a control signal from the control circuit. At this time, the operating mode of the RAM 200 is determined according to the address shift mode signal SM and the read/write signal R/W supplied from the control circuit. That is, each of the above-mentioned signals is applied to the timing generation circuit 5, which generates control signals to be described later for each section.

またRAM 200内には入力されたアドレス信号をデ
コードするデコーダ12と、ワード線及びデータ線から
なるメモリアレイ13と、データ線を接続したセンスア
ンプ11とから構成される記憶素子としてのRAMセル
部10が設けられており、そこへのサンプリングデータ
のラッチ及びそこから読出されたサンプリングデータを
ラッチするデータバッファ3を介してサンプリングデー
タの入出力が行われる。またRAMセル部10に与える
アドレスはアドレスポインタ7で指定され、その出力た
るに+1ビツトのアドレス信号A0〜Ak及びそれをプ
ラス1回路8で+1したアドレス信号がセレクタ9に与
えられる。セレクタ9にはタイミング発生回路5からの
タイミング信号中φ8sが与えられ、それの“L”、’
“H”°によりアドレスポインタ7のアドレス信号へ〇
〜へ〇又はプラス1回路8の出力を選択し、相補内部ア
ドレス信号11〜LLとしてデコーダ12に出力する。
Further, within the RAM 200, there is a RAM cell section as a storage element, which is composed of a decoder 12 for decoding input address signals, a memory array 13 consisting of word lines and data lines, and a sense amplifier 11 to which the data lines are connected. 10 is provided, and input/output of sampling data is performed via a data buffer 3 which latches sampling data thereto and latches sampling data read therefrom. The address given to the RAM cell section 10 is specified by the address pointer 7, and the output thereof is a +1 bit address signal A0 to Ak and an address signal obtained by adding 1 to the +1 bit address signal by the plus 1 circuit 8, which is given to the selector 9. The selector 9 is given the timing signal φ8s from the timing generation circuit 5, and its "L", '
"H" degree selects the address signal of the address pointer 7 to 0 to 0 or the output of the plus 1 circuit 8, and outputs it to the decoder 12 as complementary internal address signals 11 to LL.

デコーダ12にはタイミング発生回路5からタイミング
信号φイ。が与えられ、その“H″のときに相補内部ア
ドレス信号量〜l、のデコードを行う。またセンスアン
プ11にはタイミング信号φsllが与えられ、そのH
′′によりメモリアレイ13のデータ線のデータが読出
される。またデータバッファ3にはタイミング発生回路
5からライト信号φ、及びリード信号φ、が与えられ、
それらの′H″によりサンプリングデータの書込み、読
出しを行う。
The decoder 12 receives a timing signal φi from the timing generation circuit 5. is given, and when it is "H", the complementary internal address signal amount ~l is decoded. Furthermore, the sense amplifier 11 is given a timing signal φsll, and its H
'' data on the data line of the memory array 13 is read. Further, the data buffer 3 is given a write signal φ and a read signal φ from the timing generation circuit 5,
Writing and reading of sampling data is performed by these 'H' levels.

次に以上の如く構成された従来のRAM 200の動作
について説明する。第13図はRAM 200のアクセ
ス動作を示すタイミングチャートである。124M 2
00はその前半のメモリサイクルで実線で示す通常の読
出しモード又は破線で示す通常の書込みモードが行われ
、後半のメモリサイクルでアドレスシフトモードが行わ
れる。アドレスシフトモードはアドレスシフトモード信
号針が“H”のとき実行されるモードであり、このモー
ドにおいてRAM 200は、メモリサイクルの前半に
おいてサンプリングデータを読出し、その後半において
読出されたサンプリングデータを次のサンプリング周期
に対応するアドレスに書込む。これによりフィルタ演算
に係る積和演算のサンプリングデータの読出しとシフト
とが同時に行え、高速処理が可能となる。
Next, the operation of the conventional RAM 200 configured as described above will be explained. FIG. 13 is a timing chart showing the access operation of the RAM 200. 124M 2
In 00, the normal read mode shown by a solid line or the normal write mode shown by a broken line is performed in the first half of the memory cycle, and the address shift mode is performed in the second half of the memory cycle. The address shift mode is a mode executed when the address shift mode signal needle is "H". In this mode, the RAM 200 reads sampling data in the first half of the memory cycle, and transfers the sampling data read in the second half to the next one. Write to the address corresponding to the sampling period. As a result, reading and shifting of sampling data for product-sum calculations related to filter calculations can be performed simultaneously, and high-speed processing becomes possible.

そして与えられたアドレス信号をもとに次のサンプリン
グ周期に対応するアドレス信号を得るためにプラス1回
路8と2つのアドレス信号を選択するセレクタ9とが設
けられている。
A plus 1 circuit 8 and a selector 9 for selecting two address signals are provided to obtain an address signal corresponding to the next sampling period based on the applied address signal.

第13図の後半に示されるアドレスシフトモードは基本
クロック信号φ。の立上りエツジにおいてメモリイネー
ブル信号MEが“H″“とされ、同時にアドレスシフト
モード信号量がH”とされる場合にRAM 200によ
り開始される。
The address shift mode shown in the latter half of FIG. 13 is based on the basic clock signal φ. It is started by the RAM 200 when the memory enable signal ME is set to "H" at the rising edge of , and at the same time, the address shift mode signal level is set to H.

RAM 200にはメモリイネーブル信号MEとともに
アドレス信号A0〜A、が供給され、リード・ライト信
号R/Wは“H′とされる。アドレス信号A0〜A11
は、所望のサンプリングデータが格納されるアドレス“
i゛を指定している。
Address signals A0 to A are supplied to the RAM 200 along with a memory enable signal ME, and the read/write signal R/W is set to "H".Address signals A0 to A11
is the address where the desired sampling data is stored “
i'' is specified.

RAM 200では、基本クロック信号φ。の立上りエ
ツジでメモリイネーブル信号量が“H”であることから
、タイミング信号φ、が1メモリサイクル期間だけ“H
゛となり、少しづつ遅れてタイミング信号φS、及びφ
1が順に“H”となる。これにより、読出しモードの場
合と同様な続出し動作が行われ、アドレス“i′のメモ
リセルの記憶データがデータバッファ3に格納される。
In the RAM 200, the basic clock signal φ. Since the memory enable signal amount is "H" at the rising edge of , the timing signal φ is "H" for one memory cycle period.
, and the timing signals φS and φ are gradually delayed.
1 becomes "H" in turn. As a result, a continuous read operation similar to that in the read mode is performed, and the data stored in the memory cell at address "i" is stored in the data buffer 3.

ところが、基本クロック信号φ。が“I7”となる立下
りエツジにおいて、アドレスシフトモード信号針が“H
゛とされることから、RAM 200ではタイミング信
号φ□が“H”′とされる。これによりセレクタ9では
プラス1回路8の出力信号すなわちアドレス信号“i+
1”が選択され、相補内部アドレス信号LL””1しと
してデコーダ12に供給される。また、このとき、タイ
ミング信号φ、1..が“H゛とされるのに先立ってタ
イミング信号φ□が一時的に“I、”とされ、デコーダ
12によるデコード動作が終了する時点で再度“H”°
とされる。
However, the basic clock signal φ. At the falling edge when the signal becomes “I7”, the address shift mode signal needle goes to “H”.
Therefore, in the RAM 200, the timing signal φ□ is set to "H"'. As a result, the selector 9 receives the output signal of the plus 1 circuit 8, that is, the address signal "i+".
1" is selected and supplied to the decoder 12 as the complementary internal address signal LL""1. At this time, before the timing signals φ, 1, . . . are set to "H", the timing signal φ□ is temporarily set to “I,” and then becomes “H” again when the decoding operation by the decoder 12 is completed.
It is said that

つまり、アドレス信号が遷移し、デコーダ12によるデ
コード動作が過渡状態となる期間において、デコーダ1
2のワード線選択動作は禁止され、いずれのワード線も
非選択状態となる。
In other words, during a period in which the address signal transitions and the decoding operation by the decoder 12 is in a transient state, the decoder 1
The second word line selection operation is prohibited, and all word lines become unselected.

タイミング信号φ、が再度”H”とされることによって
、アドレス“i÷1″に対応するワード線が選択状態と
される。このとき、各データ線及びセンスアンプ11に
はこのメモリサイクルの前半で読出されたアドレス“i
°゛の続出し信号が確立されたままとなっている。した
がって、メモリサイクルの後半で選択されたワード線す
なわちアドレス“i+1”のメモリセルには読出された
アドレス“i゛のサンプリングデータが書込まれる。つ
まり、アドレス“i゛から続出されたサンプリングデー
タは、バスを介して出力されると共に、そのまま次のサ
ンプリング周期に対応するアドレス“i+1”に書込ま
れ、実質的にサンプリングデータのシフト処理が実現さ
れる。
By setting the timing signal φ to "H" again, the word line corresponding to the address "i÷1" is placed in the selected state. At this time, each data line and sense amplifier 11 are assigned the address "i" read in the first half of this memory cycle.
The continuous signal of °゛ remains established. Therefore, the read sampling data at address "i" is written into the word line selected in the second half of the memory cycle, that is, the memory cell at address "i+1".In other words, the sampling data successively read from address "i" is , is outputted via the bus, and written as is to the address "i+1" corresponding to the next sampling period, essentially realizing a shifting process of the sampling data.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

このように構成された従来のRAMにおいてはフィルタ
演算に係る積和演算のためのサンプリングデータの読出
しが行われるアドレスシフトモードにおいて、データの
読出し時に必ず読出しアドレスにプラス1したアドレス
にデータの書込みが行われるため、読出しのときに比べ
多くのトランジスタを動作させねばならず、消費電力が
増加するという問題点があった。
In a conventional RAM configured as described above, in address shift mode in which sampling data is read for a product-sum operation related to a filter operation, data is always written to an address that is the read address plus 1 when reading data. Therefore, there is a problem in that more transistors have to be operated than when reading, which increases power consumption.

この発明は斯かる事情に鑑みてなされたものであり、l
?AMにおいてデータの配列をマシンサイクル間に全て
変更するのではなく、カウンタを用いたアドレスポイン
タで指定するアドレスを変更することにより高速でアク
セスでき、消費電力を減少させたメモリ装置及びそれを
用いたディジタル信号処理装置を得ることを目的とする
This invention was made in view of such circumstances, and
? A memory device that can access data at high speed and reduce power consumption by changing the address specified by an address pointer using a counter instead of changing the entire data arrangement between machine cycles in AM, and a memory device using the same. The purpose is to obtain a digital signal processing device.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係るメモリ装置はクロックを計数する第1及
び第2のアドレスカウンタと、第1のアドレスカウンタ
の最上位ビットの桁あふれ信号に応じて第2のアドレス
カウンタの内容を+2又は2変化させる手段とを設け、
第1のアドレスカウンタで第1のメモリをアクセスし、
第2のアドレスカウンタで第2のメモリをアクセスし、
第1のアドレスカウンタが桁あふれしたときに第2のア
ドレスカウンタの内容を+2又は−2変化させ、桁あふ
れ毎に第2のメモリのアドレスを1ずつ変化させるよう
にしたものである。またこの発明に係るディジタル信号
処理装置は、第1のメモリと第2のメモリとの出力を積
和演算するようにしたものである。
The memory device according to the present invention includes first and second address counters that count clocks, and changes the contents of the second address counter by +2 or 2 in response to an overflow signal of the most significant bit of the first address counter. provide means,
accessing a first memory with a first address counter;
accessing a second memory with a second address counter;
When the first address counter overflows, the contents of the second address counter are changed by +2 or -2, and the address of the second memory is changed by 1 each time the first address counter overflows. Further, the digital signal processing device according to the present invention is configured to perform a product-sum operation on the outputs of the first memory and the second memory.

〔作用〕[Effect]

この発明のメモリ装置においては、第1のアドレスカウ
ンタが2′1回計数するとデータのサンプリングが行わ
れると共に、桁あふれ信号が出力され、それを検出する
と、第2のアドレスカウンタの計数値が+2又は−2変
化し、第2のメモリが書換え可能になり、変化した値の
アドレスにサンプリングされたデータが書込まれる。従
って第2のメモリ内のデータの配列を計数毎に変えるの
ではなく、サンプリング毎にアドレスを1つ変化さ1 せることにより書込みが2’回のアクセス動作毎に行わ
れるサンプリング周期に1回しか行われない。またこの
発明のディジタル信号処理装置においては上記メモリ装
置を用いており、書込み回数がサンプリング周期毎、即
ち各メモリをアクセスし、それらのデータを読出し、積
和演算を2″回行う毎に行われるだけなので、書込みに
要する電力消費が低減する。
In the memory device of the present invention, when the first address counter counts 2'1 times, data is sampled and an overflow signal is output, and when this is detected, the count value of the second address counter increases by +2. Or -2 changes, the second memory becomes rewritable, and the sampled data is written to the address of the changed value. Therefore, instead of changing the arrangement of data in the second memory at each count, by changing the address by one at each sampling, writing is performed only once per sampling period for every 2' access operations. Not done. Further, in the digital signal processing device of the present invention, the above memory device is used, and the number of writes is performed every sampling period, that is, every time each memory is accessed, the data is read, and the product-sum operation is performed 2'' times. Therefore, the power consumption required for writing is reduced.

〔実施例〕〔Example〕

以下、この発明をその一実施例を示す図面に基づいて説
明する。第1図はこの発明に係るメモリ装置の構成を示
すブロック図である。図において100はメモリ装置で
あり、サンプリングデータを格納する2′IワードのR
AM 200とフィルタ係数を格納しである2″ワード
のROM 201とを有している。また1はnビットの
カウンタであり、図示しない制御回路から供給されるク
ロックφ1によりインクリメントされ、クロックφ、を
計数し、そのnビットの計数結果をI?OM 201に
供給する。ROM201はnビットの計数結果をフィル
タ係数の続出2 し時のアドレス指定に用いる。
Hereinafter, the present invention will be explained based on the drawings showing one embodiment thereof. FIG. 1 is a block diagram showing the configuration of a memory device according to the present invention. In the figure, 100 is a memory device, and R of 2'I words stores sampling data.
It has an AM 200 and a 2" word ROM 201 that stores filter coefficients. 1 is an n-bit counter, which is incremented by a clock φ1 supplied from a control circuit (not shown). is counted, and the n-bit counting result is supplied to the I?OM 201.The ROM 201 uses the n-bit counting result to specify an address when filter coefficients are successively added.

カウンタ1はその最上位ビットのキャリ信号CAをクロ
ックφ、に同期して後述するコントロール回路5及びア
ドレスカウンタ2に出力する。アドレスカウンタ2はn
ビットのカウンタであり、その計数値はサンプリングデ
ータの読み書き時のRAM200のアドレス指定に用い
られる。アドレスカウンタ2の上位n−1ビツトはクロ
ックφ、に同期してインクリメントし、クロックφ1を
計数し、最下位ビットはコントロール回路5からの制御
信号CTに同期して制御信号CTを計数する。
Counter 1 outputs its most significant bit carry signal CA to control circuit 5 and address counter 2, which will be described later, in synchronization with clock φ. Address counter 2 is n
It is a bit counter, and its count value is used for addressing the RAM 200 when reading and writing sampling data. The upper n-1 bits of the address counter 2 are incremented in synchronization with the clock φ, and count the clock φ1, and the least significant bit counts the control signal CT in synchronization with the control signal CT from the control circuit 5.

コントロール回路5はアドレスカウンタ2の最下位ビッ
トへ入力されるクロックを制御するものであり、通常は
クロックφ1に同期し、キャリ信号CA−“ビが入力さ
れると“0”となる制御信号CTをアドレスカウンタ2
に出力する。この制御信号CTがアドレスカウンタ2の
最下位ビットに与えられる。アドレスカウンタ2はカウ
ンタ1からキャリ信号CAが与えられると計数値を+2
する機能を有している。
The control circuit 5 controls the clock input to the least significant bit of the address counter 2, and normally synchronizes with the clock φ1, and outputs a control signal CT which becomes "0" when the carry signal CA-"B" is input. address counter 2
Output to. This control signal CT is applied to the least significant bit of address counter 2. When address counter 2 receives carry signal CA from counter 1, it increases the count value by 2.
It has the function of

またキャリ信号−はRAM 200にも与えられ、RA
M200はキャリ信号CA−“1″のとき書込み可能に
なる。
The carry signal is also given to the RAM 200, and the RA
M200 becomes writable when the carry signal CA-“1”.

アドレスカウンタ2でアドレス指定されたRAM200
のサンプリングデータ又はデータバス6を介して入力さ
れたサンプリングデータX k −i はデータレジス
タA3に図示しない制御回路から供給され、クロックφ
1と非重複のクロックφ0でラッチされ、またカウンタ
1のnビットでアドレス指定されたROM 201のフ
ィルタ係数り、はデータレジスタB4に同時にラッチさ
れる。
RAM 200 addressed by address counter 2
sampling data or sampling data X k −i input via the data bus 6 is supplied to the data register A3 from a control circuit (not shown), and the clock φ
The filter coefficients of the ROM 201, which are latched by the clock φ0 that does not overlap with 1, and which are addressed by the n bits of the counter 1, are simultaneously latched into the data register B4.

第2図はアドレスカウンタ2の構成を示す回路図であり
、図において、20は自身の出力を一方の入力とし、下
位ビットからのキャリを他方の入力として加算し、加算
結果及びキャリ信号を出力する1ビツトの加算器である
Figure 2 is a circuit diagram showing the configuration of address counter 2. In the figure, 20 uses its own output as one input, adds the carry from the lower bit as the other input, and outputs the addition result and carry signal. This is a 1-bit adder.

21は自身の出力を入力して、その反転信号を加算結果
として出力し、また入力が“1″のときにキャリ信号を
“1″にするアドレスカウンタ2の最下位ビットに当た
る1ビツトの加算器である。
21 is a 1-bit adder that inputs its own output, outputs its inverted signal as the addition result, and makes the carry signal "1" when the input is "1", corresponding to the least significant bit of address counter 2. It is.

22は自身の出力を一方の入力とし、下位ビットからの
キャリ信号を他方の人力として加算し、加算結果を出力
する1ビツトの加算器であり、アドレスカウンタ2の最
上位ビットに当たる。アドレスカウンタ2は最下位ビッ
ト(0ビツト目)が加算器21で、1ビツト目からn−
2ビツト目が加算器20で、最上位ピッ) (n−1ビ
ツト目)が加算器22で夫々構成される。1ビツト目か
らn−1ビット目までの加算器20.20・・・、22
はクロ224重に同期して加算が実行され、最下位ビッ
ト(0ビツト目)は制御信号CTに同期して加算が実行
される。また、最下位ビット (0ビツト目)から1ビ
ツト目へのキャリ伝播線上に破線で囲まれたセレクタ2
3が設けられている。セレクタ23はカウンタ1の最上
位ビットのキャリであるキャリ信号CAが与えられると
それをNチャンネルトランジスタ232のゲートと、イ
ンバータ231 とに与える。インバータ231の出力
はNチャンネルトランジスタ233のゲートに与えられ
る。Nチャンネルトランジスタ232の一端には電源電
圧が与えられ、Nチャンネルトラ5 ンジスタ233の一端には加算器21のキャリ信号が与
えられる。Nチャンネルトランジスタ232と同233
との他端は一括接続されており、1ビツト目の加算器2
0のキャリ入力端子にいずれかのトランジスタ232.
233の出力が与えられる。従ってセレクタ23は、キ
ャリ信号CAが“0″の期間はNチャンネルトランジス
タ232がオフし、同233がオンするので、最下位ビ
ット(0ビツト目)の加算器21からのキャリ信号を1
ビット目の加算器20に入力する。一方、キャリ信号−
が“1″の期間はNチャンネルトランジスタ232がオ
ンし、同233がオフするので強制的に“1”を1ビツ
ト目の加算器20に入力する。このことによりアドレス
カウンタ2の+2加算を行うことができる。このように
構成されたアドレスカウンタ2では、キャリ信号昨が“
0″の期間はセレクタ23は最下位ビット(0ビツト目
)からのキャリ信号を1ビツト目のキャリ信号人力とす
る方を選択しており、また制御信号CTはクロックφ、
と同じタイミングで出力されるので、クロックφ1に同
期して通常のカラ6 ツタとして+1加算を行う。キャリ信号−が“1”にな
ると、制御信号CTは“0”となるので最下位ビットは
変化せず、またセレクタ23は電源電圧を1ビツト目の
キャリ信号入力とする方に切り替わるので、1ビツト目
へのキャリ信号入力は強制的に“1″となり、アドレス
カウンタ2はlクロツタ周期前の値に+2された値を示
す。その後、次のクロックφ、により再びキャリ信号昨
は“0”となるためセレクタ23は最下位ビット(0ビ
ツト目)の加算器21からのキャリ信号を1ビツト目の
キャリ信号入力とする方に再度切り替わり、アドレスカ
ウンタ2は通常のカウントアツプ動作に戻る。
22 is a 1-bit adder which takes its own output as one input, adds the carry signal from the lower bit as the other input, and outputs the addition result, which corresponds to the most significant bit of the address counter 2. In the address counter 2, the least significant bit (0th bit) is the adder 21, and the 1st bit to n-
The second bit is constituted by an adder 20, and the most significant bit (n-1th bit) is constituted by an adder 22, respectively. Adders 20, 20, 22 from the 1st bit to the n-1th bit
Addition is performed in synchronization with the clock signal CT, and addition is performed in synchronization with the control signal CT for the least significant bit (0th bit). Also, selector 2 surrounded by a broken line is on the carry propagation line from the least significant bit (0th bit) to the 1st bit.
3 is provided. When the selector 23 receives a carry signal CA, which is a carry of the most significant bit of the counter 1, it supplies it to the gate of the N-channel transistor 232 and the inverter 231. The output of inverter 231 is applied to the gate of N-channel transistor 233. A power supply voltage is applied to one end of the N-channel transistor 232, and a carry signal from the adder 21 is applied to one end of the N-channel transistor 233. N-channel transistors 232 and 233
The other end of the adder 2 is connected to the 1st bit adder 2.
0 to the carry input terminal of either transistor 232.
233 outputs are given. Therefore, during the period when the carry signal CA is "0", the N-channel transistor 232 is turned off and the N-channel transistor 233 is turned on.
The bit is input to the adder 20. On the other hand, the carry signal -
During the period when is "1", the N-channel transistor 232 is on and the N-channel transistor 233 is off, so that "1" is forcibly input to the adder 20 for the first bit. This allows address counter 2 to be incremented by +2. In the address counter 2 configured in this way, the carry signal last is “
During the period 0'', the selector 23 selects to use the carry signal from the least significant bit (0th bit) as the 1st bit carry signal, and the control signal CT is controlled by the clock φ,
Since it is output at the same timing as the clock φ1, +1 is added as a normal color 6 vine in synchronization with the clock φ1. When the carry signal - becomes "1", the control signal CT becomes "0", so the least significant bit does not change, and the selector 23 switches to input the power supply voltage as the carry signal input for the 1st bit. The carry signal input to the th bit is forcibly set to "1", and the address counter 2 indicates a value obtained by adding two to the value l clock cycle ago. After that, with the next clock φ, the carry signal becomes "0" again, so the selector 23 selects the carry signal from the adder 21 for the least significant bit (0th bit) as the carry signal input for the 1st bit. Switching occurs again, and the address counter 2 returns to normal count-up operation.

このように構成されたメモリ装置の概略動作について説
明する。アドレスカウンタ2とカウンタ1とは共にnビ
ットのカウンタであり、基本的にはどちらも211サイ
クルで一周する。キャリ信号CAが“0”の期間はクロ
ックφ、によりインクリメント動作が実行され、キャリ
信号CAが“1″つまりカウンタ1の値がすべて“1”
からすべて“0”になり、最上位ビットのキャリが”1
″になると、アドレスカウンタ2の値は1クロツタ周期
前の値に+2された値を示し、RAM 200のこのア
ドレスにデータバス上のサンプリングデータXk−1が
書込まれる。次のクロックφ1により再びキャリ信号−
が“Onになるので、クロックφ、によるインクリメン
ト動作に戻る。
The general operation of the memory device configured in this way will be described. Address counter 2 and counter 1 are both n-bit counters, and basically both complete one cycle in 211 cycles. During the period when the carry signal CA is "0", the increment operation is executed by the clock φ, and the carry signal CA is "1", that is, the value of counter 1 is all "1".
All become “0”, and the most significant bit carry is “1”.
'', the value of the address counter 2 shows the value added by 2 to the value one clock cycle ago, and the sampling data Xk-1 on the data bus is written to this address in the RAM 200. Carry signal
is turned on, so the increment operation based on the clock φ is returned to.

次にこのように構成されたメモリ装置Y100の動作を
詳しく説明する。
Next, the operation of the memory device Y100 configured as described above will be described in detail.

第3図はメモリ装置のアドレッシング動作を説明するタ
イミングチャート、第4図及び第5図は1?AM及びR
OMでのデータ配列を示す図である。
FIG. 3 is a timing chart explaining the addressing operation of the memory device, and FIGS. 4 and 5 are 1? AM and R
FIG. 3 is a diagram showing a data arrangement in OM.

第5図に示す如< ROM 201内にはアドレスOに
最新のサンプリングデータに対するフィルタ係数h0が
、またアドレス1から順にアドレス2n1までに最古の
サンプリングデータに対応するフィルタ係数h2’−1
から順に新しいフィルタ係数h2″・・・hlが格納さ
れている。
As shown in FIG. 5, in the ROM 201, the filter coefficient h0 corresponding to the latest sampling data is stored at address O, and the filter coefficient h2'-1 corresponding to the oldest sampling data is stored sequentially from address 1 to address 2n1.
New filter coefficients h2''...hl are stored in order.

また第4図に示す如くサンプリングデータはサンプリン
グ周期毎にデータバス6に送られ、最新データとして1
74M 200内の最古データを書換える。
Furthermore, as shown in Fig. 4, the sampling data is sent to the data bus 6 every sampling period, and one piece of data is sent as the latest data.
74M Rewrite the oldest data in 200.

また、サンプリング周期Tの間にディジタルフィルタの
演算を実行するためには、 Δt=T/2’   ・・・(2) 但し、2° =ディジタルフィルタのタップ数の期間に
1回ROM 201及びIIAM 200よりデータを
読出し、積和演算を実行すればよく、このΔtをクロッ
クφ0.φ1の1クロック周期とする。
In addition, in order to execute the calculation of the digital filter during the sampling period T, Δt=T/2' (2) However, the ROM 201 and IIAM are It is only necessary to read data from φ0. One clock period of φ1 is assumed.

サンプリング時刻tk−1においてサンプリングデータ
Xk−+がRAM 200のアドレスi−1に書込まれ
た状態をRAM 200の初期状態とする。このときの
RAM 200におけるサンプリングデータの配列は第
4図(a)に示す如くアドレスiに最古のサンプリング
データXk−2″が格納され、それからアドレス2”、
−1まで順にそれより新しいサンプリングデータが格納
されている。そしてアドレス0から順にサンプリングデ
ータXk−r + Xk−++−+1・・・Xk−2が
格納されている。
A state in which sampling data Xk-+ is written to address i-1 of RAM 200 at sampling time tk-1 is defined as an initial state of RAM 200. The arrangement of sampling data in the RAM 200 at this time is as shown in FIG.
Newer sampling data are stored in order up to -1. Then, sampling data Xk-r + Xk-++-+1 . . . Xk-2 are stored in order from address 0.

そして2”−1クロツクサイクル後のサンプリング時刻
tkにおいて、カウンタ1のnビットは9 すべて“1″からすべて“O#になるのでキャリ信号C
^が“1”となり、セレクタ23は1”入力の方を選択
して、アドレスカウンタ2はト2から+2加算されiと
なる。サンプリングデータX11はデータバス6を介し
データレジスタA3に書込まれると共に、アドレスカウ
ンタ2の値iをアドレスとしてRAM 200に書込ま
れ、RAM 200は第4図(b)に示される状態にな
る。第4図(b)ではアドレスiの指し示す箇所にサン
プリング時刻t、の最新データXkが、アドレスi+1
の指し示す箇所には最古データXk−+2−11 が書
込まれている。つまり第3図(a)におけるデータの配
置の最古データの位置にサンプリング時刻tkにおける
最新データを書込み、第3図(b)の配置を得たのであ
る。
At sampling time tk after 2"-1 clock cycles, the n bits of counter 1 change from all 9 "1" to all "O#", so the carry signal C
^ becomes "1", the selector 23 selects the 1" input, and the address counter 2 is incremented by +2 from t2 to become i. The sampling data X11 is written to the data register A3 via the data bus 6. At the same time, the value i of the address counter 2 is written to the RAM 200 as an address, and the RAM 200 enters the state shown in FIG. 4(b). In FIG. The latest data Xk of , is at address i+1
The oldest data Xk-+2-11 is written in the location indicated by. In other words, the latest data at the sampling time tk was written at the position of the oldest data in the data arrangement in FIG. 3(a), and the arrangement shown in FIG. 3(b) was obtained.

方ROM 201はカウンタ1によりアクセスされるの
で、アドレス0に格納されている係数り。が続出される
Since the ROM 201 is accessed by counter 1, the coefficient stored at address 0 is used. is being published one after another.

次のクロックφ1によりカウンタ1がインクリメントさ
れ、カウンタ1の値が“1″になるとキャリ信号CAは
0″になるので、セレクタ23は最0 下位ビット(0ビツト目)からのキャリを1ビツト目に
人力する方に切り替わる。従ってアドレスカウンタ2は
通常のインクリメント動作を行い++1を出力し、RA
M 200からはアドレスi+1に格納されている最古
データXk−+2−+)が、またROM201からはア
ドレス1に格納されている係数h2”が夫々読出され、
夫々データレジスタA3とデータレジスタB4へ入力さ
れる。さらに次のクロックφ宴によりアドレスカウンタ
2とカウンタ1とがインクリメントされ、RAM 20
0からはアドレスi+2に格納されている最古データよ
り一つ新しいデータXk−+2−I+1が、またROM
 201からはカウンタ1に格納されている係数h z
’−zが夫々読出され、夫々データレジスタ八3とデー
タレジスタB4へと人力される。このような動作をキャ
リ信号CAが“ビになるまで2I′−1回繰り返し、ア
ドレスカウンタ2はi−1まで、カウンタlは2”−1
(nビットすべて“1”)までインクリメントされる。
The counter 1 is incremented by the next clock φ1, and when the value of the counter 1 becomes "1", the carry signal CA becomes "0", so the selector 23 selects the carry from the 0th least significant bit (0th bit) to the 1st bit. Therefore, the address counter 2 performs the normal increment operation and outputs ++1, and the RA
The oldest data Xk-+2-+) stored at address i+1 is read from M200, and the coefficient h2'' stored at address 1 is read from ROM201.
The signals are input to data register A3 and data register B4, respectively. Furthermore, address counter 2 and counter 1 are incremented by the next clock φ, and RAM 20
From 0, data Xk-+2-I+1, which is one newer than the oldest data stored at address i+2, is also stored in the ROM.
From 201, the coefficient h z stored in counter 1
'-z are respectively read out and input to data register 83 and data register B4, respectively. This operation is repeated 2I'-1 times until the carry signal CA becomes "B", the address counter 2 reaches i-1, and the counter l reaches 2"-1.
(all n bits are "1").

これによりRAM 200からは最新データXk、最古
データX、l−+z”−++ + Xw−+2−21 
”’X+r−+ という順にサンプリングデータを順次
データレジスタA3に読出す。また、ROM 201か
らはアドレス0、アドレス1.アドレス2・・・アドレ
ス2”−1に格納されている係数をデータレジスタB4
に読出す。
As a result, from the RAM 200, the latest data Xk, the oldest data X, l-+z"-++ + Xw-+2-21
The sampling data is sequentially read out to the data register A3 in the order of ``'
read out.

サンプリング時刻L1+1になり、カウンタ1のnビッ
トがすべて“1″からすべて“0″になりキャリ信号C
Aが1″になると、再びセレクタ23は“1″入力の方
に切り替わる。するとアドレスカウンタ2はi−1から
+2加算されi+1 となって、サンプリングデータX
?IがRAM 200のアドレスi+1の指し示す箇所
に書込まれ、第4図(C)の状態になる。また、同時に
Xk+、をデータレジスタ八3に書込む。また、カウン
タ1の値は“0”なのでROM 201のアドレスOの
指し示す係数h0をデータレジスタB4に読出す。次の
クロックφ、によりカウンタlがインクリメントされる
と、再びキャリ信号CAが“0″になり、セレクタ23
は最下位ビット(0ビツト目)からのキャリを1ビツト
目に入力する方に切り替わる。するとアドレスカウンタ
2は通常のインクリメント動作を行いi+2を出力する
。その後、2”lサイクルの間にアドレスカウンタ2は
iまでインクリメントされ、最新データL++s最古デ
ータXト(241s Xk−+2−31・・・Xよとい
う順にデータを順次データレジスタA3に読出す。
At sampling time L1+1, all n bits of counter 1 change from “1” to all “0” and carry signal C
When A becomes 1", the selector 23 switches again to the "1" input. Then, the address counter 2 is incremented by +2 from i-1 to become i+1, and the sampling data X
? I is written to the location pointed to by address i+1 of RAM 200, resulting in the state shown in FIG. 4(C). At the same time, Xk+ is written to the data register 83. Further, since the value of the counter 1 is "0", the coefficient h0 pointed to by the address O of the ROM 201 is read into the data register B4. When the counter l is incremented by the next clock φ, the carry signal CA becomes “0” again, and the selector 23
switches to input the carry from the least significant bit (0th bit) to the 1st bit. Then, the address counter 2 performs a normal increment operation and outputs i+2. Thereafter, the address counter 2 is incremented to i during 2''l cycles, and the data is sequentially read out to the data register A3 in the order of latest data L++s oldest data X to (241s Xk-+2-31...X).

またROM 201はカウンタ1をアドレスとしてアド
レス0.アドレス1.アドレス2・・・アドレス2′′
1に格納されている係数ho +  hz’−+・・・
をデータレジスタB4に読出す。
Further, the ROM 201 uses the counter 1 as the address and the address 0. Address 1. Address 2...Address 2''
Coefficient ho + hz'-+... stored in 1
is read into data register B4.

こう、してサンプリング時刻t、。2で再度カウンタ1
のnビットがすべて“1″からすべて“0″になると、
キャリ信号−が“ビになり、再びセレクタ23は“1”
入力の方に切り替わり、アドレスカウンタ2は逼から+
2加算されi+2となる。
Thus, the sampling time t. Counter 1 again at 2
When the n bits of all go from all “1” to all “0”,
The carry signal becomes “BI” and the selector 23 becomes “1” again.
Switches to input, address counter 2 changes from 逼 to +
2 is added and becomes i+2.

そしてサンプリングデータXb+zがRAM 200の
アドレスi÷2の指し示す箇所とデータレジスタA3と
に書込まれ、カウンタ1によりROM 201のアドレ
ス0の指し示す係数h0をデータレジスタB4に読出す
、という具合いにサンプリングデータの3 書込み及び読出し、係数の読出し動作を繰り返す。
Then, the sampling data 3. Repeat the write, read, and coefficient read operations.

これによりサンプリングデータの書込みをサンプリング
周期で1回行えばよく、従来の如く読出す毎に書込む必
要がなくなり、書込み動作が従来の回数の1/27にな
る。
As a result, it is only necessary to write the sampling data once in the sampling period, and there is no need to write it every time it is read as in the conventional case, and the number of write operations is reduced to 1/27th of the conventional number of times.

次にこの発明の他の実施例について説明する。Next, other embodiments of the invention will be described.

前述の実施例ではカウンタ1及びアドレスカウンタ2を
インクリメントするnビットカウンタで構成したが、こ
れらは計数値を2”−1からOにデクリメントするnビ
ットのカウンタでもよい。その場合の構成は第1と同様
であり、説明を省略する。第6図及び第7図はこの場合
のRAM 200及びROM 201でのデータ配列を
示す図である。
In the above embodiment, the counter 1 and the address counter 2 were configured with n-bit counters that incremented, but these may also be n-bit counters that decremented the count value from 2"-1 to O. In that case, the configuration is as follows. 6 and 7 are diagrams showing data arrays in the RAM 200 and ROM 201 in this case.

上述した如くこの実施例では前述の実施例と異なり、カ
ウンタ1及びアドレスカウンタ2はデクリメントするn
ビットのカウンタで構成されており、従ってRAM 2
00に格納されているサンプリングデータは第4図に示
すものとアドレスiを中心に対称に、また170M 2
01に格納されているフィルタ係数は第5図に示すもの
とはアドレスに対して4 配列順が逆転したものとなっている。即ちRAM 20
0においてはアドレスOにサンプリングデータL+−,
+、。
As mentioned above, in this embodiment, unlike the previous embodiment, counter 1 and address counter 2 are decremented by n.
It consists of a bit counter and therefore RAM 2
The sampling data stored in 00 is symmetrical to that shown in FIG. 4 about address i, and 170M 2
The filter coefficients stored in 01 are arranged in the reverse order with respect to the addresses of those shown in FIG. i.e. RAM 20
0, sampling data L+-,
+,.

が、またアドレス2”−1に同Xk−4が、アドレスl
に最古のサンプリングデータXk−2’が夫々格納され
ている。またROM 201においては、アドレス2°
−1に最新のサンプリングデータxh−+に対応するフ
ィルタ係数h0が、アドレス2″2に最古のサンプリン
グデータxk−2″に対応するフィルタ係数h2”−1
が夫々格納されている。
However, the same Xk-4 is also at address 2"-1, and address l
The oldest sampling data Xk-2' is stored in respectively. Also, in ROM 201, address 2°
-1 is the filter coefficient h0 corresponding to the latest sampling data xh-+, and address 2"2 is the filter coefficient h2"-1 corresponding to the oldest sampling data xk-2".
are stored respectively.

次にこの発明に係るディジタル信号処理装置(DSP)
について説明する。第8図はFTPフィルタを実現する
ためのこの発明のDSPの主要部の構成を示すブロック
図である。図において100はこの発明のメモリ装置で
あり、ここから出力されたRAM200の第にサンプリ
ング周期のi番目の出力X、−4及びROM 200の
フィルタ係数り、は乗算器202に与えられ、そこで乗
算される。乗算結果は加算器(ALU) 203の一端
に与えられ、その他端に与えられた第にサンプリング周
期の第i−1番目までに加算された加算結果と加算され
、アキュムレータ(ACC) 204に保持される。保
持された加算結果は加算器203の他端に与えられる。
Next, a digital signal processing device (DSP) according to the present invention
I will explain about it. FIG. 8 is a block diagram showing the configuration of the main parts of the DSP of the present invention for realizing an FTP filter. In the figure, 100 is a memory device of the present invention, and the i-th output X, -4 of the RAM 200 in the sampling period and the filter coefficient of the ROM 200 are given to a multiplier 202, where they are multiplied. be done. The multiplication result is applied to one end of the adder (ALU) 203, added to the addition result added up to the i-1st sampling period, which is applied to the other end, and is held in the accumulator (ACC) 204. Ru. The retained addition result is provided to the other end of adder 203.

このように構成されたDSPにおいてはサンプリングデ
ータX、−1とフィルタ係数り、とがクロックφ。のタ
イミングで読出され、乗算、加算及び保持が行われる。
In the DSP configured in this way, the sampling data X, -1 and the filter coefficients are clock φ. It is read out at the timing of , and multiplication, addition, and retention are performed.

これを2″回繰返し、1回のサンプリング周期が終了す
ると、新たなサンプリングデータがRAM 200の1
インクリメントしたアドレスに書込まれ、同様な演算を
行う。
This is repeated 2″ times, and when one sampling period ends, new sampling data is stored in RAM 200.
It is written to the incremented address and performs the same operation.

〔発明の効果〕〔Effect of the invention〕

以上説明したとおり、この発明によれば、第1及び第2
の2つのアドレスカウンタにより第1のメモリ及び第2
のメモリのアドレスを指定し、第2のメモリ内のデータ
の配列は変えずにアクセスするアドレスを変化させ書込
み動作を1サンプリング周期毎に1回すればよいだけな
ので、メモリの消費電力を低減でき、高速にアクセスす
ることが可能となり、これをDSPに用いた場合、高速
アクセスでき、消費電力を低減し、発熱を抑制できる等
優れた効果を奏する。
As explained above, according to the present invention, the first and second
The two address counters in the first memory and the second
Since it is only necessary to specify the address of the second memory, change the address to be accessed without changing the data arrangement in the second memory, and perform the write operation once every sampling period, the power consumption of the memory can be reduced. , high-speed access is possible, and when used in a DSP, excellent effects such as high-speed access, reduced power consumption, and suppressed heat generation are achieved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明に係るメモリ装置の構成を示すブロッ
ク図、第2図はアドレスカウンタの構成を示す回路図、
第3図はメモリ装置のアドレッシング動作を説明するタ
イミングチャート、第45図はRAM 、ROMのデー
タ配列を示す図、第6゜7図は他の実施例のRAM 、
ROMのデータ配列を示す図、第8図はこの発明に係る
ディジタル信号処理装置の主要部の構成を示すブロック
図、第9図は従来のディジタル信号処理装置の主要部の
構成を示すブロック図、第10図は従来のRA? の構
成を示すブロック図、第11.12図は従来のROM及
びRAMのデータ配列を示す図、第13図は従来のRA
Mのアクセス動作を示すタイミングチャート、第14図
はFIRフィルタにおける積和演算の処理フロー図であ
る。 1・・・カウンタ 2・・・アドレスカウンタ 5・・
・コントロール回路 100・・・メモリ装置 200
・・・RAM201・・・ROM  202・・・乗算
器 203・・・加算器(ALU)204・・・アキュ
ムレータ(ACC)7 なお、図中、同一符号は同一、又は相当部分を示す。 8
FIG. 1 is a block diagram showing the configuration of a memory device according to the present invention, FIG. 2 is a circuit diagram showing the configuration of an address counter,
FIG. 3 is a timing chart explaining the addressing operation of the memory device, FIG. 45 is a diagram showing the data arrangement of RAM and ROM, and FIGS.
8 is a block diagram showing the configuration of the main part of the digital signal processing device according to the present invention; FIG. 9 is a block diagram showing the structure of the main part of the conventional digital signal processing device; Is Figure 10 a conventional RA? Figures 11 and 12 are diagrams showing the data arrangement of conventional ROM and RAM, and Figure 13 is a block diagram showing the configuration of conventional RA.
FIG. 14 is a timing chart showing the access operation of M, and is a processing flow diagram of the product-sum operation in the FIR filter. 1...Counter 2...Address counter 5...
・Control circuit 100...Memory device 200
. . . RAM 201 . . ROM 202 . . . Multiplier 203 . . . Adder (ALU) 204 . 8

Claims (2)

【特許請求の範囲】[Claims] (1)クロックを計数するnビットの第1及び第2のア
ドレスのカウンタと、 該第1のアドレスカウンタの最上位ビット の桁あふれ信号に応じて第2のアドレスカウンタの内容
を+2又は−2変化させる手段と、第1のアドレスカウ
ンタでアクセスされる 第1のメモリと、 第2のアドレスカウンタでアクセスされる 第2のメモリと を備えることを特徴とするメモリ装置。
(1) n-bit first and second address counters that count clocks, and the contents of the second address counter are +2 or -2 depending on the overflow signal of the most significant bit of the first address counter. A memory device comprising: means for changing; a first memory accessed by a first address counter; and a second memory accessed by a second address counter.
(2)請求項1記載のメモリ装置と、 第1及び第2のメモリに格納された値を読 出し、乗算する乗算手段と、 該乗算手段で求められた積の異和を求める 加算手段と を備えることを特徴とするディジタル信号 処理装置。(2) the memory device according to claim 1; Read the values stored in the first and second memories. a multiplication means for multiplying and multiplying; Find the difference of the products obtained by the multiplication means addition means and A digital signal characterized by comprising: Processing equipment.
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