JPH03253027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03253027A JPH03253027A JP5102990A JP5102990A JPH03253027A JP H03253027 A JPH03253027 A JP H03253027A JP 5102990 A JP5102990 A JP 5102990A JP 5102990 A JP5102990 A JP 5102990A JP H03253027 A JPH03253027 A JP H03253027A
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- JP
- Japan
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- substrate
- parts
- semiconductor substrate
- specified
- annealing
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- Pending
Links
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に半導体装置の所望
領域を選択的にアニールする方法に関する。
領域を選択的にアニールする方法に関する。
半導体装置にアニールを施す従来の技術とじては該半導
体装置を１０００℃前後の不活性ガス中に数分〜数十分
置く方法、または、ハロゲンランプ光や赤外線を数秒間
半導体基板に照射する方法、フラッシュランプ光な半導
体基板全面に数十マイクロ秒から数ミリ秒照射する方法
がある。
体装置を１０００℃前後の不活性ガス中に数分〜数十分
置く方法、または、ハロゲンランプ光や赤外線を数秒間
半導体基板に照射する方法、フラッシュランプ光な半導
体基板全面に数十マイクロ秒から数ミリ秒照射する方法
がある。
上述した従来のアニール方法においては、いずれの方法
でも半導体基板の全面が同一温度でアニールされるため
、たとえば、配線の層間にＢＰＳＧ膜を用い、リフロー
のためアニールを実施する場合、下地の段差部の密集部
分ではりフローが不足し、逆に下地が平坦な部分ではリ
フローしすぎてＢＰＳＧ膜厚の薄い部分ができるという
欠点がある。また、ＭＯＳデバイスの微細化に伴い、浅
い不純物拡散層を形成する必要があるが、拡散係数の大
きいボロンを用いたＰチャネルデバイスのある領域と、
Ｎチャネルのデバイスの領域とで同一温度、同一時間の
アニールがなされるため、充分な不純物の活性化を行な
うためには、ボロンの拡散層が深くなりすぎてしまう欠
点がある。
でも半導体基板の全面が同一温度でアニールされるため
、たとえば、配線の層間にＢＰＳＧ膜を用い、リフロー
のためアニールを実施する場合、下地の段差部の密集部
分ではりフローが不足し、逆に下地が平坦な部分ではリ
フローしすぎてＢＰＳＧ膜厚の薄い部分ができるという
欠点がある。また、ＭＯＳデバイスの微細化に伴い、浅
い不純物拡散層を形成する必要があるが、拡散係数の大
きいボロンを用いたＰチャネルデバイスのある領域と、
Ｎチャネルのデバイスの領域とで同一温度、同一時間の
アニールがなされるため、充分な不純物の活性化を行な
うためには、ボロンの拡散層が深くなりすぎてしまう欠
点がある。
本発明の半導体装置の製造方法は、半導体基板上の所望
領域に選択的にフラッシュランプの照射をし、所望部分
たけにアニールを施す工程を有している。
領域に選択的にフラッシュランプの照射をし、所望部分
たけにアニールを施す工程を有している。
第１図は本発明の一実施例に係るＣＯＤを用いた撮像素
子の部分平面図である。図において、１は半導体基板、
２は受光部、３は周辺回路であり、受光部２のみに７ニ
ールを施す。受光部２においては、暗電流の抑制等のた
め深さ数μｍ程度の深い無欠陥層が必要になるが、周辺
回路３の部分では、イントリンシックゲッタリングのた
め、１０１７／ｄ程度の微小内部欠陥が残ることが望ま
しい。
子の部分平面図である。図において、１は半導体基板、
２は受光部、３は周辺回路であり、受光部２のみに７ニ
ールを施す。受光部２においては、暗電流の抑制等のた
め深さ数μｍ程度の深い無欠陥層が必要になるが、周辺
回路３の部分では、イントリンシックゲッタリングのた
め、１０１７／ｄ程度の微小内部欠陥が残ることが望ま
しい。
このような内部欠陥分布を得るため、Ｘｅランプによる
フラッシュ光を受光部の形状にパターンニングしたレチ
クルを通して受光部２のみに、数十マイク□秒照射し、
受光部分を１２００℃以上に加熱する。これにより、析
出核が消滅し、受光部のみに無欠陥層が形成される。
フラッシュ光を受光部の形状にパターンニングしたレチ
クルを通して受光部２のみに、数十マイク□秒照射し、
受光部分を１２００℃以上に加熱する。これにより、析
出核が消滅し、受光部のみに無欠陥層が形成される。
第２図は、本発明の実施例２を説明するための半導体基
板の断面図である。第２図において、図（ａ）は下地の
段差が密集した部分の断面図、図（ｂ）は下地の段差が
密集していない部分の断面図で、図（ａ）の部分のみに
フラッシュランプの照射をしている。１μｍの段差のあ
る面の上に層間膜にｉ厚ｏ、ｓμｍのＢＰＳＧ膜を用い
、リフローの際に本発明を用いている。図（ｂ）のよう
な、下地の段差の密集していない部分の形状が適正にな
るまで半導体基板の全面をリフローした後、図（ａ）の
ような下地の段差が密集した部分だけに、フラッシュラ
ンプの照射をする。これにより、下地の段差部の適切な
りフローの形状が得られるのである。若し図（ｂ）のよ
うに段差部が孤立している部分に図（ａ）と同一のアニ
ールを施した場合、図（ｃ）のように、段差部で膜厚の
薄い部分ができ、配線容量の増大あるいは短絡をひきお
こしやすくなるので、段差部の密集している部分だけの
部分アニールが効果的であることがわかる。
板の断面図である。第２図において、図（ａ）は下地の
段差が密集した部分の断面図、図（ｂ）は下地の段差が
密集していない部分の断面図で、図（ａ）の部分のみに
フラッシュランプの照射をしている。１μｍの段差のあ
る面の上に層間膜にｉ厚ｏ、ｓμｍのＢＰＳＧ膜を用い
、リフローの際に本発明を用いている。図（ｂ）のよう
な、下地の段差の密集していない部分の形状が適正にな
るまで半導体基板の全面をリフローした後、図（ａ）の
ような下地の段差が密集した部分だけに、フラッシュラ
ンプの照射をする。これにより、下地の段差部の適切な
りフローの形状が得られるのである。若し図（ｂ）のよ
うに段差部が孤立している部分に図（ａ）と同一のアニ
ールを施した場合、図（ｃ）のように、段差部で膜厚の
薄い部分ができ、配線容量の増大あるいは短絡をひきお
こしやすくなるので、段差部の密集している部分だけの
部分アニールが効果的であることがわかる。
以上説明したように本発明は、半導体基板の特定の一部
分たけにフラッシュランプの照射をすることにより、そ
の特定の一部分だけをアニールすることがてき、ＢＰＳ
Ｇ膜の形状や半導体基板の内部欠陥密度、不純物の拡散
源さなどを特定の部分たけ制御することができる効果が
ある。
分たけにフラッシュランプの照射をすることにより、そ
の特定の一部分だけをアニールすることがてき、ＢＰＳ
Ｇ膜の形状や半導体基板の内部欠陥密度、不純物の拡散
源さなどを特定の部分たけ制御することができる効果が
ある。
第１図は本発明の一実施例が適用されるＣＯＤを用いた
撮像素子の部分平面模式図、第２図は本発明の実施例２
に係る半導体基板の断面図で、図（ａ）は下地の段差が
密集した部分、図（ｂ）は下地の段差が孤立している部
分、図（ｃ）は下地の段差が孤立している部分に図（ａ
）と同一のアニールを施した場合を示す。 ｌ・・・・・・半導体基板、２・・・・・・受光部、３
・・・・・・周辺回路、４・・・・・・ＢＰＳＧ膜、５
・・・・・・下地。
撮像素子の部分平面模式図、第２図は本発明の実施例２
に係る半導体基板の断面図で、図（ａ）は下地の段差が
密集した部分、図（ｂ）は下地の段差が孤立している部
分、図（ｃ）は下地の段差が孤立している部分に図（ａ
）と同一のアニールを施した場合を示す。 ｌ・・・・・・半導体基板、２・・・・・・受光部、３
・・・・・・周辺回路、４・・・・・・ＢＰＳＧ膜、５
・・・・・・下地。
Claims (1)
- 半導体基板上に半導体機能素子が形成されてなる半導
体装置の製造方法において、前記半導体基板の所望領域
に選択的にフラッシュランプの照射をすることによって
、前記所望領域だけをアニールする工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102990A JPH03253027A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102990A JPH03253027A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03253027A true JPH03253027A (ja) | 1991-11-12 |
Family
ID=12875385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102990A Pending JPH03253027A (ja) | 1990-03-01 | 1990-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03253027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122448B2 (en) | 2004-06-07 | 2006-10-17 | Kabushiki Kaisha Toshiba | Annealing apparatus, annealing method, and manufacturing method of a semiconductor device |
| JP2009049256A (ja) * | 2007-08-22 | 2009-03-05 | Sumco Corp | シリコンウェーハ及びその製造方法 |
-
1990
- 1990-03-01 JP JP5102990A patent/JPH03253027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122448B2 (en) | 2004-06-07 | 2006-10-17 | Kabushiki Kaisha Toshiba | Annealing apparatus, annealing method, and manufacturing method of a semiconductor device |
| JP2009049256A (ja) * | 2007-08-22 | 2009-03-05 | Sumco Corp | シリコンウェーハ及びその製造方法 |
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