JPH03205699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03205699A JPH03205699A JP2000753A JP75390A JPH03205699A JP H03205699 A JPH03205699 A JP H03205699A JP 2000753 A JP2000753 A JP 2000753A JP 75390 A JP75390 A JP 75390A JP H03205699 A JPH03205699 A JP H03205699A
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- test
- memory cell
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- 238000012360 testing method Methods 0.000 claims abstract description 55
- 230000015654 memory Effects 0.000 claims abstract description 54
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000002950 deficient Effects 0.000 abstract description 11
- 230000007547 defect Effects 0.000 abstract description 8
- 101100102598 Mus musculus Vgll2 gene Proteins 0.000 description 10
- 102100023477 Transcription cofactor vestigial-like protein 2 Human genes 0.000 description 10
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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Landscapes
- Hardware Redundancy (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、読出し専用メモリ（Ｒｅａｄ ＯｎｌｙＭｅ
ｍｏｒｙ ；以下、ＲＯＭと略称する）などの半導体記
憶装置に関する。
ｍｏｒｙ ；以下、ＲＯＭと略称する）などの半導体記
憶装置に関する。
従来の技術
半導体記憶装置の良品・不良品を判定するテスト方法と
して、半導体記憶装置に入力されるアドレス信号に対し
て所望のデータ出力が得られるが否かの判定を行う方法
が一般的である。
して、半導体記憶装置に入力されるアドレス信号に対し
て所望のデータ出力が得られるが否かの判定を行う方法
が一般的である。
その具体例を、Ｍ造段階でデータの書き込みの行われる
第２図に示すマスクＲＯＭをテスト対象の半導体記憶装
置とする場合について以下に説明する。
第２図に示すマスクＲＯＭをテスト対象の半導体記憶装
置とする場合について以下に説明する。
第２１２において、マトリクス状に配列されたメモリセ
ルを構成するトランジスタＱＮＩ，ＱＮ２（ここでは、
説明の便宜上２ビット分のみを示す）はＮチャンネル型
ＭＯＳトランジスタ（以下、ＮＭｏＳトランジスタと呼
ぶ）からなり、これらのメモリセル用トランジスタのゲ
ートは対応するワード！ｉ Ｗ Ｌ ｉに接続されてい
る。
ルを構成するトランジスタＱＮＩ，ＱＮ２（ここでは、
説明の便宜上２ビット分のみを示す）はＮチャンネル型
ＭＯＳトランジスタ（以下、ＮＭｏＳトランジスタと呼
ぶ）からなり、これらのメモリセル用トランジスタのゲ
ートは対応するワード！ｉ Ｗ Ｌ ｉに接続されてい
る。
上記各メモリ用トランジスタＱＮＩ，ＱＮ２の出力端子
であるドレインには、ビット線ＢＬが接続され、そのビ
ット線ＢＬはＮＭＯＳトランジスタＱＮ４を介してセン
スアンブ１に接続されている。このセンスアンブ１は、
メモリセル用トランジスタＱＮ１．ＱＮ２がら読み出さ
れる出力データを増幅するアンプであり、増幅された出
力データは出力バッファ２を介して出力される。
であるドレインには、ビット線ＢＬが接続され、そのビ
ット線ＢＬはＮＭＯＳトランジスタＱＮ４を介してセン
スアンブ１に接続されている。このセンスアンブ１は、
メモリセル用トランジスタＱＮ１．ＱＮ２がら読み出さ
れる出力データを増幅するアンプであり、増幅された出
力データは出力バッファ２を介して出力される。
また、各メモリセル用トランジスタＱＮ１．ＱＮ２のソ
ースには、それぞれ仮想グランド線ＶＧＬｌ，ＶＧＬ２
が接続され、一方の仮惣グランド線ＶＧＬＩはＮＭＯＳ
トランシスタＱＮ３を介して１つの充電回路３に接続さ
れ、他方の仮惣グランド！ＶＧＬ２はＮＭＯＳ ｝ラン
ジスタＱＮ５を介して別の充電回路４に接続されている
。これらの充電回路３．４は、それぞれ対応する仮想グ
ランド線ＶＧＬＩ，ＶＧＬ２の電位をビット線ＢＬと同
じハイレベルの電位に充電するための回路である。
ースには、それぞれ仮想グランド線ＶＧＬｌ，ＶＧＬ２
が接続され、一方の仮惣グランド線ＶＧＬＩはＮＭＯＳ
トランシスタＱＮ３を介して１つの充電回路３に接続さ
れ、他方の仮惣グランド！ＶＧＬ２はＮＭＯＳ ｝ラン
ジスタＱＮ５を介して別の充電回路４に接続されている
。これらの充電回路３．４は、それぞれ対応する仮想グ
ランド線ＶＧＬＩ，ＶＧＬ２の電位をビット線ＢＬと同
じハイレベルの電位に充電するための回路である。
上記ビット線ＢＬ、仮想グランド線ＶＧＬＩＶＧＬ２の
途中に介挿された各ＮＭＯＳトランジスタＱＮ３，ＱＮ
４，ＱＮ５のゲートには、コラム線ＣＳＥＬｊが接続さ
れている。また、上記各充電回路３．４の出力端子とグ
ランンドとの間には、対応する仮想グランド！ＩＶＧＬ
Ｉ，ＶＧＬ２の電位をグランド電位（ＯＶ）に切換え設
定するためのＮＭＯＳ｝ランジスタＱＮ６，ＱＮ７が接
続されている。
途中に介挿された各ＮＭＯＳトランジスタＱＮ３，ＱＮ
４，ＱＮ５のゲートには、コラム線ＣＳＥＬｊが接続さ
れている。また、上記各充電回路３．４の出力端子とグ
ランンドとの間には、対応する仮想グランド！ＩＶＧＬ
Ｉ，ＶＧＬ２の電位をグランド電位（ＯＶ）に切換え設
定するためのＮＭＯＳ｝ランジスタＱＮ６，ＱＮ７が接
続されている。
上記構成のマスクＲＯＭにおいて、メモリセル用トラン
ジスタＱＮＩに書き込まれているデータの読み出し動作
は次のように行われる。
ジスタＱＮＩに書き込まれているデータの読み出し動作
は次のように行われる。
行アドレス信号としてワード線ＷＬｉにハイレベルの電
位が、列アドレス信号としてコラム線ＣＳＥＬｊにハイ
レベルの電位のコラム選択信号が、仮想グランド選択信
号ＶＧＳＥＬＩとしてＮＭＯＳトランジスタＱＮ６のゲ
ートおよび充電回路３にハイレベルの電位が、また仮想
グランド選択信号ＶＧＳＥＬ２としてＮＭＯＳ｝ランジ
スタＱＮ７のゲートおよび充電回路４にローレベルの電
位が与えられると、ビット線ＢＬ、仮想グランド線ＶＧ
ＬＩ ＶＧＬ２の途中に介挿されている各ＮＭＯＳ｝
−ランジスタＱＮ３，ＱＮ４，ＱＮ５がオンとなるとと
もに、充電回路３側のＮＭＯＳ｝ランジスタＱＮ６がオ
ン、充電回路４側のＮＭＯＳトランジスタＱＮ７がオフ
となる。
位が、列アドレス信号としてコラム線ＣＳＥＬｊにハイ
レベルの電位のコラム選択信号が、仮想グランド選択信
号ＶＧＳＥＬＩとしてＮＭＯＳトランジスタＱＮ６のゲ
ートおよび充電回路３にハイレベルの電位が、また仮想
グランド選択信号ＶＧＳＥＬ２としてＮＭＯＳ｝ランジ
スタＱＮ７のゲートおよび充電回路４にローレベルの電
位が与えられると、ビット線ＢＬ、仮想グランド線ＶＧ
ＬＩ ＶＧＬ２の途中に介挿されている各ＮＭＯＳ｝
−ランジスタＱＮ３，ＱＮ４，ＱＮ５がオンとなるとと
もに、充電回路３側のＮＭＯＳ｝ランジスタＱＮ６がオ
ン、充電回路４側のＮＭＯＳトランジスタＱＮ７がオフ
となる。
その結果、仮想グランドｆｉＶＧＬ１の電位はローレベ
ルとなり、また仮想グランド線ＶＧＬ２には充電回路４
で設定される充電レベル（ハイレベル）の電位が与えら
れ、メモリセル用トランジスタＱＮＩが選択される。す
なわち、メモリセル用トランジスタＱＮＩのドレインは
ハイレベル、ソースはローレベルの電位となる（これに
対し、メモリセル用トランジスタＱＮ２のドレイン、ソ
ースはともにハイレベルとなる）。
ルとなり、また仮想グランド線ＶＧＬ２には充電回路４
で設定される充電レベル（ハイレベル）の電位が与えら
れ、メモリセル用トランジスタＱＮＩが選択される。す
なわち、メモリセル用トランジスタＱＮＩのドレインは
ハイレベル、ソースはローレベルの電位となる（これに
対し、メモリセル用トランジスタＱＮ２のドレイン、ソ
ースはともにハイレベルとなる）。
メモリセル用トランジスタＱＮＩに論理ｒ１ｊのデータ
が書き込まれている場合（低しきい値が設定され、通常
のエンハンスメントトランジスタと同様にゲートに電圧
が印加されてオンとなる）には、メモリセル用トランジ
スタＱＮＩを通してビット線ＢＬの電荷（ビットｉｉＢ
Ｌの浮遊容量Ｃに蓄積された電荷〉が放電され、その結
果、ビット線ＢＬの電位が低下し，センスアンブ１によ
って論理「１」のデータが読み出される。
が書き込まれている場合（低しきい値が設定され、通常
のエンハンスメントトランジスタと同様にゲートに電圧
が印加されてオンとなる）には、メモリセル用トランジ
スタＱＮＩを通してビット線ＢＬの電荷（ビットｉｉＢ
Ｌの浮遊容量Ｃに蓄積された電荷〉が放電され、その結
果、ビット線ＢＬの電位が低下し，センスアンブ１によ
って論理「１」のデータが読み出される。
一方、メモリセル用トランジスタＱＮＩに論埋「Ｏ」の
データが書き込まれている場合（高しきい値が設定され
、ゲートに電圧が印加されてもオンにならない）には、
メモリセル用トランジスタＱＮＩがオフのため放電経路
が形成されずビット線ＢＬの電位は低下しない。その結
果、センスアンプ１によって論理「０」のデータが読み
出される。
データが書き込まれている場合（高しきい値が設定され
、ゲートに電圧が印加されてもオンにならない）には、
メモリセル用トランジスタＱＮＩがオフのため放電経路
が形成されずビット線ＢＬの電位は低下しない。その結
果、センスアンプ１によって論理「０」のデータが読み
出される。
従来のテスト方法においては、入力されたアドレスに対
し上述したようにして読み出されたデータが、書き込ま
れていた所定のデータと一致しているか否かを評価する
ことによって行われる。
し上述したようにして読み出されたデータが、書き込ま
れていた所定のデータと一致しているか否かを評価する
ことによって行われる。
発明が解決しようとする課題
しかし、上述したようなテスト方法では、以下のような
欠陥を見落としてしまうという問題点がある。
欠陥を見落としてしまうという問題点がある。
すなわち、例えばビット線ＢＬに接続されているメモリ
セル用トランジスタＱＮＩのソースやドレインの接合部
での欠陥などの上記マスクＲＯＭにおいて製造上の原因
でビット線ＢＬからグランドへのリーク電流が発生する
ような場合には、メモリセル用トランジスタＱＮＩの書
き込みデータが論理「Ｏ」でも、このメモリセル用トラ
ンジスタＱＮＩが選択されたときのビットｌｉＢＬの電
位は低下し、最悪の場合には論理「１」に相当するレベ
ルまで低下して不良品となる。しかし、この場きでも、
リーク電流が比較的微小の場合にはビット線ＢＬ電位の
低下速度が遅いので、通常のテスト時間ではこれを良品
と誤判定する可能性がある。
セル用トランジスタＱＮＩのソースやドレインの接合部
での欠陥などの上記マスクＲＯＭにおいて製造上の原因
でビット線ＢＬからグランドへのリーク電流が発生する
ような場合には、メモリセル用トランジスタＱＮＩの書
き込みデータが論理「Ｏ」でも、このメモリセル用トラ
ンジスタＱＮＩが選択されたときのビットｌｉＢＬの電
位は低下し、最悪の場合には論理「１」に相当するレベ
ルまで低下して不良品となる。しかし、この場きでも、
リーク電流が比較的微小の場合にはビット線ＢＬ電位の
低下速度が遅いので、通常のテスト時間ではこれを良品
と誤判定する可能性がある。
このような理由で、上述したような不良品を確実に検出
するためには、１アドレス当たりのテスト時間を通常の
テスト時間よりも長くとる必要があり、メモリ容量の大
容量化にともなってそのテスト所要時間は一層長くなり
、結果としてテストコストが大幅に増大することになる
。
するためには、１アドレス当たりのテスト時間を通常の
テスト時間よりも長くとる必要があり、メモリ容量の大
容量化にともなってそのテスト所要時間は一層長くなり
、結果としてテストコストが大幅に増大することになる
。
したがって本発明の目的は、短時間で正確に良品・不良
品の判定テストを行うことができるようにした半導体記
憶装置を提供することである．課題を解決するための手
段 本発明は、複数のメモリセル用トランジスタをマトリク
ス状に配列したメモリセルアレイと、メモリセル用トラ
ンジスタの任意の１行分をオン動作に対応する状態に選
択的に設定する行アドレスデコーダと、 メモリセル用トランジスタの任意の一列分に対応する出
力線を出力可能な選択状態に設定する列アドレスデコー
ダとを含む半導体記憶装置において、 各メモリセル用トランジスタの少なくとも出力端子側に
接続されたテスト用スイッチ回路と、テスト用スイッチ
回路をオンの状態にして各メモリセル用トランジスタの
少なくとも出力端子側の電位をハイレベルに設定し、か
つ行アドレスデコーダおよび列アドレスデコーダを選択
設定動作解除の状態にするテスト用信号を入力するため
のテスト用信号入力手段とを設けたことを特徴とする半
導体記憶装置である。
品の判定テストを行うことができるようにした半導体記
憶装置を提供することである．課題を解決するための手
段 本発明は、複数のメモリセル用トランジスタをマトリク
ス状に配列したメモリセルアレイと、メモリセル用トラ
ンジスタの任意の１行分をオン動作に対応する状態に選
択的に設定する行アドレスデコーダと、 メモリセル用トランジスタの任意の一列分に対応する出
力線を出力可能な選択状態に設定する列アドレスデコー
ダとを含む半導体記憶装置において、 各メモリセル用トランジスタの少なくとも出力端子側に
接続されたテスト用スイッチ回路と、テスト用スイッチ
回路をオンの状態にして各メモリセル用トランジスタの
少なくとも出力端子側の電位をハイレベルに設定し、か
つ行アドレスデコーダおよび列アドレスデコーダを選択
設定動作解除の状態にするテスト用信号を入力するため
のテスト用信号入力手段とを設けたことを特徴とする半
導体記憶装置である。
作 用
本発明に従えば、メモリセル用トランジスタの出力端子
部などにおいてリーク電流が発生するような不良がある
場合、テスト時にテスト用信号入力手段から入力される
テスト用信号によってオンとなるテスト用スイッチ回路
を通してメモリセル用トランジスタに電流が流れ込む。
部などにおいてリーク電流が発生するような不良がある
場合、テスト時にテスト用信号入力手段から入力される
テスト用信号によってオンとなるテスト用スイッチ回路
を通してメモリセル用トランジスタに電流が流れ込む。
この電流を検出することによって半導体記憶装置の不良
を短いテスト時間の間に確認できる。
を短いテスト時間の間に確認できる。
実施例
第１図は、本発明の一実施例である半導体記憶装置の概
略的な楕成を示す回路図である．第１図に示す半導体記
憶装置はマスクＲＯＭであって、センスアンプ１１、出
力バツア１２、充電回路１３．１４などの構成は、上述
した従来の半導体記憶装置の場合と同じである。
略的な楕成を示す回路図である．第１図に示す半導体記
憶装置はマスクＲＯＭであって、センスアンプ１１、出
力バツア１２、充電回路１３．１４などの構成は、上述
した従来の半導体記憶装置の場合と同じである。
すなわち、第１図においてマトリクス状に配列されたメ
モリセルを構成するトランジスタＱＯＯ〜Ｑ ｉ ｋは
ＮＭＯＳ｝ランジスタからなり、これらの各行のメモリ
セル用トランジスタのゲートは行アドレスデコーダであ
るＸデコーダ１５の対応するワード線ＷＬＯ〜ＷＬｉに
それぞれ接続されている。
モリセルを構成するトランジスタＱＯＯ〜Ｑ ｉ ｋは
ＮＭＯＳ｝ランジスタからなり、これらの各行のメモリ
セル用トランジスタのゲートは行アドレスデコーダであ
るＸデコーダ１５の対応するワード線ＷＬＯ〜ＷＬｉに
それぞれ接続されている。
上記各メモリ用トランジスタＱＯ○〜Ｑｉｋの出力端子
であるドレインにはビット線ＢＬがそれぞれ接続され、
そのビット線ＢＬはＮＭＯＳ｝ランジスタＱＮＩ〜ＱＮ
ｋを介してセンスアンプ１１に接続されている。このセ
ンスアンプ１１はメモリセル用トランジスタＱＯＯ〜Ｑ
ｉｋから読み出される出力データを増幅するアンプであ
り、増幅された出力データは出力バツファ１２を介して
出力される． また、各メモリセル用トランジスタＱＯＯ〜Ｑｉｋのソ
ースには、それぞれ仮惣グランド線ＶＧＬＯ，ＶＧＬ２
〜ＶＧＬ（ｋ＋１）が接続され、一方の仮惣グランド線
ＶＧＬＯ〜はＮＭＯＳ｝ランシスタＱＶＯ〜ＱＶ（ｋ−
１＞を介して１つの充電回路１３に接続され、他方の仮
想グランド線ＶＧＬ２ 〜ＶＧＬ （ｋ＋１ ）はＮＭ
ｏｓトランジスタＱＶ２〜ＱＶ（ｋ＋１）を介して別の
充電回路１４に接続されている。これらの充電回路１３
，１４は、それぞれ対応する仮想グランド線ＶＧＬＯ〜
ＶＧＬ （ｋ＋１ ＞の電位をビット線ＢＬと同じハイ
レベルの電位に充電するための回路である。
であるドレインにはビット線ＢＬがそれぞれ接続され、
そのビット線ＢＬはＮＭＯＳ｝ランジスタＱＮＩ〜ＱＮ
ｋを介してセンスアンプ１１に接続されている。このセ
ンスアンプ１１はメモリセル用トランジスタＱＯＯ〜Ｑ
ｉｋから読み出される出力データを増幅するアンプであ
り、増幅された出力データは出力バツファ１２を介して
出力される． また、各メモリセル用トランジスタＱＯＯ〜Ｑｉｋのソ
ースには、それぞれ仮惣グランド線ＶＧＬＯ，ＶＧＬ２
〜ＶＧＬ（ｋ＋１）が接続され、一方の仮惣グランド線
ＶＧＬＯ〜はＮＭＯＳ｝ランシスタＱＶＯ〜ＱＶ（ｋ−
１＞を介して１つの充電回路１３に接続され、他方の仮
想グランド線ＶＧＬ２ 〜ＶＧＬ （ｋ＋１ ）はＮＭ
ｏｓトランジスタＱＶ２〜ＱＶ（ｋ＋１）を介して別の
充電回路１４に接続されている。これらの充電回路１３
，１４は、それぞれ対応する仮想グランド線ＶＧＬＯ〜
ＶＧＬ （ｋ＋１ ＞の電位をビット線ＢＬと同じハイ
レベルの電位に充電するための回路である。
上記ビット線ＢＬ、仮想グランド線ＶＧＬＯ〜ＶＧＬ（
ｋ＋１〉の途中に介挿された各ＮＭＯＳトランジスタＱ
ＶＯ，ＱＮＩ〜ＱＶ（ｋ＋１＞のゲートには、列アドレ
スデコーダである）？デコーダ１６の対応するコラム線
ＣＳＥＬＯ〜ＣＳＥＬｊがそれぞれ接続されている。ま
た、上記各充電回路１３．１４の出力端子とグランンド
との間には、対応する仮想グランド線ＶＧＬＯ〜ＶＧＬ
（ｋ＋１〉の電位をグランド電位（ＯＶ）に切換え設定
するためのＮＭＯＳトランジスタＱＭＩ，ＱＭ２が接続
されている． この実施例のマスクＲＯＭでは、以上の楕戒のばかに各
メモリセル用トランジスタＱＯＯ〜Ｑｉｋのソースおよ
びドレインに対してそれぞれソースが接続された複数の
ＮＭＯＳ｝−ランシズタＱＯ〜Ｑ（ｋ＋１＞からなるテ
スト用スイッチ回路１７が設けられており、これらのＮ
ＭＯＳ｝ランジスタＱＯ一〇（ｋ＋１）のゲートおよび
ドレインはテスト用信号入力端子１８に接続されている
。
ｋ＋１〉の途中に介挿された各ＮＭＯＳトランジスタＱ
ＶＯ，ＱＮＩ〜ＱＶ（ｋ＋１＞のゲートには、列アドレ
スデコーダである）？デコーダ１６の対応するコラム線
ＣＳＥＬＯ〜ＣＳＥＬｊがそれぞれ接続されている。ま
た、上記各充電回路１３．１４の出力端子とグランンド
との間には、対応する仮想グランド線ＶＧＬＯ〜ＶＧＬ
（ｋ＋１〉の電位をグランド電位（ＯＶ）に切換え設定
するためのＮＭＯＳトランジスタＱＭＩ，ＱＭ２が接続
されている． この実施例のマスクＲＯＭでは、以上の楕戒のばかに各
メモリセル用トランジスタＱＯＯ〜Ｑｉｋのソースおよ
びドレインに対してそれぞれソースが接続された複数の
ＮＭＯＳ｝−ランシズタＱＯ〜Ｑ（ｋ＋１＞からなるテ
スト用スイッチ回路１７が設けられており、これらのＮ
ＭＯＳ｝ランジスタＱＯ一〇（ｋ＋１）のゲートおよび
ドレインはテスト用信号入力端子１８に接続されている
。
また、テスト用信号入力端子１８は、Ｘデコーダ１５お
よびＹデコーダ１６にも接続されている。
よびＹデコーダ１６にも接続されている。
このテスト用信号入力端子１８は、マスクＲＯＭのテス
ト時にテスト用信号ＴＥＳＴを入力するのに用いられる
端子であって、そのテスト用信号ＴＥＳＴを受けてＸデ
コーダ１５およびＹデコーダ１６の動作は停止状態にな
るとともに、テスト用スイッチ回路１７の各ＮＭＯＳ｝
ランジスタＱＯ〜Ｑ（ｋ＋１）はオン状態となる。
ト時にテスト用信号ＴＥＳＴを入力するのに用いられる
端子であって、そのテスト用信号ＴＥＳＴを受けてＸデ
コーダ１５およびＹデコーダ１６の動作は停止状態にな
るとともに、テスト用スイッチ回路１７の各ＮＭＯＳ｝
ランジスタＱＯ〜Ｑ（ｋ＋１）はオン状態となる。
次に、上記マスクＲＯＭのテスト時の動作について説明
する。
する。
テスト時にテスト用信号ＴＥＳＴとしてハイレベルの電
位がテスト用信号入力端子１８に与えられると、Ｘデコ
ーダ１５およびＹデコーダ１６は動作停止の状態となり
、ビット線ＢＬおよび仮想グランド線ＶＧＬＯ〜ＶＧＬ
（ｋ＋１）の途中のＮＭＯＳトランジスタＱＶｏ．ＱＮ
１〜ＱＫ（ｋ＋１）がオフになるとともに、テスト用ス
イッチ回路１７の各ＮＭＯＳ｝ランジスタＱＯ〜Ｑ（ｋ
＋１）はオンとなる．その結果、メモリセル用トランジ
スタＱＯＯ〜Ｑｉｋのソース側およびドレイン側の電位
つまりビット線ＢＬおよび仮想グランド線ＶＧＬＯ〜Ｖ
ＧＬ（ｋ＋１）の電位はハイレベルとなる． このとき、ビット線ＢＬの接合部やメモリセル用トラン
ジスタＱＯＯ〜Ｑｉｋのゲート酸化膜などに欠陥があっ
て、その欠陥部からグランドへリークｔ流が流れる場合
には、そのリークｔ流が微小でもテスト用信号入力端子
１８からテスト用スイッチ回路１７のＮＭＯＳ｝ランジ
スタＱＯ〜Ｑ（ｋ＋１）を通してメモリセル用トランジ
スタＱＯ〜Ｑｉｋｆｌｌへと＄流■が流れ込む。そこで
、この電流の有無を確認することによってマスクＲＯＭ
の良品・不良品の判定が行われる。
位がテスト用信号入力端子１８に与えられると、Ｘデコ
ーダ１５およびＹデコーダ１６は動作停止の状態となり
、ビット線ＢＬおよび仮想グランド線ＶＧＬＯ〜ＶＧＬ
（ｋ＋１）の途中のＮＭＯＳトランジスタＱＶｏ．ＱＮ
１〜ＱＫ（ｋ＋１）がオフになるとともに、テスト用ス
イッチ回路１７の各ＮＭＯＳ｝ランジスタＱＯ〜Ｑ（ｋ
＋１）はオンとなる．その結果、メモリセル用トランジ
スタＱＯＯ〜Ｑｉｋのソース側およびドレイン側の電位
つまりビット線ＢＬおよび仮想グランド線ＶＧＬＯ〜Ｖ
ＧＬ（ｋ＋１）の電位はハイレベルとなる． このとき、ビット線ＢＬの接合部やメモリセル用トラン
ジスタＱＯＯ〜Ｑｉｋのゲート酸化膜などに欠陥があっ
て、その欠陥部からグランドへリークｔ流が流れる場合
には、そのリークｔ流が微小でもテスト用信号入力端子
１８からテスト用スイッチ回路１７のＮＭＯＳ｝ランジ
スタＱＯ〜Ｑ（ｋ＋１）を通してメモリセル用トランジ
スタＱＯ〜Ｑｉｋｆｌｌへと＄流■が流れ込む。そこで
、この電流の有無を確認することによってマスクＲＯＭ
の良品・不良品の判定が行われる。
なお、上記マスクＲＯＭにおける実使用時のデータの読
み出し動作については、先の従来例の場合と同様にして
行われる（このとき、テスト用信号入力端子１８の電位
は、ローレベルに設定される）． すなわち、例えば行アドレス信号としてワード線ＷＬＯ
の電位をハイレベルに設定する信号が、列アドレス信号
としてコラム線ＣＳＥＬＯの電位をハイレベルに設定す
る信号が、仮想グランド選択信号ＶＧＳＥＬＩとしてＮ
ＭＯＳ｝ランジスタＱＭＩのゲートおよび充電回路１３
にハイレベルの電位が、また仮想グランド選択信号ＶＧ
ＳＥＬ２としてＮＭＯＳ｝ランジスタＱＭ２のゲートお
よび充電回路１４にローレベルの電位が与えられると、
ビット線ＢＬ、仮想グランド線ＶＧＬＯ，ＶＧＬ２の途
中に介挿されている各ＮＭＯＳ｝ラ冫・ジスタＱＶＯ，
ＱＮＩ，ＱＶ２がオ冫′となるとともに、充電回路１３
側のＮＭＯＳトランジスタＱＭＩがオン、充電回路１４
側のＮＭＯＳ｝ランジスタＱＭ２がオフとなる。
み出し動作については、先の従来例の場合と同様にして
行われる（このとき、テスト用信号入力端子１８の電位
は、ローレベルに設定される）． すなわち、例えば行アドレス信号としてワード線ＷＬＯ
の電位をハイレベルに設定する信号が、列アドレス信号
としてコラム線ＣＳＥＬＯの電位をハイレベルに設定す
る信号が、仮想グランド選択信号ＶＧＳＥＬＩとしてＮ
ＭＯＳ｝ランジスタＱＭＩのゲートおよび充電回路１３
にハイレベルの電位が、また仮想グランド選択信号ＶＧ
ＳＥＬ２としてＮＭＯＳ｝ランジスタＱＭ２のゲートお
よび充電回路１４にローレベルの電位が与えられると、
ビット線ＢＬ、仮想グランド線ＶＧＬＯ，ＶＧＬ２の途
中に介挿されている各ＮＭＯＳ｝ラ冫・ジスタＱＶＯ，
ＱＮＩ，ＱＶ２がオ冫′となるとともに、充電回路１３
側のＮＭＯＳトランジスタＱＭＩがオン、充電回路１４
側のＮＭＯＳ｝ランジスタＱＭ２がオフとなる。
その結果、仮想グランド線ＶＧＬＯの電位はローレベル
となり、また仮想グランド線ＶＧＬ２には充電回路１４
で設定される充電レベル（ハイレベル）の電位が与えら
れ、メモリセル用トランジスタＱＯＯが選択される。す
なわち、メモリセル用トランジスタＱＯＯのドレインは
ハイレベル、ソースはローレベルの電位となる。
となり、また仮想グランド線ＶＧＬ２には充電回路１４
で設定される充電レベル（ハイレベル）の電位が与えら
れ、メモリセル用トランジスタＱＯＯが選択される。す
なわち、メモリセル用トランジスタＱＯＯのドレインは
ハイレベル、ソースはローレベルの電位となる。
メモリセル用トランジスタＱＯＯに論理「１」のデータ
が書き込まれている場合（低しきい値が設定されている
場合〉には、メモリセル用トランジスタＱ○０を通して
ビット線ＢＬの電荷が放電され、その結果、ビット線Ｂ
Ｌの電位が低下しセンスア〉゛プ１１によって論理「１
」のデータが読み出される。
が書き込まれている場合（低しきい値が設定されている
場合〉には、メモリセル用トランジスタＱ○０を通して
ビット線ＢＬの電荷が放電され、その結果、ビット線Ｂ
Ｌの電位が低下しセンスア〉゛プ１１によって論理「１
」のデータが読み出される。
一方、メモリセル用トランジスタＱＯＯに論理「Ｏ」の
データが書き込まれている場合〈高しきい値が設定され
ている場合）には、メモリセル用トランジスタＱＯＯが
オフのため放電経路が形威されずビット線ＢＬの電位は
低下しない。その結果、センスアンブ１１によって論理
ｒＱＪのデータが読み出される。
データが書き込まれている場合〈高しきい値が設定され
ている場合）には、メモリセル用トランジスタＱＯＯが
オフのため放電経路が形威されずビット線ＢＬの電位は
低下しない。その結果、センスアンブ１１によって論理
ｒＱＪのデータが読み出される。
発明の効果
以上のように、本発明の半導体記憶装置によれば、テス
ト時にテスト用信号入力手段によってテスト用スイッチ
回路を通してメモリセル用トランジスタの出力端子側な
どにハイレベルの電位を与え、このときメモリセル用ト
ランジスタ側へ流れ込む電流があるとき半導体記憶装置
を不良品と判定するように構成しているので、短いテス
ト時間で半導体記憶装置の良品・不良品の判定を正確に
行うことができる。
ト時にテスト用信号入力手段によってテスト用スイッチ
回路を通してメモリセル用トランジスタの出力端子側な
どにハイレベルの電位を与え、このときメモリセル用ト
ランジスタ側へ流れ込む電流があるとき半導体記憶装置
を不良品と判定するように構成しているので、短いテス
ト時間で半導体記憶装置の良品・不良品の判定を正確に
行うことができる。
第１図は本発明の一実施例である半導体記憶装置の概略
的な構戒を示す回路図、第２図は従来の半導体記憶装置
の概略的な構成を示す回路図である。 １１・・・センスアンプ、１２・・・出力バッファ、１
３ １４・・・充電回路、１５・・・Ｘデコーダ、１６
・・・Ｙデコーダ、１７・・・テスト用スイッチ回路、
１８テスト用信号入力端子
的な構戒を示す回路図、第２図は従来の半導体記憶装置
の概略的な構成を示す回路図である。 １１・・・センスアンプ、１２・・・出力バッファ、１
３ １４・・・充電回路、１５・・・Ｘデコーダ、１６
・・・Ｙデコーダ、１７・・・テスト用スイッチ回路、
１８テスト用信号入力端子
Claims (1)
- 【特許請求の範囲】 複数のメモリセル用トランジスタをマトリクス状に配
列したメモリセルアレイと、 メモリセル用トランジスタの任意の１行分をオン動作に
対応する状態に選択的に設定する行アドレスデコーダと
、 メモリセル用トランジスタの任意の一列分に対応する出
力線を出力可能な選択状態に設定する列アドレスデコー
ダとを含む半導体記憶装置において、 各メモリセル用トランジスタの少なくとも出力端子側に
接続されたテスト用スイッチ回路と、テスト用スイッチ
回路をオンの状態にして各メモリセル用トランジスタの
少なくとも出力端子側の電位をハイレベルに設定し、か
つ行アドレスデコーダおよび列アドレスデコーダを選択
設定動作解除の状態にするテスト用信号を入力するため
のテスト用信号入力手段とを設けたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000753A JPH03205699A (ja) | 1990-01-05 | 1990-01-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000753A JPH03205699A (ja) | 1990-01-05 | 1990-01-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205699A true JPH03205699A (ja) | 1991-09-09 |
Family
ID=11482459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000753A Pending JPH03205699A (ja) | 1990-01-05 | 1990-01-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205699A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182500A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 半導体記憶装置 |
| JPH10302498A (ja) * | 1997-04-21 | 1998-11-13 | Ricoh Co Ltd | 半導体メモリーのテスト方法およびその装置 |
| US7382640B2 (en) | 2001-04-18 | 2008-06-03 | Samsung Electronics Co., Ltd. | High-speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136100A (ja) * | 1983-12-22 | 1985-07-19 | モノリシツク・メモリ−ズ・インコ−ポレ−テツド | Ｐｒｏｍ用短絡検出回路 |
| JPS6472400A (en) * | 1987-09-14 | 1989-03-17 | Fujitsu Ltd | Programmable read-only memory device |
-
1990
- 1990-01-05 JP JP2000753A patent/JPH03205699A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136100A (ja) * | 1983-12-22 | 1985-07-19 | モノリシツク・メモリ−ズ・インコ−ポレ−テツド | Ｐｒｏｍ用短絡検出回路 |
| JPS6472400A (en) * | 1987-09-14 | 1989-03-17 | Fujitsu Ltd | Programmable read-only memory device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182500A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 半導体記憶装置 |
| JPH10302498A (ja) * | 1997-04-21 | 1998-11-13 | Ricoh Co Ltd | 半導体メモリーのテスト方法およびその装置 |
| US7382640B2 (en) | 2001-04-18 | 2008-06-03 | Samsung Electronics Co., Ltd. | High-speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM |
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