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JPH0314925Y2 - - Google Patents

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Publication number
JPH0314925Y2
JPH0314925Y2 JP1984130364U JP13036484U JPH0314925Y2 JP H0314925 Y2 JPH0314925 Y2 JP H0314925Y2 JP 1984130364 U JP1984130364 U JP 1984130364U JP 13036484 U JP13036484 U JP 13036484U JP H0314925 Y2 JPH0314925 Y2 JP H0314925Y2
Authority
JP
Japan
Prior art keywords
circuit
transistor
voltage
load
emitter
Prior art date
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Expired
Application number
JP1984130364U
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Japanese (ja)
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JPS6146840U (en
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed filed Critical
Priority to JP13036484U priority Critical patent/JPS6146840U/en
Publication of JPS6146840U publication Critical patent/JPS6146840U/en
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Publication of JPH0314925Y2 publication Critical patent/JPH0314925Y2/ja
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はトランジスタ回路を保護しつつ負荷の
短絡を検出する回路に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a circuit that detects a short circuit in a load while protecting a transistor circuit.

〔従来の技術〕[Conventional technology]

第2図は負荷(例えばソレノイド負荷)の駆動
回路(ドライバ)の最終段階としてエミツタ接地
型トランジスタ回路を使用した従来の回路の1例
を示す。図においてTrはNPNトランジスタであ
つてエミツタは接地されコレクタには負荷Lを介
して直流電源電圧+Eボルトが印加され、ベース
には端子T1から入力した駆動信号が増幅器A1
と入力抵抗器r1を経て供給されている。抵抗器
r2はベースエミツタ間電圧(VBE)を得るた
めのバイアス抵抗である。コレクタ電圧を監視す
るためコレクタは抵抗器r3を介して検出出力端
子T2と接続してあり、この端子T2は不図示の
検出回路に接続されている。このような回路は正
常に動作しているときには増幅率も高く安定度も
よい。しかしこの回路の泣き所として、通常駆動
電圧は十分余裕を持つた大きな電圧であるので、
もしも負荷Lが短絡した場合にはトランジスタ
Trのエミツタとコレクタ間には電源電圧Eが直
接印加され、その結果トランジスタTrは破壊し
てオープンになり、トランジスタTrのオープン
不良として検出されるが負荷の短絡状態を検出す
ることはできない。
FIG. 2 shows an example of a conventional circuit using a grounded emitter type transistor circuit as the final stage of a drive circuit (driver) for a load (for example, a solenoid load). In the figure, Tr is an NPN transistor, the emitter is grounded, the collector is applied with the DC power supply voltage +E volts via the load L, and the drive signal input from the terminal T1 is applied to the base of the amplifier A1.
and is supplied via input resistor r1. Resistor r2 is a bias resistor for obtaining a base-emitter voltage (VBE). In order to monitor the collector voltage, the collector is connected to a detection output terminal T2 via a resistor r3, and this terminal T2 is connected to a detection circuit (not shown). Such a circuit has a high amplification factor and good stability when operating normally. However, the weak point of this circuit is that the drive voltage is usually a large voltage with sufficient margin.
If the load L is short-circuited, the transistor
A power supply voltage E is directly applied between the emitter and collector of the Tr, and as a result, the transistor Tr is destroyed and becomes open, which is detected as an open failure of the transistor Tr, but it is not possible to detect a short-circuited state of the load.

〔解決しようとする問題点〕[Problem to be solved]

本考案は上記のように負荷Lが短絡を起こした
場合でもトランジスタTrの破壊を防止しつつ負
荷Lの短絡を検出することが可能な負荷短絡検出
及び保護回路を提供することを目的とする。
An object of the present invention is to provide a load short-circuit detection and protection circuit capable of detecting a short-circuit in the load L while preventing destruction of the transistor Tr even when the load L is short-circuited as described above.

〔問題点を解決するための手段〕[Means for solving problems]

本考案による負荷短絡検出及び保護回路は、第
1のNPNトランジスタのコレクタに負荷を介し
て直流電源電圧を印加し、ベースには駆動信号を
入力し、エミツタは抵抗器を介して接地し、さら
にベースおよびエミツタをエミツタ接地型の第2
のNPNトランジスタのコレクタおよびベースと
それぞれ接続し、駆動信号電圧および第1の
NPNトランジスタ電圧をこれ等2入力の論理的
一致を求める比較回路に供給しこの比較回路の出
力により負荷の短絡を検出するように構成する。
The load short circuit detection and protection circuit according to the present invention applies a DC power supply voltage to the collector of the first NPN transistor through the load, inputs a drive signal to the base, and grounds the emitter through a resistor. The base and emitter are connected to the emitter grounded type.
are connected to the collector and base of the NPN transistor respectively, and the drive signal voltage and the first
The NPN transistor voltage is supplied to a comparator circuit for determining logical coincidence of these two inputs, and the output of this comparator circuit is configured to detect a short circuit in the load.

〔作用〕[Effect]

上記の構成による負荷短絡検出及び保護回路は
負荷が短絡したとき第1のトランジスタに過大電
流が流れようとするが、エミツタに接続された抵
抗器の電圧降下が増大しこの電圧をバイアスとす
る第2のトランジスタはオンとなる。その結果第
1のトランジスタのベース電流は減少し、コレク
タへの過大電流の流入が抑制され第1のトランジ
スタの破壊は防止される。このとき第1のトラン
ジスタのコレクタ電圧は電源電圧値で安定するか
ら入力駆動電圧との論理的比較によつて負荷の短
絡を検出することができる。
In the load short-circuit detection and protection circuit with the above configuration, when the load is short-circuited, an excessive current tries to flow through the first transistor, but the voltage drop of the resistor connected to the emitter increases and the second transistor uses this voltage as a bias. Transistor 2 is turned on. As a result, the base current of the first transistor is reduced, the flow of excessive current into the collector is suppressed, and destruction of the first transistor is prevented. At this time, since the collector voltage of the first transistor is stabilized at the power supply voltage value, a short circuit in the load can be detected by logical comparison with the input drive voltage.

〔実施例〕〔Example〕

以下本考案の実施例について図面を参照して詳
細に説明する。
Embodiments of the present invention will be described in detail below with reference to the drawings.

第1図は本考案による負荷短絡検出及び保護回
路の一実施例の回路図である。
FIG. 1 is a circuit diagram of an embodiment of a load short circuit detection and protection circuit according to the present invention.

NPNトランジスタTr1は第2図のトランジス
タTrに相当し、コレクタは負荷Lを介して正の
直流電源+Eと接続する。
The NPN transistor Tr1 corresponds to the transistor Tr in FIG. 2, and its collector is connected to a positive DC power supply +E via a load L.

このトランジスタTr1のエミツタは抵抗器RE
を介して接地すると共に、NPNトランジスタTr
2のベースと接続する。トランジスタTr2のコ
レクタはトランジスタTr1のベースを接続しエ
ミツタは接地する。
The emitter of this transistor Tr1 is resistor RE
and ground through the NPN transistor Tr
Connect to the base of 2. The collector of the transistor Tr2 is connected to the base of the transistor Tr1, and the emitter is grounded.

駆動信号の入力回路のA2,R2,R3は第2
図の回路における増幅器A1、抵抗器r1および
r2にそれぞれ該当する。
A2, R2, and R3 of the drive signal input circuit are the second
This corresponds to the amplifier A1 and the resistors r1 and r2, respectively, in the circuit shown in the figure.

またトランジスタTr1のコレクタは抵抗器R
1とインバータA3を介して排他的論理和回路
(以下EXOR回路という)の一方の入力と接続
し、このEXOR回路の他方の入力は増幅器A2
の出力と接続する。
Also, the collector of transistor Tr1 is connected to resistor R
1 and one input of an exclusive OR circuit (hereinafter referred to as EXOR circuit) via inverter A3, and the other input of this EXOR circuit is connected to amplifier A2.
Connect to the output of

以下第1図の回路の動作について説明する。 The operation of the circuit shown in FIG. 1 will be explained below.

(1) 正常時(負荷Lが短絡していないとき) 入力信号を2値信号とし、論理“1”のときは
高い電圧レベル(以下“H”と記載する)、論理
“0”のときは低い電圧レベル(以下“L”と記
載する)をとるものとする。
(1) During normal operation (when the load L is not short-circuited) The input signal is a binary signal, and when the logic is "1", the voltage level is high (hereinafter referred to as "H"), and when the logic is "0", the voltage level is high (hereinafter referred to as "H"). It is assumed that a low voltage level (hereinafter referred to as "L") is taken.

トランジスタTr1がオンとなり、負荷Lに電
流が流れるとエミツタ電流が抵抗器REを通して
流れ、抵抗器REの両端間に電圧が生ずるがこれ
はトランジスタTr2をオンにするに十分なバイ
アス電圧を供給しない。Tr2をオンにするため
のバイアス電圧は例えばシリコントランジスタに
おいては0.6から0.7ボルトの間である。
When transistor Tr1 is turned on and current flows through load L, emitter current flows through resistor RE, creating a voltage across resistor RE that does not provide enough bias voltage to turn on transistor Tr2. The bias voltage for turning on Tr2 is, for example, between 0.6 and 0.7 volts for a silicon transistor.

上記の場合においては入力電圧のレベルとトラ
ンジスタTr1のコレクタの電圧のレベルとは丁
度反対の関係にある。従つて増幅器A2の出力電
圧レベルと、トランジスタTr1のコレクタ電圧
をインバータA3で反転した電圧とは常に同一論
理レベルにあるのでこれらを入力とするEXOR
回路の出力は常に“L”であり正常状態を示す。
In the above case, the input voltage level and the collector voltage level of the transistor Tr1 have exactly the opposite relationship. Therefore, the output voltage level of amplifier A2 and the voltage obtained by inverting the collector voltage of transistor Tr1 by inverter A3 are always at the same logic level, so EXOR using these as inputs
The output of the circuit is always "L", indicating a normal state.

(2) 異常時(負荷Lが短絡した場合) 負荷Lが短絡を起すとトランジスタTr1のコ
レクタは電源電圧+Eと等しくなり過大電流が流
れようとする。この場合エミツタ電流も増加し、
抵抗REの両端に生ずる電圧はトランジスタTr2
をオンにするに十分となる(例えば0.7ボルト以
上)。トランジスタTr2がオンとなるとトランジ
スタTr1のベース電圧は降下しベース電流が下
がりその結果トランジスタTr1を流れる過大電
流は抑制され、この電流は抵抗REの両端電圧が
Tr2をオンにするバイアス電圧(例えば0.7ボル
ト)を与えるところで平衡状態を維持するのでト
ランジスタTr1は破壊されない。そしてトラン
ジスタTr1のコレクタ電圧は電源電圧+Eボル
トに一定に維持され、この電圧はインバータA3
を介してEXOR回路の一方の入力に“L”の入
力を供給する。その結果、駆動入力があるときは
EXOR回路の出力は駆動信号のレベルに応じて
“H”または“L”となり異常状態を示す。
(2) In the event of an abnormality (when the load L is short-circuited) When the load L is short-circuited, the collector of the transistor Tr1 becomes equal to the power supply voltage +E, and an excessive current attempts to flow. In this case, the emitter current also increases,
The voltage generated across the resistor RE is the transistor Tr2
(e.g. 0.7 volts or more). When the transistor Tr2 turns on, the base voltage of the transistor Tr1 drops and the base current drops.As a result, the excessive current flowing through the transistor Tr1 is suppressed, and this current is caused by the voltage across the resistor RE.
Since an equilibrium state is maintained by applying a bias voltage (for example, 0.7 volts) that turns on Tr2, transistor Tr1 is not destroyed. The collector voltage of the transistor Tr1 is maintained constant at the power supply voltage + E volts, and this voltage is applied to the inverter A3.
An "L" input is supplied to one input of the EXOR circuit through the EXOR circuit. As a result, when there is a driving input
The output of the EXOR circuit becomes "H" or "L" depending on the level of the drive signal, indicating an abnormal state.

〔効果〕〔effect〕

駆動回路の負荷が短絡してもトランジスタが破
壊することを防止しながら負荷短絡の発生を検出
する、簡単な構成で経済的な検出、保護兼用の回
路を提供する。
To provide an economical detection and protection circuit with a simple configuration that detects the occurrence of a load short-circuit while preventing a transistor from being destroyed even if the load of a drive circuit is short-circuited.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本考案の一実施例の回路図、第2図は
従来例の説明図である。 Tr1……第1のNPNトランジスタ、Tr2……
第2のNPNトランジスタ、L……負荷、E……
直流電源電圧、T1……駆動信号の入力端子、T
2……検出信号の出力端子、A3,EXOR……
比較回路。
FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is an explanatory diagram of a conventional example. Tr1...first NPN transistor, Tr2...
Second NPN transistor, L...Load, E...
DC power supply voltage, T1...Drive signal input terminal, T
2...Detection signal output terminal, A3, EXOR...
Comparison circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第1のNPNトランジスタのコレクタに負荷を
介して直流電源電圧を印加し、ベースには駆動信
号を入力し、エミツタは抵抗器を介して接地し、
さらに前記第1のNPNトランジスタのベースお
よびエミツタをエミツタ接地した第2のNPNト
ランジスタのコレクタおよびベースとそれぞれ接
続し、前記駆動信号の電圧および前記第1の
NPNトランジスタのコレクタ電圧をこれらの2
入力の論理的一致を求める比較回路に供給しこの
比較回路の出力を検出信号とすることを特徴とす
る負荷短絡検出回路。
A DC power supply voltage is applied to the collector of the first NPN transistor via a load, a drive signal is input to the base, and the emitter is grounded via a resistor.
Further, the base and emitter of the first NPN transistor are respectively connected to the collector and base of a second NPN transistor whose emitter is grounded, and the voltage of the drive signal and the emitter of the first NPN transistor are connected to each other.
The collector voltage of the NPN transistor is
A load short circuit detection circuit characterized in that it is supplied to a comparison circuit for determining logical coincidence of inputs, and the output of this comparison circuit is used as a detection signal.
JP13036484U 1984-08-28 1984-08-28 Load short circuit detection circuit Granted JPS6146840U (en)

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JP13036484U JPS6146840U (en) 1984-08-28 1984-08-28 Load short circuit detection circuit

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JP13036484U JPS6146840U (en) 1984-08-28 1984-08-28 Load short circuit detection circuit

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JPS6146840U JPS6146840U (en) 1986-03-28
JPH0314925Y2 true JPH0314925Y2 (en) 1991-04-02

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JP13036484U Granted JPS6146840U (en) 1984-08-28 1984-08-28 Load short circuit detection circuit

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59139820A (en) * 1983-01-28 1984-08-10 株式会社島津製作所 Overcurrent protecting circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59139820A (en) * 1983-01-28 1984-08-10 株式会社島津製作所 Overcurrent protecting circuit

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Publication number Publication date
JPS6146840U (en) 1986-03-28

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