JPH0249465A - 化合物半導体装置、および素子分離帯の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 第３頁 第５頁 第６頁 第７頁 第８頁 第１１頁 第１１頁 第２４頁 〔概　要〕 ＧａＡｓ　Ｉ　Ｃなど化合物半導体集積回路の素子分離
帯の構造と形成方法に関し、 サイドゲート効果を解消させ、且つ、集積度を向上させ
ることを目的とし、 半絶縁性半導体基板にバッファ層（または、半絶縁性半
導体基板および第１バッファ層より高抵抗、または、半
導体素子の能動層とは異種導電型の第２バッファ層と第
１バッファ層と）を介して積層した能動層を有する化合
物半導体集積回路において、 印加電圧の同じ半導体素子相互の間には前記バッファ層
（または、第１バッファ層）まで達する第１の素子分離
帯を設け、且つ、印加電圧の異なる半導体素子相互の間
には前記半導体基板（または１、第２バッファ層）まで
達する第２の素子分離帯を設けた化合物半導体装置を特
徴とし、 その製造方法は、半絶縁性半導体基板に選択的にバッフ
ァＮ（または、第１バッファ層）まで達する第１の素子
分離帯と第２の素子分離帯の上部とを化学エツチングに
よって溝状に形成し、次いで、第２の素子分離帯の下部
をイオン注入によって不活性体が前記半導体基板（また
は、第２バッファ層）まで達する第２の素子分離帯を形
成する工程、または、半絶縁性半導体基板に選択的に第
２の素子分離帯の上部を化学エツチングによって溝状に
形成し、次いで、第２の素子分離帯の下部および第１の
素子分離帯をイオン注入によって不活性体が前記半導体
基板（または、第２バツフアＮ）まで達する第２の素子
分離帯およびバッファ層（または、第１バッファ層）ま
で達する第１の素子分離帯を形成する工程が含まれてな
ることを特徴とする。

〔産業上の利用分野〕

本発明は化合物半導体装置とその製造方法に係り、特に
ＧａＡｓ　Ｉ　Ｃなど化合物半導体集積回路の素子分離
帯の構造とその形成方法に関する。

最近、超高速デバイスとして化合物半導体ＩＣ（集積回
路）が検討されているが、その素子分離は高集積化のた
めに特に重要な課題で、本発明はそのような化合物半導
体ＩＣの素子分離帯構造に関している。

〔従来の技術〕

第１０図（ａ）、　（ｂ）は従来のＨＥＭＴＩ　Ｃ（Ｈ
ＥＭＴ素子からなるＩＣ）の断面図を示しており、両図
に共通して記号１は半絶縁性ＧａＡｓ基板、２はｉ　−
ＧａＡｓ層からなるバッファ層（Ｊｌ厚５０００人）、
３はＨ−ＡＩＧａＡｓ層からなる電子供給層（膜厚４０
０人）、４はｎ−ＧａＡｓ層からなるコンタクト層（膜
厚１０００人）　、　　５　（一部分）は二次元電子層
（２ＤＥＣ）、６はゲート電極、７，８はソース電極お
よびドレイン電極で、ＴＩ、Ｔ２．Ｔ３はＨＥＭＴ素子
を示している。なお、ここに、電子供給層３とコンタク
ト層４とは素子動作に直接関係する層であるから総称し
て能動層とも呼んでいる。

且つ、第１０図（ａ）はバッファ層２まで達する素子分
離帯９が設けられた例で、第１０図（ｂ）はＧａＡｓ基
板ｌまで達する素子分離帯１０が設けられた例である。

これらの素子分離帯はりソグラフィ技術を利用して選択
的に化学エツチングして溝状に空隙化する分離法、ある
いは、酸素イオン（０゛）を注入して不活性化（高抵抗
化）する分離法が採られている。

〔発明が解決しようとする課題〕

ところが、第１０図（ａ）に示すバッファ層２まで達す
る素子分離帯９はコンタクト層４．電子供給層３、二次
元電子層５まで分離するため、一応の素子間分離の効果
があるものの、サイドゲート効果のためにデバイス特性
が安定しないと云う問題が起きる。サイドゲート効果と
は、ｎ型能動層を有する素子からなるＩＣにおいて、例
えば、第１０図（ａ）に示す素子Ｔ２がソースにＯ■の
電圧を印加して動作している時、隣接素子Ｔ１がソース
、または、ドレインに一３ｖの電圧を印加していたり、
あるいは、−３Ｖのゲート電圧を印加していたりすると
、素子Ｔ２のスレーショルド電圧ｖｔｈが変化する現象
のことである。即ち、隣接素子ＴＩがＴ２より低い電圧
で動作している時に素子Ｔ１はその影響を受けてｖｔｈ
特性が変動すると云うもので、これは品質上の大きな欠
陥になる。このサイドゲート効果は素子分離帯の深さお
よび幅に直接大きく関係するが、その原因は主に半絶縁
性ＧａＡｓ基板とバッファ層との界面にあることが知ら
れている　（ＩＥＥＩＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅ　Ｌｅｔｔｅｒｓ　Ｖｏｌ、ＥＤＬ−８Ｎｏ、６　
ｐ２８０（１９８７）参照）。

従って、素子分離帯の深さを深くして、半絶縁性ＧａＡ
ｓ基板まで達する素子分離帯を形成すれば、サイドゲー
ト効果はほぼ解消できる。第１０図（ロ）はそのＧａＡ
ｓ基板まで達する深い素子分離帯１０を設けた例を示し
ている。しかし、そのように、素子分離帯の深さを深く
すれば、その幅が拡大して、例えば、０．７μｍの深さ
にすると幅は２〜３μｍに拡がり、ＩＣの集積度を阻害
する問題が起こる。

本発明はこのような問題点を軽減させて、サイドゲート
効果を解消させ、且つ、集積度を向上させることを目的
とした化合物半導体装置とその製造方法を提案するもの
である。

〔課題を解決するための手段〕

その課題は、第１図（ａ）に示す原理図のように、半絶
縁性半導体基板１１にその上部がチャネル層となるバッ
ファ層１２を介して積層した能動層１３を有する化合物
半導体ＩＣ（第１構造ＩＣ）において、印加電圧の同じ
半導体素子Ｔ２．Ｔ３相互間には前記バッファ層まで達
する第１の素子分離帯１９を設け、且つ、印加電圧の異
なる半導体素子ＴＩとＴ２．Ｔ３との間には前記半導体
基板まで達する第２の素子分離帯２０を設けた化合物半
導体装置の構造、 また、第１図（ｂ）に示す原理図のように、半絶縁性半
導体基板に半絶縁性半導体基板および第１バッファ層よ
り高抵抗、または、半導体素子の能動層とは異種導電型
の第２バッファ層１２″と、その上に形成され上部がチ
ャネル層となる第１バッファ層１２°とを介して積層し
た能動層１３を有する化合物半導体ＩＣ（第２構造ＩＣ
）において、印加電圧の同じ半導体素子相互の間には前
記第１バッファ層まで達する第１の素子分離帯１９を設
け、且つ、印加電圧の異なる半導体素子相互の間には前
記第２バッファ層まで達する第２の素子分離帯２５を設
けた化合物半導体装置の構造によって解決される。

尚、第１図において、同図（ａ）は第１構造ＩＣの断面
で同図（Ｃ）のＡＡ断面、同図（ｂ）は第２構造ＩＣの
断面で同図（Ｃ）のＡＡ断面、同図（Ｃ）は平面図であ
る。

且つ、その製造方法としては、半絶縁性半導体基板に選
択的にバッファ層（または、第１バッファ層）まで達す
る第１の素子分離帯と第２の素子分離帯の上部とを化学
エツチングによって溝状に形成し、次いで、第２の素子
分離帯の下部をイオン注入によって不活性体が前記半導
体基板（または、第２バッファ層）まで達する第２の素
子分離帯を形成する工程、または、半絶縁性半導体基板
に選択的に第２の素子分離帯の上部を化学エツチングに
よって溝状に形成し、次いで、第２の素子分離帯の下部
および第１の素子分離帯をイオン注入によって不活性体
が前記半導体基板（または、第２バッファ層）まで達す
る第２の素子分離帯およびバッファ層（または、第１バ
ッファ層）まで達する第１の素子分離帯を形成する工程
が含まれることを特徴とする特 〔作　用〕 即ち、本発明は、印加電圧の同じ半導体素子相互の間に
はバッファ層（または、第１バッファ層）まで達する浅
い第１の素子分離帯を設け、印加電圧の鐸なる半導体素
子相互の間には半導体基板（または、半絶縁性半導体基
板および第１バッファ層より高抵抗、または、半導体素
子の能動層とは異種導電型の第２バッファ層）まで達す
る第２の素子分離帯を設ける。

そうすれば、サイドゲート効果を解消でき、且つ、素子
分離帯を幅狭くできて、素子特性を維持し、集積度を向
上させることができる。

〔実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第２図は本発明にかかる第１構造ＩＣの実施例Ｎ）の断
面図を示しており、ＴＩ、Ｔ２．Ｔ３はＨＥＭＴ素子、
２９は第１の素子分離帯、　３０は第２の素子分離帯で
、その他の記号は第１０図と同一部位に同一記号が付け
である。このＨＥＭＴ素子のうち、Ｔ２はソース印加電
圧がＯ■であって、このソース電圧が素子Ｔ２に印加す
る電圧では最も低い電圧である。また、素子Ｔ３にもＴ
２と同じ電圧が印加する。一方、素子Ｔ１には一３■の
ソース電圧が印加されており、そのため、サイドゲート
効果によって素子Ｔ２．Ｔ３のｖｔｈが変化するから、
素子Ｔ１の周囲に設ける素子分離帯を半絶縁性ＧａＡｓ
基板１まで達する第２の素子分離帯３０とし、他の素子
Ｔ２．Ｔ３相互の周囲に設ける素子分離帯をバッファ層
２（その上部は二次電子ガスが発生するチャネルとなる
）まで達する第１の素子分離帯２９とする。且つ、第１
の素子分離帯２９および第２の素子分離帯３０の上部を
溝状に空隙化し、第２の素子分離帯３０の下部を不活性
体化した構成としている。そうすれば、第１の素子分離
帯２９は浅いために幅を狭くすることができ、更に、第
２の素子分離帯３０は不活性体の部分が素子分離帯の下
部のみになるために横方向への拡がりが少なくなって、
その幅も比較的に狭くできる。そのために、集積度を向
上することができ、且つ、サイドゲート効果を解消させ
ることができる。

次に、第３図（ａ）〜（ｂ）は実施例（Ｉ）の製造方法
の工程順断面図を示しており、順を追って説明すると、
第３図（ａ）に示すように、半絶縁性ＧａＡｓ基板１（
Ｃｒドープ）上にｉ　−ＧａＡｓ層　（ノンドープ）か
らなるバッファ層２（膜厚５０００人）を成長し、次に
Ｓｉをドープしてｎ　−ＡＩＧａＡｓ層からなる電子供
給層３（膜厚４００人）とｎ−ＧａＡｓ層からなるコン
タクト層４（膜厚１０００人）とをＭＢＥ法やＭＯＣＶ
Ｄ法によってエピタキシャル成長し、リソグラフィ技術
を用いて第１．第２の素子分離帯領域を化学エツチング
して、バッファ層２にまで達する溝２１を形成する。こ
の時、エツチング剤は弗酸＋過酸化水素の混合希釈液を
用いる。

次いで、第３図（ｂ）に示すように、再びリソグラフィ
技術を用いて第２の素子分離帯領域のみを露出させたレ
ジスト膜マスク（図示せず）を形成し、露出させた第２
の素子分離帯にＧａＡｓ基板１に達する深さまで酸素イ
オンを注入して不活性体２２にする。イオン注入は加速
電圧１００〜２００ＫｅＶ、　　ドーズ量１０１ｚ／ｃ
Ｊ程度の条件でおこなう。そうすれば、例えば、第１の
素子分離帯２９の幅を１μｍ程度、第２の素子分離帯３
０の幅を１．５μｍ程度にすることができる。以降は公
知の製法によって電掻を形成して第２図に示す構造に完
成させる。

次に、第４図は本発明にかかる第１構造ＩＣの実施例（
ｎ）の断面図を示しており、その記号は３９が第１の素
子分離帯、４０は第２の素子分離帯で、他の記号は第２
図と同一部位に同一記号が付けである。このＨＥＭＴ素
子も同様に、Ｔ２．Ｔ３には高い電圧が印加されて、素
子Ｔ１には低い電圧が印加されるため、素子Ｔ１の周囲
に設ける素子分離帯を半絶縁性ＧａＡｓ基板１まで達す
る第２の素子分離帯４０にし、他の素子Ｔ２．Ｔ３の周
囲に設ける素子分離帯をバッファ層２まで達する第１の
素子分離帯３９にしている。しかし、第２図に示す実施
例（Ｉ）と異なる点は、第２の素子分離帯４０の上部を
空隙にし、第２の素子分離帯４０の下部および第１の素
子分離帯３９を不活性体とした構成である。そうすれば
、同様に幅の狭い第１の素子分離帯を設け、更に、第２
の素子分離帯４０の幅も比較的に狭くできて、集積度を
向上させることができ、且つ、サイドゲート効果を解消
させることができる。

次に、第５図（ａ）〜（ｂ）は実施例（Ｉｆ）の製造方
法の工程順断面図を示しており、第５図（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１上にｉ　　ＧａＡｓ層か
らなるバッファ層２（膜厚５０００人）とｎ　−ＡＩＧ
ａＱｓ層からなる電子供給層３（膜厚４００人）とｎ−
ＧａＡｓ層からなるコンタクト層４　（膜厚１０００人
）とをエピタキシャル成長し、リソグラフィ技術を用い
て第２の素子分離帯領域を化学エツチングして、バッフ
ァ層２にまで達する溝２１を形成する。

次いで、第５図（ｂ）に示すように、再びリソグラフィ
技術を用いて第１．第２の素子分離帯領域を露出させた
レジスト膜マスク（図示せず）を形成し、露出させた第
１．第２の素子分離帯に酸素イオンを注入して不活性体
２２にする。その時、第２の素子分離帯では、ＧａＡｓ
基板１に達する深さまでイオン注入し、第１の素子分離
帯では、バッファ層２に達する深さまでイオン注入する
。そうすれば、第１の素子分離帯３９および第２の素子
分離帯４０の幅を実施例（１）と同様に狭くすることが
できる。

なお、第３図、第５図で説明した素子分離帯の形成方法
において、半絶縁性ＧａＡｓ基板１の第２の素子分離帯
部分に予め酸素イオンを注入して不活性体化しておき、
次に、バッファ層２．電子供給層３．コンタクト層４を
エピタキシャル成長すれば、より一層サイドゲート効果
を抑止できる。

次に、第６図は本発明にかかる第２構造ＩＣの実施例（
ＩＩＩ）の断面図を示しており、記号１は半絶縁性Ｇａ
Ａｓ基板、２パは高抵抗なｉ　　ＧａＡｓ層からなる第
２バッファ層（膜厚５００人）、２１はｊ　−ＧａＡｓ
層からなる第１バッファ層（膜厚５０００人）。

３はｎ−ＡｌＧａＡｓ層からなる電子供給層（膜厚４０
０人）、４はｎ−ＧａＡｓ層からなるコンタクト層（膜
厚１０００人）、２９が第１の素子分離帯、３５は第２
の素子分離帯で、Ｔｌ、Ｔ２．Ｔ３はＨＥＭＴ素子であ
る。この第２構造ＩＣが第１構造ＩＣと異なる構成はバ
ッファ層２の代わりに第２バッファ層２°゛（膜厚５０
０人）と第１バッファ層２’（膜厚５０００人）とを設
けたことにあり、この第２バッファ層２″′は半絶縁性
ＧａＡｓ基板１．第１バッファ層２′よりも高抵抗で、
第１バッファ層２゛と同じ１−ＧａＡｓ層からなるもの
の結晶欠陥の多い結晶層である。且つ、ＨＥＭＴ素子Ｔ
２．Ｔ３には高い電圧が印加されて、素子Ｔ１には低い
電圧が印加される構成であり、素子Ｔ１の周囲に設ける
素子分離帯を第２バッファ層２′°まで達する第２の素
子分離帯３５にし、他の素子Ｔ２．Ｔ３の周囲に設ける
素子分離帯を第１バッファ層２°まで達する第１の素子
分離帯２９としており、その素子分離帯の構造は第２図
に示す第１構造ＩＣと同様に第１の素子分離帯２９およ
び第２の素子分離帯３５の上部を溝状に空隙にし、第２
の素子分離帯３５の下部を不活性体化した構成である。

そうすれば、第１の素子分離帯２９の幅を狭（すること
ができ、更に、第２の素子分離帯３５は不活性体の部分
が横方向への拡がりが少なくなって、高集積化させるこ
とができ、しかも、高抵抗な第２バッファ層２″が介在
するために、ＧａＡｓ基板とバッファ層との界面だけで
なく、バッファ層やＧａＡｓ基板が関与したサイドゲー
ト効果を殆ど完全に抑止することができる。

次に、第７図（ａ）〜（ｂ）は実施例（ＩＩＩ）の製造
方法の工程順断面図を示しており、順を追って説明する
と、第７図（ａ）に示すように、半絶縁性ＧａＡｓ基板
１　　（Ｃｒドープ）上に第２バッファ層２”（膜厚５
００人）と第１バッファ層２°　（膜厚５０００人）と
電子供給層３（膜厚４００人）とコンタクト層４（膜厚
１０００人）とをエピタキシャル成長し、リソグラフィ
技術を用いて第１．第２の素子分離帯領域を化学エツチ
ングして、第１バッファ層２′にまで達する溝２１を形
成する。この際、第２バッファ層２”はＭＢＥ法により
基板温度を２００’Ｃとして成長し、第１バッファ層２
゛は基板温度を６８０″Ｃとして成長させるが、このよ
うに基板温度を低温にして成長するとトラップの多い単
結晶層が得られ、半絶縁性ＧａＡｓ基板よりも高抵抗な
第２バッファ層２′°が形成される（特願昭６３−１９
４９５６号参照）。

次いで、第７図（ｂ）に示すように、再びリソグラフィ
技術を用いて第２の素子分離帯領域のみを露出させたレ
ジスト膜マスク（図示せず）を形成し、露出させた第２
の素子分離帯にＧａＡｓ基板１に達する深さまで酸素イ
オンを注入して不活性体２２にする。そうすれば、第１
の素子分離帯２９の幅を１μｍ程度、第２の素子分離帯
３５の幅を１．５μｍ程度にすることができる。以降は
公知の製法によって電極を形成して第６図に示す構造に
完成させる。

次に、第８図は本発明にかかる第２構造ＩＣの実施例（
ＩＶ）の断面図を示しており、その記号は３９が第１の
素子分離帯、４５が第２の素子分離帯で、他の記号は第
６図と同一部位に同一記号が付けである。このＨＥＭＴ
素子も同様に、Ｔ２．Ｔ３には高い電圧が印加されて、
素子ＴＩには低い電圧が印加されるため、素子ＴＩの周
囲に設ける素子分離帯を第２バッファ層２″まで達する
第２の素子分離帯４５にし、他の素子Ｔ２．Ｔ３の周囲
に設ける素子分離帯を第１バッファ層２°まで達する第
１の素子分離帯３９にしている。第６図に示す実施例（
Ｉ）と異なる点は、第２の素子分離帯４５の上部を空隙
にし、第２の素子分離帯４５の下部および第１の素子分
離帯３９を不活性体とした構成で、その素子分離帯の構
造は第４図に示す第１構造ＩＣと同様である。且つ、高
抵抗な第２バッファ層２゛′が介在するために、サイド
ゲート効果の抑制は完全におこなわれる。

次に、第９図（ａ）〜（ｂ）は実施例（ＴＶ）の製造方
法の工程順断面図を示しており、第９図（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１　　（Ｃｒドープ）上に
第２バッファ層２″（膜厚５００人）と第１バッファ層
２゛　（膜厚５０００人）と電子供給層３（膜厚４００
人）とコンタクト層４　（膜厚１０００人）とをエピタ
キシャル成長し、リソグラフィ技術を用いて第２の素子
分離帯領域を化学エツチングして、第１バッファ層２°
にまで達する溝２１を形成する。この際、第２バッファ
層２１′はＭＢＥ法により基板温度を２００°Ｃとして
成長し、第１バッファ層２“は基板温度を６８０°Ｃと
して成長する。

次いで、第９図（ｂ）に示すように、再びリソグラフィ
技術を用いて第１．第２の素子分離帯領域を露出させた
レジスト膜マスク（図示せず）を形成し、露出させた第
１．第２の素子分離帯に酸素イオンを注入して不活性体
２２にする。その時、第２の素子分離帯では、第２バッ
ファ層２１゛に達する深さまでイオン注入し、第１の素
子分離帯では、第１バッファ層２“に達する深さまでイ
オン注入する。そうすれば、第１の素子分離帯３９およ
び第２の素子分離帯４５の幅を実施例（Ｉ［［）と同様
に狭くすることができる。

また、上記の第６図ないし第９図で説明した第２構造化
合物半導体ＩＣにおいては、ＭＢＥ法によって基板温度
２００’Ｃで成長した高抵抗なＧａＡｓ層を第２バッフ
ァ層としたが、同様に低い基板温度（例えば２００°Ｃ
）で成長した高抵抗なＡｌＧａＡｓ層、ＭＢＥ法やＭＯ
ＣＶＤ法で成長した他の方法で形成した高抵抗なＡｌＧ
ａＡｓ層やＧａＡｓ層、あるいは、ｎ−＾ｌＧａＡｓ層
からなる電子供給層３．　　ｎ−ＧａＡｓ層からなるコ
ンタクト層４から構成されたｎ−能動層とは反対導電型
のｐ　−ＡｌＧａＡｓ層やｐ　−ＧａＡｓ層などのサイ
ドゲート抑制効果のある層を第２バンフア層として設け
ても良い。

更に、上記に説明した実施例は酸素イオンを注入して不
活性体化したが、酸素イオン以外のプロトン、−・リウ
ム、硼素、燐などの基板を不活性体化することの可能な
他のイオンを注入してもよい。

且つ、第２図〜第９図に示す実施例においては、バッフ
ァ層２または第１バッファ層２°を膜厚５０００人にし
ているが、この膜厚が４０００Å以下になれば第２図〜
第５図の実施例では基板・バッファ層界面の影響のため
、また、第６図〜第９図の実施例では高抵抗バッファ層
２″の影響のために素子特性が劣化し、例えば、第１バ
ッファ層を２０００人とすると、相互コンダクタンスＧ
ｍ、に値は約１０〜３０％程度低下する。そのため、バ
ッファ層は数千人程度に厚く形成することが重要である
。従って、本発明にかかる構造はこのバッファ層の膜厚
に原因するところが大きいものである。

更に、上記の実施例は低電圧が印加されるＨＥＭＴ素子
の周囲に深い第２の素子分離帯を設けた例であるが、そ
の逆に、高電圧が印加されるＨＥＭＴ素子の周囲に深い
第２の素子分離帯を設けても同様の効果がある。その際
、数の少ない方の素子を深い第２の素子分離帯で包囲す
る方式を採ることが高集積化のために得策である。

更に補足説明すれば、第２の素子分離帯は上記のように
異電圧が印加されるＨＥＭＴ素子の周囲を完全に包囲す
る構成にすることが最適であるが、設計上から止むを得
ぬ場合には部分的に途切れた第２の素子分離帯を設けて
もサイドゲート効果の抑制に相当の効果が得られる。

上記のように、本発明にかかる構造は化合物半導体ＩＣ
を一層高集積化し、且つ、ｖｔｈを一定化するなど素子
特性を安定にすることができる大きな効果のあるもので
ある。

なお、上記実施例はＨＥＭＴ素子からなるＩＣで説明し
たが、ＭＥＳＦＥＴ　（金属半導体電界効果トランジス
タ）素子などの他の化合物半導体素子からなるｔＣにも
適用できることは云うまでもない。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば安定な
特性をもった化合物半導体ＩＣを高密度に形成すること
ができて、超高速ＩＣの今後の発展に太き（寄与するも
のである。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は原理図、 第２図は本発明にかかる第１構造ＩＣの実施例（Ｉ）の
断面図、 第３図（ａ）、　（ｂ）は実施例（Ｉ）の製造方法の工
程順断面図、 第４図は本発明にかかる第１構造ＩＣの実施例（ｎ）の
断面図、 第５図（ａ）、（ロ）は実施例（ｎ）の製造方法の工程
順断面図、 第６図は本発明にかかる第２構造ＩＣの実施例（ＩＩＩ
）の断面図、 第７図（ａ）、　（ｂ）は実施例（Ｉ［）の製造方法の
工程順断面図、 第８図は本発明にかかる第２構造ＩＣの実施例（ＩＶ）
の断面図、 第９図（ａ）、　（ｂ）は実施例（ＩＶ）の製造方法の
工程順断面図、 第１０図（ａ）、■）は従来の）ＩＥＭＴＩＣの断面図
である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｉ　−ＧａＡｓ層からなるバッファ層、２°は第１
バッファ層、２゛１は第２バッファ層、３はｎ−＾ｌＧ
ａＡｓ層からなる電子供給層、４はｎ−ＧａＡｓ層から
なるコンタクト層、５は二次元電子層（２ＤＥＣ）、 ６はゲート電極、 ７．８はソース電極およびドレイン電極、Ｔ１．Ｔ２．
Ｔ３はＩ（ＥＭＴ素子、または、半導体素子、 ９、１９．２９．３９は第１の素子分離帯、１０、２０
．２５．３０．３５．４０．４５は第２の素子分離帯、
１１は半絶縁性基板、 １２はバッファ層、 １２°は第１バッファ層、 １２”は第２バッファ層、 １３は能動層、 ２１は溝、　　　　　　　２２は不活性体を示している
。

Claims (4)

【特許請求の範囲】
1. （１）半絶縁性半導体基板に、その上部がチャネル層と
   なるバッファ層を介して積層した能動層を有する化合物
   半導体集積回路において、印加電圧の同じ半導体素子相
   互の間には前記バッファ層まで達する第１の素子分離帯
   を設け、且つ、印加電圧の異なる半導体素子相互の間に
   は前記半導体基板まで達する第２の素子分離帯を設けた
   ことを特徴とする化合物半導体装置。
2. （２）半絶縁性半導体基板に、該半絶縁性半導体基板お
   よび第１バッファ層より高抵抗、または、半導体素子の
   能動層とは異種導電型の第２バッファ層と、その上に形
   成され上部がチャネル層となる該第１バッファ層とを介
   して積層した能動層を有する化合物半導体集積回路にお
   いて、印加電圧がほぼ同じ半導体素子相互の間には前記
   第１バッファ層まで達する第１の素子分離帯を設け、且
   つ、印加電圧の異なる半導体素子相互の間には前記第２
   バッファ層まで達する第２の素子分離帯を設けたことを
   特徴とする化合物半導体装置。
3. （３）バッファ層（または、第２バッファ層と第１バッ
   ファ層と）を介して能動層を成長した半絶縁性半導体基
   板に選択的に前記バッファ層（または、第１バッファ層
   ）まで達する第１の素子分離帯と第２の素子分離帯の上
   部とを化学エッチングによつて溝状に形成し、次いで、
   第２の素子分離帯の下部をイオン注入によつて不活性体
   が前記半導体基板（または、第２バッファ層）まで達す
   る第２の素子分離帯を形成する工程が含まれてなること
   を特徴とする化合物半導体装置の製造方法。
4. （４）バッファ層（または、第２バッファ層と第１バッ
   ファ層と）を介して能動層を成長した半絶縁性半導体基
   板に選択的に第２の素子分離帯の上部を化学エッチング
   によつて溝状に形成し、次いで、第２の素子分離帯の下
   部および第１の素子分離帯をイオン注入によつて不活性
   体が前記半導体基板（または、第２バッファ層）まで達
   する第２の素子分離帯および前記バッファ層（または、
   第１バッファ層）まで達する第１の素子分離帯を形成す
   る工程が含まれてなることを特徴とする化合物半導体装
   置の製造方法。