JPH0239559A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0239559A JPH0239559A JP63188302A JP18830288A JPH0239559A JP H0239559 A JPH0239559 A JP H0239559A JP 63188302 A JP63188302 A JP 63188302A JP 18830288 A JP18830288 A JP 18830288A JP H0239559 A JPH0239559 A JP H0239559A
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- JP
- Japan
- Prior art keywords
- logic circuit
- circuit
- logic
- integrated circuit
- integrated
- Prior art date
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- Pending
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- 230000006870 function Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に係わり、特に低消費電力化を図った
集積回路に関する。
集積回路に関する。
従来、この種の集積回路は、独立した機能を持つ論理回
路が複数個集積されて構成されていた。
路が複数個集積されて構成されていた。
かかる集積回路は、独立した機能を持つ論理回路の全て
にクロック信号を供給している。そして、このような集
積回路は、このクロック信号に応じて動作をする。
にクロック信号を供給している。そして、このような集
積回路は、このクロック信号に応じて動作をする。
ところで、上述した従来の集積回路において、複数の論
理回路は、クロック信号によってクロック同期部分がス
イッチング動作を行う。一般に、集積回路は、回路のス
イッチング頻度に比例して消費電力が増加する。従って
、大規模で高速のスイッチング動作を行う集積回路は、
発熱が多くなるという問題点がある。
理回路は、クロック信号によってクロック同期部分がス
イッチング動作を行う。一般に、集積回路は、回路のス
イッチング頻度に比例して消費電力が増加する。従って
、大規模で高速のスイッチング動作を行う集積回路は、
発熱が多くなるという問題点がある。
本発明は上述した問題点を解決するためになされたもの
で、消費電力の低減を図った集積回路を提供することを
目的とする。
で、消費電力の低減を図った集積回路を提供することを
目的とする。
上記の目的を達成するために、本発明の集積回路は、独
立した機能を持つ論理回路が複数個集積された集積回路
において、各論理回路が動作不要であるか否かを検出し
て記憶する制御記憶手段と、制御記憶手段からの指令に
より動作不要の論理回路にはクロック信号を遮断するス
イッチ手段とから構成したものである。
立した機能を持つ論理回路が複数個集積された集積回路
において、各論理回路が動作不要であるか否かを検出し
て記憶する制御記憶手段と、制御記憶手段からの指令に
より動作不要の論理回路にはクロック信号を遮断するス
イッチ手段とから構成したものである。
上述した本発明の集積回路は、各論理回路の動作の状態
を検出し、動作不要の論理回路にはタロツク信号を供給
しないでスイッチング動作を停止し、動作が必要な論理
回路にのみクロック信号を供給するようにして、消費電
力の低減を図ったものである。
を検出し、動作不要の論理回路にはタロツク信号を供給
しないでスイッチング動作を停止し、動作が必要な論理
回路にのみクロック信号を供給するようにして、消費電
力の低減を図ったものである。
以下、本発明について図面を参照して説明する。
第１図は、本発明の集積回路を示すブロック図である。
第１図において、集積回路２は、独立した機能を持つ論
理回路４ａ、４ｂ、４ｃ、４ｄ、４ｅが複数個集積され
ている。また、集積回路２は、各論理回路４ａ、４ｂ、
４ｃ、４ｄ、４ｅが動作不要であるか否かを検出して記
憶する制御記憶手段６と、制御記憶手段６からの指令に
より論理回路４ａ、４ｂ、４ｃ、４ｄ、４ｅのうちで動
作不要の論理回路４にはクロック信号を遮断するスイ・
ソチ手段８と、クロック信号を受は取りこれを増幅する
クロック供給ゲート１０とを含んでいる。
理回路４ａ、４ｂ、４ｃ、４ｄ、４ｅが複数個集積され
ている。また、集積回路２は、各論理回路４ａ、４ｂ、
４ｃ、４ｄ、４ｅが動作不要であるか否かを検出して記
憶する制御記憶手段６と、制御記憶手段６からの指令に
より論理回路４ａ、４ｂ、４ｃ、４ｄ、４ｅのうちで動
作不要の論理回路４にはクロック信号を遮断するスイ・
ソチ手段８と、クロック信号を受は取りこれを増幅する
クロック供給ゲート１０とを含んでいる。
制御記憶手段６は、記憶装置としてのレジスタ６１ａ、
６１ｂ、６１ｃ、６１ｄ、６１ｅと、論理回路４ａ、４
ｂ、４ｃ、４ｄ、４ｅのうちの動作が必要なものと不必
要なものとを検出し、これらをレジスタ６１ａ、６１ｂ
、６１ｃ、６１ｄ。
６１ｂ、６１ｃ、６１ｄ、６１ｅと、論理回路４ａ、４
ｂ、４ｃ、４ｄ、４ｅのうちの動作が必要なものと不必
要なものとを検出し、これらをレジスタ６１ａ、６１ｂ
、６１ｃ、６１ｄ。
６１ｅに記憶させる制御回路６２とから構成されている
。スイッチ手段８は、ゲート回路８１．３８１ｂ、８１
ｃ、８１ｄ、８１ｅを有し、ゲート回路８１ａ、８１ｂ
、８１Ｃ，８１ｄ、８１ｅの各入力端子の一方には、制
御記憶手段６のレジスタ６１ａ、６１ｂ、６１ｃ、６１
ｄ、６１ｅからの信号がそれぞれ供給されるようにしで
ある。また、ゲート回路８１ａ、８１ｂ、８１ｃ、８１
ｄ。
。スイッチ手段８は、ゲート回路８１．３８１ｂ、８１
ｃ、８１ｄ、８１ｅを有し、ゲート回路８１ａ、８１ｂ
、８１Ｃ，８１ｄ、８１ｅの各入力端子の一方には、制
御記憶手段６のレジスタ６１ａ、６１ｂ、６１ｃ、６１
ｄ、６１ｅからの信号がそれぞれ供給されるようにしで
ある。また、ゲート回路８１ａ、８１ｂ、８１ｃ、８１
ｄ。
８１ｅの各入力端子の他方には、クロック供給ゲート１
０からのクロック信号が供給されるようにしである。な
お、論理回路４ａには、フリップフロップ４１等が設け
られており、これらがクロック信号で動作をする。
０からのクロック信号が供給されるようにしである。な
お、論理回路４ａには、フリップフロップ４１等が設け
られており、これらがクロック信号で動作をする。
次に、上述のように構成された実施例の作用を説明する
。
。
ここで、仮に論理回路４ａが動作上不要であるとする。
このとき、制御記憶手段６の制御回路６２は、論理回路
４ａが動作不要であることを検出すると、制御回路６２
はレジスタ６１ａに“０”をセントする。これにより、
レジスタ６１ａから論理回路４ａに“０”が供給される
ので、論理回路４ａはクロック供給ゲート１０からのク
ロック信号を供給しない。これにより、論理回路４ａ内
部のフリップフロップ４１等にはクロック信号が供給さ
れなくなり、フリップフロップ４１等はスイッチング動
作を行わなくなる。従って、このフ’Ｊ ノブフロップ
４１等で消費されていた電力がほぼ零となって消費され
なくなるので、低消費電力化が図れる。
４ａが動作不要であることを検出すると、制御回路６２
はレジスタ６１ａに“０”をセントする。これにより、
レジスタ６１ａから論理回路４ａに“０”が供給される
ので、論理回路４ａはクロック供給ゲート１０からのク
ロック信号を供給しない。これにより、論理回路４ａ内
部のフリップフロップ４１等にはクロック信号が供給さ
れなくなり、フリップフロップ４１等はスイッチング動
作を行わなくなる。従って、このフ’Ｊ ノブフロップ
４１等で消費されていた電力がほぼ零となって消費され
なくなるので、低消費電力化が図れる。
また、別の論理回路４ａ、４ｂ、４ｃ、４ｄ。
４ｅが動作不要になると、制御記憶手段６の制御回路６
２により、これが検出されてレジスタ６１ａ、６１ｂ、
６１ｃ、６１ｄ、６１ｅが更新されることになり、クロ
ック信号が供給される論理回路４ａ、４ｂ、４ｃ、４４
，４ｅと、クロック信号が供給されない論理回路４ａ、
、４ｂ、４ｃ、４ｄ、４ｅとに分けられる。
２により、これが検出されてレジスタ６１ａ、６１ｂ、
６１ｃ、６１ｄ、６１ｅが更新されることになり、クロ
ック信号が供給される論理回路４ａ、４ｂ、４ｃ、４４
，４ｅと、クロック信号が供給されない論理回路４ａ、
、４ｂ、４ｃ、４ｄ、４ｅとに分けられる。
このようにして動作が不要な論理回路４ａ、４ｂ ４
ｃ、４ｄ、４ｅには、クロック信号を不供給にしてスイ
ッチング動作をさせないようにす、ることにより、消費
電力の低減を図ったものである。
ｃ、４ｄ、４ｅには、クロック信号を不供給にしてスイ
ッチング動作をさせないようにす、ることにより、消費
電力の低減を図ったものである。
以上説明したように本発明は、動作が不要な論理回路に
は、クロック信号を供給しないようにしてスイッチング
動作を停止したことにより、消費電力の低減を図れると
いう効果がある。
は、クロック信号を供給しないようにしてスイッチング
動作を停止したことにより、消費電力の低減を図れると
いう効果がある。
第１図は本発明の実施例を示すブロック図である。
２・・・・・・集積回路、
４ ａ、 ４ ｂ、 ４ ｃ、 ４ ｄ、 ４
ｅ−・−・−・−論理回路、６・・・・・・制御記憶
手段、８・・・・・・・・・スイッチ手段、１０・・・
・・・クロック供給ゲート、６１ａ、６１ｂ、６１ｃ、
６１ｄ、６’１ｅ−−−−−−レジスタ（記憶装置）、 ２・・・・・・制御回路。 出 代 願 理 人 人 日本電気株式会社
ｅ−・−・−・−論理回路、６・・・・・・制御記憶
手段、８・・・・・・・・・スイッチ手段、１０・・・
・・・クロック供給ゲート、６１ａ、６１ｂ、６１ｃ、
６１ｄ、６’１ｅ−−−−−−レジスタ（記憶装置）、 ２・・・・・・制御回路。 出 代 願 理 人 人 日本電気株式会社
Claims (1)
- 独立した機能を持つ論理回路が複数個集積された集積回
路において、前記各論理回路が動作不要であるか否かを
検出して記憶する制御記憶手段と、前記制御記憶手段か
らの指令により動作不要の論理回路にはクロック信号を
遮断するスイッチ手段とから構成したことを特徴とする
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188302A JPH0239559A (ja) | 1988-07-29 | 1988-07-29 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188302A JPH0239559A (ja) | 1988-07-29 | 1988-07-29 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239559A true JPH0239559A (ja) | 1990-02-08 |
Family
ID=16221235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188302A Pending JPH0239559A (ja) | 1988-07-29 | 1988-07-29 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239559A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286213A (ja) * | 1990-03-30 | 1991-12-17 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH04216663A (ja) * | 1990-12-17 | 1992-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO2003036722A1 (fr) * | 2001-10-26 | 2003-05-01 | Fujitsu Limited | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
| US6636074B2 (en) * | 2002-01-22 | 2003-10-21 | Sun Microsystems, Inc. | Clock gating to reduce power consumption of control and status registers |
| JP2013037746A (ja) * | 2011-08-09 | 2013-02-21 | Renesas Electronics Corp | 半導体装置 |
-
1988
- 1988-07-29 JP JP63188302A patent/JPH0239559A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286213A (ja) * | 1990-03-30 | 1991-12-17 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH04216663A (ja) * | 1990-12-17 | 1992-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO2003036722A1 (fr) * | 2001-10-26 | 2003-05-01 | Fujitsu Limited | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
| US7302598B2 (en) | 2001-10-26 | 2007-11-27 | Fujitsu Limited | Apparatus to reduce the internal frequency of an integrated circuit by detecting a drop in the voltage and frequency |
| US7320079B2 (en) | 2001-10-26 | 2008-01-15 | Fujitsu Limited | Semiconductor integrated circuit device, an electronic apparatus including the device, and a power consumption reduction method |
| US6636074B2 (en) * | 2002-01-22 | 2003-10-21 | Sun Microsystems, Inc. | Clock gating to reduce power consumption of control and status registers |
| JP2013037746A (ja) * | 2011-08-09 | 2013-02-21 | Renesas Electronics Corp | 半導体装置 |
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