JPH0232478A - 並列アクセスのための画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、エリアストラクチャの並列アクセスのだめの
画像メモリに関する。

従来の技術 画像表示に関するデータの処理殊にパターン認識のため
に画像即ち画像データを記憶することが屡々必要となる
。この場合に更に画像の一部である選択可能な部分領域
のデータに迅速にアクセスする必要がある。

画像の２値表示のだめの２進データの公知の記憶及び呼
出し方法（ヨーロッパ特許出願公開第０１５７２７４号
公報）では部分領域の画素の数に対応する数の画像メモ
リが設けられ、画像メモリに種々の変化するアドレスで
同時にアクセスすることができる。例えば３×５の画素
から成る部分領域が設けられている場合には公知の方法
では９つの画はメモリを配置する必要がある。従って画
像を記憶するのに本来必要な画像メモリより相当多くの
画像メモリが必要である。

発明が解決しようとする課題 本発明の課題は、本来必要な記憶場所の数倍の記憶場所
を設けることなく、エリアストラクチャの並列アクセス
を可能にする画像メモリを提供することにある。

課題を解決するだめの手段及び発明の効果上記課題は本
発明により請求項１に記載の特徴部分に記載の特徴によ
り解決される。請求項１に記載の特徴部分に記載の構成
を有する本発明による画像メモリは、１つのアドレス例
えば１本の走査線の中の走査線番号と画素位置番号を供
給することにより、１つの部分領域に対応するデータを
読出すことが可能である利点を有する。従って非常に迅
速な読出しが可能であり、これは特にテレビジョンシス
テムの中の画像データの生成に同期し、で行う（オンラ
イン）画像データ処理の場合に大きな利点である。

他の請求項には有利な実施例が記載されている。

有利な実施例では２値画像を記憶するか複数の濃淡階調
を有する画像を記憶するかカラー画像を記憶するかに依
存して各記憶場所に１ｂｉｔを記憶することも複数ｂｉ
ｔを記憶することもある。

本発明の１つの実施例ではレベル面の数は部分領域の画
素の数に対応する。従って６×６画素のマトリクスを同
時に読出す場合には９つのレベル面が設けられている。

４×４画素の場合にば１乙のレベル面を設けることにな
る。

しかし読出し速度に対する要件が許容する限り本発明の
範囲内で、１つの部分領域に対応する画素の数より少な
い数のレベル面を設け、読出されなかったデータはメモ
リへ繰返しアクセスすることにより読出すことも可能で
・ある。

実施例の説明 次に本発明を実施例につき図を用いて詳しく説明する。

第１図はメモリの種々のレベル面への個々の画素のデー
タの分配関係を示している。

簡単に説明するために第１図ａ）ではメモリひいては画
像の一部のみが示されている。画はの各画素の位置は走
査線番号Ｚと画素位置番号Ｐにより表される。画像メモ
リは各画素に対して１つの記憶場所を有する。記憶場所
は９つのレベルに分配されている。１つのメモリアドレ
スはメモリの行に対するしとメモリの列に対するＣから
成る。例えばＬ＝Ｑ　、Ｃ＝１は１つのアドレスである
。このような１つのアドレスで９つの互いに毘なるレベ
ル面口ないし８の中の記憶場所をアドレス指定すること
ができる。しかし異なるレベルは異なるアドレスでアド
レス指定することができるようにアドレス発生は行われ
る。表において、太い実線により囲まれた部分がメモリ
を表し、画像領域の境界は破線で表されている。

例えば第１図ｂ）に示されている５×６マトリクスの形
の部分領域がメモリから読出される場合にはマ）　ＩＪ
クスの中央の画素のアドレスがいわばこのマトリクスの
アドレスとして読出される。例えば中央画素がＺ＝０、
Ｐ＝６であるマトリクスを読出す場合にはメモリにＬ＝
０、Ｃ＝２のアドレス指定を行う。この場合にレベル面
４がアドレス指定される。第１図から分かるようにその
他の画素もそれぞれのレベル面に対応して分配されてい
る。従ってこれらの画素のデータは同時に読出すことが
できる。

例えば−点鎖線により囲まれているマドＩＪクスを読出
すものとする。マトリクスの中心画素の画像座標値はｚ
−２、Ｐ　＝　４である。マ）　ＩＪクスに所属する画
素はメモリのすべてのレベル面に分配されて記憶されて
いる。従ってこれらの画素のデータは同時に読出すこと
が可能である。しかしこのためには異なるレベル面に位
置する記憶場所を異なるアドレスによりアドレス指定し
なければならない。レベル面７．８に位置する記憶場所
はＬ−〇、Ｃ＝１により′アドレス指定することができ
、レベル面６はＬ＝ｏ、Ｃ＝１によりアドレス指定する
ことができ、レベル面１．２．４．５はＬ＝Ｌ　Ｃ＝１
によりアドレス指定することができ、レベル面０．３は
Ｌ＝１、ｃ＝２によりアドレス指定することができる。

画素のマトリクス内位買入ないし工、記憶レベル面に１
メモリ行Ｌ１メモリ列Ｃの間のこのような関係が第１図
Ｃ）に示されている。

第１の例（ｚ　””　０　、ｐ　””　６　）と第２の
例（２＝２、Ｐ＝４）ｔｌ−比較すると画素のマトリク
ス位置Ａないし工と記憶レベル面にの間の配列が異なる
ことが分かる。第１の例では画素Ａのデータはレベル面
０に記憶され第２の例では画素Ａのデータがレベル面７
に記憶されている。従ってデータを読出す前に画素のマ
）　ＩＪクス内位置を水平方向及び／又は垂直方向でサ
イクル的に交換することが必要となる場合がある。

第２図の実施例ではデジタルメモリ２１はレベル面に＝
［］ないしに＝８ｔ−備えている。メモリ２１はＲＡＭ
である。例えば３００Ｘ４００画素の２値画隊を記憶す
るためには１２００００ｂｌｔの総容量を必要とする。

メモリ２１の各レベル面はアドレス発生器２２．２３に
よりアドレス指定することができる。このアドレス指定
を行うためにアドレス発生器２２．２３の出力側をアド
レス母線ｖ３ないしｖ８を介して記憶レベル面のアドレ
ス入力側に接続している。アドレス発生器２２の入力側
２４には画素位置番号Ｐが供給されアドレス発生器２３
の入力側２５には走査線番号Ｚが供給される。座標ｐ、
ｚは本回路の他の部分にも供給されるので第２図で入力
側２４．２５は複数の場所に記載されている。

画像データの書込みのために入力側２６に書込み信号が
供給される。書込み信号は線Ｖ１を介してアドレス発生
器２２，２３、記憶レベル面選択回路２９、ＡＮＤ回路
６０に供給される。

介してアドレス発生器２２．２３に供給される。

記憶する画像信号は入力側２８に供給される。

画素のデータをどのレベル面に書込むかは記憶レベル面
選択回路２９が求める。

アドレス発生器２２．２３は、書込み信号を入力側２６
に供給すると各アドレス発生器２２゜２５のすべての出
力側から同一のアドレスが出力されるように構成されて
いる。従ってアドレス発生器２２のいずれの出力側”　
６ｔ　ｖ　７　＋　ｖ８からも画像データの書込みのた
めにメモリ列アドレスＣ＝ＩＮＴ（（Ｐ＋１　）／ｌ）
が出力され、アドレス発生器２３の出力側ｖ３．ｖ４゜
Ｖ５からは対応するメモリ行アドレスレｒＮＴ（、（Ｚ
＋１）／３）が出力される。

読出し動作のためにアドレス発生器２２゜２３０入力側
２７に読出し信号が供給される。

読出し信号がアドレス発生器２２．２５に供給されると
各アドレス発生器２２．２３のそれぞれの出力側は互い
に異なるアドレスを出力する。

対応する図式が第２図に詳細に示されている。

メモリ２１から読出されたデータをマトリクス内の位置
Ａないし工（第１　ｂ）図）に正しく配列するために、
２つのクロスバろ１，３２から成る回路装置が設けられ
ている。クロスバ３１は画素を水平方向でサイクル的に
交換するのに用いられ、画素位置番号Ｐにより制御回路
３３を介して制御される。クロスバ５２は垂直方向での
循環的交換に用いられ、走査線番号ＺＫより制御回路３
４を介して制御される。クロスバ３２の出力側は、マト
リクスに対応する出力レジスタ６５と接続されている。

その都度読出されたデータは出力レジスタ３５に書込ま
れ次の処理のために利用される。

アドレス、書込み制御信号、ＰとＺから成る切換信号を
導出するだめに用いられるアルゴリズムが第２図の各回
路２２，２３，２９，３３゜５４に格納されている。ア
ルゴリズムはルックアップテーブルを用いて実行される
か、又は時間的に問題がなければ計算機により実行され
る。

画像データを書込むには書込み信号を入力側２６に供給
する。書込み信号により書込みレベル面選択回路２９は
作動され、アドレス発生器２２．２３は書込み用アドレ
ス発生動作に切換えられ、ＡＮＤ回路３０は画像信号Ｂ
を通すように制御される。画像信号ＢばＡＮＤ回路３０
を通ってすべてのレベル面に印加される。書込み制御回
路即ち記憶レベル面選択回路２９により発生される書込
み制御信号（ライトイネーブル）に依存して、その都度
の１つの画素に対応するデータが画像データ流と同期し
て当該レベルに供給される。

このようにして第１図ａ）に示されているように、走査
線２＝０の期間にＰ＝Ｑから始まりレベル面４次いでレ
ベル面５次いでレベル面３がアドレス指定される。これ
は走査線Ｚ＝０の期間に繰返される。対応するアドレス
はＬ＝Ｑ、Ｃ＝０矢いでＣ−１次いでＣ＝２以下同様で
ある。走査線ｚ＝１のデータの書込み期間に画素位置番
号Ｐ＝［ｌから始まりレベル面７次いでレベル面８次い
でレベル面６がアドレス指定される。このアドレス指定
は走査線Ｚ＝［］の期間中のアドレス指定に対応する。

このようにしてレベル面１．２．０には走査線ｚ＝２か
らのデータが書込まれる。この走査線Ｚ＝２の書込みの
場合アドレスばＬ＝ｉと連続するＣの値により構成され
る。

その都度の１つのマトリクス（第１図ｂ））を読出すた
めにメモリ２１のすべてのレベル面に並列にアクセスさ
れる。第１図ａ）に関連して説明したようにアクセスに
必要なアドレスはアドレス発生器２２．２３により発生
される。メモリ２１から読出されたその都度の１つのマ
トリクスに対応するデータは記憶レベル面の出力側から
取出され接続線Ｖ１０ないしＶ１８を介してクロスバ３
１に供給される。入力側２４に供給される画素位置番号
Ｐに依存して制御回路３３はクロスバ３１の交差点制御
信号を発生する。

この交差点制御により、読出された１つのマトリクスの
データが垂直方向においてマトリクス内位置と一致する
ようにクロスバ３１の出力線Ｖ３０ないしＶ３８を線Ｖ
１０ないしＶ１８と接続することができる。この接続を
行うために、制御回路５３により画素位置番号Ｐに依存
してその都度に２値出力線Ｖ４０ないしＶ４２のうちの
１つの出力線に、その出力線に位置する交差点を導通状
態に切換える電圧レベルが印加される。例えば線Ｖ４０
に電圧レベル１が印加されるとＶｌｏとＶＳ０の交差点
、ｖｌｌとＶＳ２の交差点ないしＶ１８７とＶ３８の交
差点が導通状態となる。これは、後続処理にとって望ま
しくない水平方向での循環的交換を抑圧する。

これに対して線Ｖ４１に電圧レベル１が印加された場合
には、第２図に黒点として示されている交差点が作動さ
れ、線ｖ１０と線Ｖ３２が接続され、線Ｖ１１と線Ｖ３
０が接続され、線Ｖ１２と線Ｖ５１が接続される。同様
にその他の線が循環的に交換される。このようにして例
えば第１図ａ）で破線で囲まれているマトリクスにおい
て中間行が順次１．２．０の値をとる。

この場合に垂直方向での循環的交換は、制御回路３４に
より制御−線Ｖ５１　Ｐ　ＶＳ２１　Ｖ２Ｏを介してＺ
に依存して制御されるクロスバ３２により行われる。破
線で囲まれているマトリクスにおける垂直方向での循環
的交換のために導通状態に切換えられた交差点は黒色で
表され、この導通状態に対応する信号は線Ｖ５２を介し
て出力される。

クロスバ５２の出力線Ｖ２０ないしＶ２８は出力レジス
タ３５の入力側に接続されている。

出力レジスタ３５の記憶場所は、第１図ｂ）に対応して
人ないし工により示されている。出力レジスタ６５の制
御入力側３６にはいわゆるイネーブルパルスが供給され
る。イネーブルパルスの時間位置は、たとえ入力信号間
に時間的ずれが発生してもこのずれとは無関係に入力信
号が書込まれるように選定される。個々の場合の要件に
依存して出力レジスタ３５に、第２図には示されていな
い論理回路が接続される。この論理回路は例えばパター
ン認識処理等のメモリから読出されたマトリクスのデー
タの後続処理めために用いられる。

【図面の簡単な説明】

第１図ａ）及びｂ）及びＣ）はメモリの種々のレベルへ
の個々の画素の分配を示す図、第２図は本発明のメモリ
の実施例のブロック回路図である。 ２１・・・デジタルメモリ、２２．２３・・・アドレス
発生器、２９・・・記憶レベル面選択回路、６１゜３２
・・・クロスバ、３３．３４・・・制御回路、３５・・
・出力レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、エリアストラクチャの並列アクセスのための画像メ
   モリにおいて、 その都度の１つの画素に対応するデータのためにそれぞ
   れ１つの記憶場所を設け、 前記記憶場所を複数のレベル面に分配し、各前記レベル
   面に位置するそれぞれ１つの前記記憶場所に同時にアク
   セスすることができ、入力される画像のその都度の１つ
   の部分領域に対応する画素のデータを互いに異なるレベ
   ル面に格納することを特徴とする並列アクセスのための
   画像メモリ。 ２、記憶場所がそれぞれ少くとも１ｂｉｔの容量を有す
   ることを特徴とする請求項１に記載の並列アクセスのた
   めの画像メモリ。 ３、画像の部分領域の位置を表すデータが供給されこの
   データから各レベル毎に１つのアドレスを導出するアド
   レス形成装置を設け、 それぞれ１つのレベル面の記憶場所の出力側を、画像の
   部分領域の位置を表すデータにより制御可能な切換装置
   を介して出力レジスタと接続し、書込み動作又は読出し
   動作の実行のための種々のアルゴリズムの間でアドレス
   形成装置が切換え可能であり、アドレスをテーブルにし
   て格納し、走査線番号及び画素位置番号（Ｚ、Ｐ）によ
   り前記テーブルから読出すことのできることを特徴とす
   る請求項１に記載の並列アクセスのための画像メモリ。