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JPH0221184B2 - - Google Patents

Info

Publication number
JPH0221184B2
JPH0221184B2 JP56025555A JP2555581A JPH0221184B2 JP H0221184 B2 JPH0221184 B2 JP H0221184B2 JP 56025555 A JP56025555 A JP 56025555A JP 2555581 A JP2555581 A JP 2555581A JP H0221184 B2 JPH0221184 B2 JP H0221184B2
Authority
JP
Japan
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circuit
output signal
sampling
circuits
receives
Prior art date
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Expired - Lifetime
Application number
JP56025555A
Other languages
English (en)
Other versions
JPS56134865A (en
Inventor
Ruufue Denisu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS56134865A publication Critical patent/JPS56134865A/ja
Publication of JPH0221184B2 publication Critical patent/JPH0221184B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0272—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit with squaring loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

【発明の詳細な説明】
本発明は直線変調を受けた後通過帯域が限られ
ていて時間と共に変化するチヤネルを通つて送ら
れてきたデイジタルデータを受け取るデイジタル
データ受信装置に関するものである。このような
チヤネルを通つて記号期間がＴであるデータ系列
が送られてくる際信号に歪みが入り入力信号に対
して出力信号がずれてくる。 一般にこのようなデイジタルデータ受信装置は
主たる回路要素としてチヤネルの出力信号を通す
フイルタと、その後段にくるこのフイルタの出力
信号に基づいて送信されてきたデイジタル信号の
各々を評価し、これをチヤネルの入力側にあつた
時と同じ状態に再生する決定回路とを具えてい
る。而してこのような評価は周波数と位相とがク
ロツク再生回路から与えられるクロツクのリズム
に従つて実行され、誤り率を最小にする決定を下
せるものでなければならない。 このクロツクの周波数と位相とを再生すること
により同期をとる問題はデータ伝送の品質を高め
る上で非常に重要な問題である。而してデイジタ
ルデータ受信装置が送られてきた情報をできるだ
け正確にチヤネルの入力側にあつた時と同じ状態
に再生するためには、このデイジタルデータ受信
装置がチヤネルの出力信号の最も意義ある瞬時を
検出できることが必要不可欠な要件である。今日
これは受信側のクロツクを制御してこれを送信側
のクロツクと同期させることにより行つている
が、このようにして得られるデイジタルデータ受
信装置はチヤネルの伝達関数が時間と共に変化す
る時の動作がまずいという欠点を抱えている。 英国特許第1478709号明細書（フランスIBM
社）は、この点につき考慮した差分多重位相変調
により送られてきたデータを受信する受信装置を
開示しているが、そこではライン信号と検出され
た情報とから出発して相関をとることにより、伝
送に用いられる信号要素の包絡線又はこれを変形
したものとしてこの包絡線の二乗を表わす信号を
作つている。この場合ライン信号は次式で表わさ
れる。 γ（ｔ）＝ 〓k ρk・S1（ｔ−kT）cosφk ＋S2（ｔ−kT）sinφk …(1) 但し、S1（ｔ）は搬送波ωcをベースバンド信号
ｇ（ｔ）で変調した時生ずる普通要素信号と呼ば
れる信号である。即ち S1（ｔ）＝ｇ（ｔ）cosωcｔ またS2（ｔ）は位相がS1（ｔ）に対して90゜ずれ
ている信号である。従つて、 S2（ｔ）＝ｇ（ｔ）・sinωcｔ 但し、ρkとφkとは瞬時kT（但し、Ｔはデータの
記号期間）におけるデータを再生するために使用
される離散している振幅の値と位相の値であり、
これらの値は伝送に使用された一組の個別の値の
集号｛ρj｝及び｛φj｝からとられたものである
（式(1)は信号ｒ（ｔ）が多数の順次に伝送されてく
る情報要素に対応する信号を重ね合わせたものか
らできていることを示しており、従つて符号間干
渉として知られている現象を表わしている）。こ
の時伝送されてきた要素信号の包絡線信号は次式
で表わされる。 Ｒ（ｔ）＝√1 2（）＋2 2（） …(2) 而してこれにより定まる包絡線信号の波形を表
わす曲線上に、予じめ定められた基準時間点から
互に等距離離れた位置に２個（又は３個以上）の
点をとり、受信側のクロツクを制御する情報をこ
れらの２個の点間の振幅のずれ（又は３個以上の
点をとる場合はこれらの３個以上の点の重心の位
置と一つの基準位置との間の振幅のずれ）で与え
ることができる。実験とシミユレーシヨンの結果
によればこの振幅のずれが零になる時伝送されて
きたデータの受信状況が最適になるようである。 しかしこゝに述べた英国特許第1478709号明細
書の受信装置には重大な欠点がある。即ち一方で
は位相のずれを打消す原理が曲線の端の方で（た
とえば真の端点でなくても）クロツクの同期を狂
わせ、所望の最適化をそこねることがあり、他方
ではこの受信装置はアダプテイブ等化器を含むフ
イードバツクループの助けを借りなければ動作せ
ず、従つてゆつくりとしか収束しないことであ
る。もう一つ知られているこのような適応型受信
装置の欠点は一般に装置が複雑化し、このため伝
送速度が非常に高い場合に使いにくいことであ
る。更に伝送チヤネルの出力側にフイルタを設け
ないとこの英国特許で提案されている原理は適用
を保証することができないという欠点がある。蓋
し、真の最大値点の存在が不確かとなるからであ
る。 本発明の目的はこの従来技術の場合よりも応答
時間が短かく、構造が簡単であるという利点を有
する位相再生回路をクロツク再生回路に設けたデ
イジタルデータ受信装置を提供するにある。 このような目的を達成するため本発明は、記号
期間Ｔを有し、直線変調を受けた後通過帯域幅が
限られていて時間と共に変動するチヤネルを通つ
て送られてくるデイジタルデータを受け取る受信
装置であつて、上記チヤネルの出力信号に対する
フイルタ回路と、このフイルタ回路の後段にあつ
て伝送されてきたデイジタルデータの各々を評価
し、上記フイルタ回路の出力信号に基づき関連す
るクロツクリズムに従つてチヤネルの入力側にあ
つた時の状態に戻すために、周波数と位相とがク
ロツク再生回路で決められ、誤り率を最小にする
決定を下せる決定回路とを具えるデイジタルデー
タ受信装置において、前記クロツク再生回路に
は、入力端子が前記チヤネルに結合され、低域フ
イルタ回路が受信周波数スペクトル中の１／Ｔを
越える周波数の部分をほぼ除去し、時間ｔとチヤ
ネルの入力側における伝送されてきたデイジタル
データの記号期間Ｔとの関数としてのフイルタ回
路の出力信号の平均エネルギーＥがＡ及びＢを２
個の一定の又はゆつくりと変化する正実係数とし
た時Ｅ＝Ａ＋Ｂ cos（2πt／Ｔ）のようなタイプ
の式だけで決まるようにする伝達関数を有する低
域フイルタ回路と、平均エネルギーＥを最大にす
る時の位相の値φM＝2πtM／Ｔとクロツクの位相
を制御する以前のサンプリング瞬時ｔにおけるフ
イルタ回路の出力信号の平均エネルギーの値に対
応する位相の値φ＝2πt／Ｔとの間の位相のずれ
φEを求めると共に、クロツクにより固定されて
いる決定瞬時を符号を考慮しつつ時間tE＝（φ−
φM）Ｔ／（2π）だけずらせ、入力端子が前記低
域フイルタ回路の出力端子に結合され、出力端子
が前記決定回路に結合された評価兼位相シフト回
路とを具えるクロツク位相制御回路を設けるよう
にしたことを特徴とする。 而して後に詳しく述べる数学的解析方法ではフ
イルタ条件を特別に選び、三角法の公式系を利用
することにより位相のずれを極めて簡単に求める
ことができる。 新規な位相再生回路の評価兼位相シフト回路に
ついてはデイジタル伝送がゆつくり行なわれるか
高速で行なわれるかによつて大きく分けて２つの
実施例が考えられる。 第１の実施例では評価兼位相シフト回路は、低
域フイルタ回路の出力信号を受け取る二乗回路
と、各々が二乗回路の出力信号を受け取り、それ
らのサンプリング瞬時が互にＴ／４だけ離れてい
る第１と、第２と、第３と、第４の並列に接続さ
れているサンプリング回路と、第１の正側の入力
端子で夫々第１と第２のサンプリング回路の出力
信号を受け取り、第２の負側の入力端子で夫々第
３と第４のサンプリング回路の出力信号を受け取
る第１と第２の加算回路と、第１の入力端子で
夫々第１と第２の加算回路の出力信号を各々積分
器と増幅器とを直列接続した枝路を介して受け取
る第１と第２の乗算回路と、第１のサンプリング
回路のサンプリング瞬時を固定すると共に、90゜
位相シフタを介して第２のサンプリング回路のサ
ンプリング瞬時を固定し、また出力信号が夫々第
２と第１の乗算回路の第２の入力端子に印加さ
れ、更に２個のインバータ回路を介して第３と第
４のサンプリング回路に印加される局部発振器
と、第１と第２の乗算回路の出力信号を受け取
り、出力信号がクロツクとして決定回路に印加さ
れる加算器とを具える。 第２の実施例はデイジタルデータ伝送が高速に
行なわれる場合のものであつて、サンプリング回
路を造ることが一段とむずかしくなり、上記解決
策よりも遅延線構造にする方法が好適である。従
つてこの第２の実施例の評価兼位相シフト回路
は、低域フイルタ回路の出力信号を受け取る二乗
回路と、第１の正側の入力端子で低域フイルタ回
路の出力信号を受け取り、第２の負側の入力端子
でこの同じ出力信号を遅延時間がＴ／２に等しい
遅延線に通したものを受け取る第１の加算回路
と、第１の正側の入力端子で低域フイルタ回路の
出力信号を遅延時間がＴ／４に等しい遅差線に通
したものを受け取り、第２の負側の入力端子でこ
の同じ出力信号を遅延時間が3T／４に等しい遅
延線に通したものを受け取る第２の加算回路と、
第１の入力端子で夫々第１と第２の加算回路の出
力信号を各々サンプリング回路と積分器とを直列
接続した技路を介して受け取り、第１と第２のサ
ンプリング回路のサンプリング瞬時が互にＴ／２
だけ離れている第１と第２の乗算回路と、第１の
サンプリング回路のサンプリング瞬時を固定する
と共に、インバータ回路を介して第２のサンプリ
ング回路のサンプリング瞬時を固定する局部発振
器と、局部発振器の出力信号に対する90゜位相シ
フタであつて、この位相シフタの出力信号と第１
のサンプリング回路に印加される局部発振器の出
力信号が夫々第１の加算回路と第２の乗算回路と
に印加されるようになつている90゜位相シフタと、
第１と第２の乗算回路の出力信号を受け取り、出
力信号がクロツクとして決定回路に印加される加
算器とを具えることを特徴とする。 上述した２個の実施例ではフイルタの出力信号
のサンプルをしかるべく選び、それらを組み合わ
せて処理し、信号の平均エネルギーに基づいて除
去すべき位相のずれを表わす角度φの値を逐次求
め、これに基づいてクロツクの位相を再生する回
路とは独立の非常に簡単で収束が優れている回路
を用いて所望の制御を得ることができる。 以下図面につき実施例を挙げて本発明に係る回
路を説明するが、本発明はこゝに述べる実施例に
限定されるものではない。 デイジタルデータ伝送の分野ではフイルタを使
わないで済む場合は非常に稀にしかないことが知
られている。事実第１図に示す曲線は伝送チヤネ
ルの出力信号の平均エネルギーが伝送されるデイ
ジタルデータの記号期間（symbol period）に等
しい時間Ｔだけ離れている一様に分布しているサ
ンプリング瞬時において最大になり、これららの
サンプリング瞬時の両側では非常に急速に小さく
なることを示しているが、こらのデイジタルデー
タの受信品質を良くするためにはサンプリング瞬
時でのＳ／Ｎ比を大きくすることが非常に大事で
あり、このためチヤネルの出力側にフイルタ段を
設け、受信エネルギーの第１図のような曲線を修
正して信頼度高くサンプリング瞬時を探し易くす
る。 チヤネルの出力信号の平均エネルギーを表わす
式は以下の記号を用いて表わすことができる。 Ｔ＝デイジタルデータの期間（即ち、１個のデ
ータ記号の持続時間） Ik＝送られてきた記号 PI＝Ikの平均エネルギー ｈ（ｔ）＝伝送チヤネルのインパルス応答 h*（ｔ）＝上記インパルス応答の共役複素数 τ＝サンプリング瞬時 Xk＝受信されたデータ Ｅ（・）＝平均値（括弧内の数式の数学的期待
値） 受信されたデータ系列は次式で与えられる。 Xk（τ）＝ 〓p 〔ｈ（τ＋PT）・Ik-p〕 (1) この式からＫの値如何にかゝわらず各瞬時τ＋
KTにおける信号の平均エネルギーE〓ご表わす次
式を導き出すことができる。 E〓＝Ｅ｛X2 k（τ）｝／PI ＝Σ〔ｈ（τ＋PT）・h*（τ＋PT）〕 (2) このE〓をフーリエ級数に展開すると次式が得ら
れる。 E〓＝p=∞ 〓p=1 Ep・exp（−ｉ・2πpτ／Ｔ） (3) 及び Ep＝（１／Ｔ）∫T pE〓・exp（ｉ・2πpτ／Ｔ）dτ(
4) この式(4)を書き直すと次式のようになる Ep＝（１／Ｔ）∫T p∞ 〓 〓j=1 h*（jT＋τ）・ｈ（jT＋τ）exp（−ｉ・2πpτ／Ｔ
）dτ 即ち Ep＝（１／Ｔ）j=∞ 〓 〓j=1 ∫(j+1)T jTexp（−ｉ・2πpτ／Ｔ）h*（jT＋τ）・
ｈ（jT＋τ）dτ(5) ここで（jT＋τ）をｕと置くと Ep＝（１／Ｔ）p=∞ 〓 〓p=1 ∫(j+1)T jTexp（−i2πpu／Ｔ）h*（ｕ）・ｈ（ｕ）
du 即ち Ep＝（１／Ｔ）∫∞ -∞h*（ｕ）・ｈ（ｕ）
・exp（−i2πpu／Ｔ）du(6) これから次式が導びかれる。 Ep＝（１／Ｔ）｜Ｈ（ω）・H*（ω）｜〓=2〓p/T(7) この最後の式でＨ（ω）はｈ（ｕ）をフーリエ変
換したものを表わす。而して伝送チヤネルの通過
帯域は限られているから、平均受信エネルギーを
表わす式(7)をフーリエ級数に展開したものは有限
の項から成る。而して受信周波数スペクトル内に
ある１／Ｔより高い周波数を阻止又は無視する低
域フイルタを用い、また（本発明を何ら限定する
ものではないが、簡明ならしめるため）最適サン
プリング瞬時の位相を０，2π，4π…とすること
によりこのような項の数を２に制限すれば、低域
フイルタの出力側に得られる平均エネルギーＥは
次式に従つてサンプリング瞬時の位置τの関数と
して変化する。 E〓＝Ａ＋Bcos（2πτ／Ｔ） (8) 但し、Ａ及びＢは２個の時間と共に不変の正実
係数又は場合によつては時間と共にゆつくりと変
化する正実係数である。従つて以上の計算によれ
ば受信された平均エネルギーは正弦波状となる。 勿論式(8)は次のようにも書ける。 E〓＝Ａ＋Bcosφ (9) 但しφは本発明により受信装置のクロツクを制
御する前に存在する（受信エネルギーが最大値を
とる）最適サンプリング瞬時と実際のサンプリン
グ瞬時との間の位相のずれを表わす。従つて、上
記制御を実施する方法は下記の３個の主段階を含
むことになる。即ち、 チヤネルの出力側に受信周波数スペクトル内に
ある１／Ｔより高い周波数の部分を除去又は無視
できる程度に小さくする低域フイルタを設け、こ
の低域フイルタの出力側に得られる平均エネルギ
ーに式(8)又は(9)で表わされる表現を適用できるよ
うにすること、 この低域フイルタに式(9)に現われる位相のずれ
φの値を求める評価回路を接続すること、 この評価回路に上記の値φに従つてクロツクの
位相を所望通りに制御する位相シフト回路を接続
することである。 後にこの方法を実施するための位相再生回路の
実施例を２個説明するが、これらの本発明に係る
位相再生回路はその構造如何にかゝわらず、第２
図に示す非適応型デイジタルデータ受信装置にも
第３図に示す適応型デイジタルデータ受信装置に
も使うことができる（なおこゝでいう適応型とい
う表現はデイジタルデータ受信装置が、デイジタ
ルデータの正しい又は予想された形態と受信装置
の出力側にある時の形態との差異の関数である誤
り信号を発生した時この誤りを最小にできるもの
を意味することを理解されたい）。 第２図は非適応型構造を有するデイジタルデー
タ受信装置のブロツク図であり、こゝには伝送チ
ヤネルCTの出力側に順次に 低域フイルタ１ クロツク再生回路２ 及びこのクロツク再生回路２と並列に入り、従
つて低域フイルタ１の出力信号を受け取ると共
に、クロツクを制御してもらう為にクロツク再生
回路２の出力信号をも受け取る決定回路３ とが示されている。 第３図に示す適応型構造のデイジタルデータ受
信装置は第２図に示した受信装置の構成要素の他
に低域フイルタ１の出力端子（従つてクロツク再
生回路２の入力端子）と決定回路３の入力端子と
の間にアダプテイブフイルタ４を具えている。こ
のアダプテイブフイルタ４の適応動作はフイード
バツクループ５を介して決定回路３の出力側から
誤差信号を受け取ることにより行なう。最后にな
つたが適応型の場合も非適応型の場合もデイジタ
ルデータ受信装置の決定回路３の後段に波形再生
回路６を設け、デイジタルデータ受信装置の出力
信号の波形を整形するようにする。 以下に第４図につき本発明位相再生回路の第１
の実施例を述べる。これは低域フイルタ１ａの後
段に設けられる評価兼位相シフト回路２ａであ
る。前述したことであるが、この低域フイルタ１
ａは受信周波数スペクトルから１／Ｔより高い周
波数の部分を除去乃至無視できる程小さくするも
のであつて、これを入れるとこの低域フイルタ１
ａの出力側には平均エネルギーが正弦波状に変化
する（Ａ＋Ｂ・cosφ又はＡ＋Ｂ・sinφ）出力信
号が得られる。而して以后の説明全体を通してこ
の時刻ｔと期間Ｔの関数としての平均エネルギー
が式 Ｅ＝Ａ＋Ｂ×sin（2πt／Ｔ） (10) で表わされるように基準時間を選ぶ（しかし、本
発明をこれに限定するものではない）。Ａ及びＢ
は時間と共に不変の２個の正実係数又はチヤネル
の伝達関数が時間と共に変化する場合は時間と共
にゆつくりと変化する２個の正実係数である。 評価兼位相シフト回路２ａ自体は回路要素２１
乃至４０を具える。第１に二乗回路２１は低域フ
イルタ１ａの出力信号を受け取り、この出力信号
の平均エネルギーに比例する信号を出力する。而
してこの二乗回路２１の出力信号は４個のサンプ
リング回路２２，２３，２４及び２５の各々に入
る。これらサンプリング回路２２，２３，２４及
び２５のサンプリング瞬時τ1，τ2，τ3及びτ4は局
部発振器２６により固定し、互に間隔Ｔ／４だけ
規則的に離隔するようにする。従つて次の関係が
成立する。 E〓1＝Ａ＋Ｂ・sin（2πτ1／Ｔ） (11) ＝Ａ＋Ｂ・sinφ （11′） E〓2＝Ａ＋Ｂ・sin〔2π（τ1＋Ｔ／４）／Ｔ〕 (12) ＝Ａ＋Ｂ・cosφ （12′） E〓3＝Ａ＋Ｂ・sin〔2π（τ1＋Ｔ／２）／Ｔ〕
（13） ＝Ａ−Ｂ・sinφ （13′） E〓4＝Ａ＋Ｂ・sin〔2π（τ1＋3T／４）／Ｔ〕
（14） ＝Ａ−Ｂ・cosφ （14′） 式(11)〜（14）（又は11′〜14′）を組み合わせる
ことにより、本発明方法の第２段階で問題とする
位相のずれφEを求めることができる。このため
第１の加算回路２７の第１の正側の入力端子にサ
ンプリング回路２２の出力信号を入力し、第２の
負側の入力端子にサンプリング回路２４の出力信
号を入力する。同様に、第２の加算回路２８の第
１の正側の入力端子に加算回路２３の出力信号を
入力し、第２の負側入力端子にサンプリング回路
２５の出力信号を入力する。そして第１の加算回
路２７の出力信号を積分器３１と増幅器３３とを
直列接続した枝路を経て乗算回路２９の第１の入
力端子に加え、第２の加算回路２８の出力信号を
積分器３２と増幅器３４とを直列接続した枝路を
経て乗算回路３０の第１の入力端子に加える。 局部発振器２６の出力信号を直接第１のサンプ
リング回路２２に加えて、このサンプリング回路
２２のサンプリング瞬時r1を固定し、90゜位相シ
フタ３７を介して第２のサンプリング回路２３に
加えてこのサンプリング回路２３のサンプリング
瞬時r2を固定する。更に局部発振器２６の出力信
号を直接第２の乗算回路３０の第２の入力端子に
印加すると共に、90゜位相シフタ３７を介して第
１の乗算回路２９の第２の入力端子に印加する。
また局部発振器２６の出力信号を直接インバータ
回路３９に加えてその出力信号でサンプリング回
路２４のサンプリング瞬時r3を固定すると共に、
90゜位相シフタ３７を通した後インバータ回路４
０に通し、その出力信号でサンプリング回路２５
のサンプリング瞬時r4を固定する。更に第１の乗
算回路２９の出力信号（この第１の乗算回路２９
の出力信号はωを局部発振器２６の発振周波数と
し、局部発振器２６から出力されたまゝの出力信
号をsinωtとする時積sinφ・cosωtに比例する）
と、第２の乗算回路３０の出力信号（これは
cosφ・sinωtに比例する）とを加算器３８に印加
し、周知の三角関数の加法公式に従つてsin（ωt＋
φ）に比例する出力信号を得、この出力信号を決
定回路３のクロツク入力端子に印加する。これで
クロツクの位相の制御が完了する。 上述した位相再生回路は適当に高速のデイジタ
ルデータ受信装置には適しているが、本当に高速
の受信装置の場合はサンプリングの問題が厳しく
なり、サンプリング回路２２〜２５を遅延線で置
き換えた方がよくなる。 そこで高速用に適した位相再生回路の第２の実
施例であるが、これは低域フイルタ１ａと同一の
低域フイルタ１ｂの後段に続く評価兼位相シフト
回路２ｂであつて、これは第５図に示すように回
路要素６１乃至７８で構成され、次のような構造
になつている。前述したように二乗回路６１と２
個の加算回路６３及び６４との間に４本の並列な
信号経路を設ける。第１の加算回路６３の第１の
正側の入力端子には二乗回路６１の出力信号をそ
のまゝ加え、第２の負側の入力端子にはこの出力
信号を遅延時間がＴ／２の遅延線６５に通した後
加える。第２の加算回路６４の第１の正側の入力
端子には二乗回路６１の出力信号を遅延時間が
Ｔ／４に等しい遅延線６６に通したものを加え、
第２の負側の入力端子にはこの遅延線６６の出力
信号を更に遅延時間がＴ／２に等しいもう一つの
遅延線６７に通したものを加える（従つて加算回
路６４の第２の負側の入力端子に加えられる信号
の遅延時間はほぼ3T／４に等しい）。 第１の加算回路６３の出力信号をサンプリング
回路７１と積分器７３とを直列接続した枝路を介
して第１の乗算回路６９の第１の入力端子に印加
し、第２の加算回路６４の出力信号をサンプリン
グ回路７２と積分器７４とを直列接続した枝路を
介して第２の乗算回路７０の第１の入力端子に印
加する。局部発振器７６は直接サンプリング回路
７１のサンプリング瞬時を固定すると共に、イン
バータ回路７５を介してサンプリング回路７２の
サンプリング瞬時を固定する。また局部発振器７
６の（第１のサンプリング回路７１に印加される
のと同じ）出力信号が第２の乗算回路７０の第２
の入力端子に印加され、局部発振器７６の出力側
に接続されている90゜位相シフタ７７の出力信号
が第１の乗算回路６９の第２の入力端子に印加さ
れる。そうすると第１の乗算回路６９の出力信号
はcosωt・sinφに比例し、第２の乗算回路７０の
出力信号はsinωt・cosφに比例するが、これらの
２つの信号は加算器７８に印加されてsin（ωt＋
φ）に比例する出力信号を作る。而してこの出力
信号は決定回路３のクロツク入力端子に印加され
る。 明らかに、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で種々の変形例を考
えることができる。このような変形例の一つは４
本の径路ではなくこれ以外の数のｎ本の並列な径
路を有する位相再生回路であつて、こうするとこ
ろの位相再生回路はこの４以外の数のｎ個の信号
を組み合わせ、三角法の加法公式に従つて加え合
わせた出力信号を出す。例えば、ｎ＝３の場合で
あれば位相再生回路は唯３本の並列な信号径路を
有するだけで、その３本の信号径路にサンプリン
グ瞬時が互にＴ／３だけ離隔している第１、第２
及び第３のサンプリング回路が一つづゝ入ること
になる。 比較的低速度でデータ伝送が行なわれる場合は
サンプリング回路を１個しか設けず、この後段に
スイツチを設けてこのサンプリング回路をサンプ
リング瞬時を固定するクロツクのリズムに合わせ
て順次にｎ本の並列な信号径路の各々に接続する
ようにすることができる。また前述した実施例で
同じくｎ＝４としても規則的にＴ／４だけづゝ離
れたサンプリング瞬時にサンプリングを行なう代
りに5T／４づゝ離れた瞬時にサンプリングを行
ない、それにもかゝわらずこれにより４個の信号
を極す簡単な方法で三角法の加法公式を利用して
加え合わせた出力信号を得ることができる。
【図面の簡単な説明】
第１図は記号期間Ｔにおける伝送チヤネルの出
力信号の平均エネルギーの変化を示す線図、第２
図及び第３図は夫々非適応型と適応型の構造を有
するデイジタルデータ受信装置のブロツク図、第
４図及び第５図は本発明に係る位相再生回路の２
個の実施例のブロツク図である。 Ｔ……記号期間、CT……チヤネル、１……低
域フイルタ、２……位相再生回路（評価兼位相シ
フト回路）、３……決定回路、４……アダプテイ
ブフイルタ、５……フイードバツクループ、６…
…波形再生回路、２１……二乗回路、２２〜２５
……サンプリング回路、２６……局部発振器、２
７，２８……加算回路、２９，３０……乗算回
路、３１，３２……積分器、３３，３４……増幅
器、３７……90゜位相シフタ、３８……乗算器、
３９，４０……インバータ回路、６１……二乗回
路、６３，６４……加算回路、６５〜６７……遅
延線、６９，７０……乗算回路、７１，７２……
サンプリング回路、７３，７４……積分器、７５
……インバータ回路、７６……局部発振器、７７
……90゜位相シフタ、７８……乗算器。

Claims (1)

  1. 【特許請求の範囲】 １ 記号期間Ｔを有し、直線変調を受けた後、通
    過帯域幅が限られていて時間と共に変動するチヤ
    ネルCTを通つて送られてくるデイジタルデータ
    を受け取る受信装置において、 時間と共に変動するチヤネルの出力信号を受信
    する低域フイルタ回路１ａ，１ｂで、本低域フイ
    ルタ回路は、受信周波数スペクトル中１／Ｔ以上
    の周波数をほぼ除去する如くの伝達関数を有し、
    また前記チヤネルの入力に伝送されるデータの記
    号期間Ｔと時間ｔの関数として表わされる出力信
    号の平均エネルギーは次式の形式のみで定まるこ
    と、 Ｅ＝Ａ＋Ｂ cos（2πt／Ｔ） ただし、Ａ及びＢは２個の一定のあるいはゆつ
    くりと変化する正の実係数である、低域フイルタ
    回路１ａ，１ｂと、 前記低域フイルタ回路１ａ，１ｂの出力信号を
    受信し、局部発振器２６，７６を有する評価兼位
    相シフト回路２ａ，２ｂで、本回路は、Ｅの式の
    値を最大にする φM＝2πtM／Ｔ の値と、サンプリング瞬時ｔにおけるフイルタ回
    路の出力信号の平均エネルギーの値に対応する位
    相の値 φ＝2πt／Ｔ との間の位相の差φEを決定するように構成され
    ており、これによつて該局部発振器２６，７６の
    信号をその極性を考慮しながら tE＝（φ−φM）Ｔ／（2π） の時間だけシフトさせ、これによつてクロツク信
    号を形成する如くした評価兼位相シフト回路２
    ａ，２ｂと、 前記チヤンネル入力における伝送デイジタルデ
    ータのおのおのを、前記低域フイルタ回路１ａ，
    １ｂの出力信号を基準とし、かつ前記評価兼位相
    シフト回路２ａ，２ｂの出力のクロツク信号のリ
    ズムにより評価及び再構成を行い、誤り率を最小
    にする決定を可能とする決定回路３とを具えてな
    ることを特徴とするデイジタルデータ受信装置。 ２ 前記評価兼位相シフト回路２ａは、低域フイ
    ルタ回路１ａの出力信号を受ける二乗回路２１
    と、各々が二乗回路２１の出力信号を受け、それ
    らのサンプリング瞬時が互にＴ／４だけ離間され
    ている第１、第２、第３及び第４の並列配置のサ
    ンプリング回路２２，２３，２４，２５と、第１
    の正側の入力端子で夫々第１及び第２のサンプリ
    ング回路２２，２３の出力信号を受け、第２の負
    側の入力端子で夫々第３及び第４のサンプリング
    回路２４，２５の出力信号を受ける第１及び第２
    の加算回路２７，２８と、第１の入力端子で夫々
    第１及び第２の加算回路２７，２８の出力信号を
    各々直列接続の積分器３１又は３２及び増幅器３
    ３又は３４を介して受ける第１及び第２の乗算回
    路２９，３０と、第１のサンプリング回路２２の
    サンプリング瞬時を固定すると共に、90゜位相シ
    フタ３７を介して第２のサンプリング回路２３の
    サンプリング瞬時を固定し、また出力信号及び前
    記位相シフタ３７の出力信号が夫々第２及び第１
    の乗算回路３０，２９の第２の入力端子に印加さ
    れると共に、更に２個のインバータ回路３９，４
    ０を介して夫々第３及び第４のサンプリング回路
    ２４，２５に印加される局部発振器２６と、第１
    及び第２の乗算回路２９，３０の出力信号を受
    け、出力信号がクロツクとして決定回路３に印加
    される加算器３８とを具えることを特徴とする特
    許請求の範囲第１項記載のデイジタルデータ受信
    装置。 ３ 前記評価兼位相シフト回路２ｂは、低域フイ
    ルタ回路の出力信号を受ける二乗回路６１と、第
    １の正側の入力端子で前記二乗回路６１の出力信
    号を受け、第２の負側の入力端子でこの同じ出力
    信号を遅延時間がＴ／２に等しい遅延線６５に通
    したものを受ける第１の加算回路６３と、第１の
    正側の入力端子で低域フイルタ回路１６の出力信
    号を遅延時間がＴ／４に等しい遅延線６６に通し
    たものを受け、第２の負側の入力端子でこの同じ
    出力信号を遅延時間が3T／４に等しい遅延線６
    ６，６７に通したものを受ける第２の加算回路６
    ４と、第１の入力端子で夫々第１及び第２の加算
    回路６３，６４の出力信号を各々直列接続のサン
    プリング回路７１又は７２及び積分器７３又は７
    ４を介して受け、第１及び第２のサンプリング回
    路のサンプリング瞬時が互にＴ／２だけ離れてい
    る第１及び第２の乗算回路６９，７０と、第１の
    サンプリング回路７１のサンプリング瞬時を固定
    すると共に、インバータ回路７５を介して第２の
    サンプリング回路７２のサンプリング瞬時を固定
    する局部発振器７６と、出力信号及び第１のサン
    プリング回路７１に印加される局部発振器７６の
    出力信号が夫々第１の乗算回路６９及び第２の乗
    算回路７０の第２入力端子に印加されるようにし
    て前記局部発振器７６の出力信号を90゜移相する
    90゜位相シフタ７７と、第１及び第２の乗算回路
    ６９，７０の出力信号を受け、出力信号がクロツ
    クとして決定回路３に印加される加算器７８とを
    具えることを特徴とする特許請求の範囲第１項記
    載のデイジタルデータ受信装置。
JP2555581A 1980-02-27 1981-02-25 Method of controlling clock phase of digital data receiver Granted JPS56134865A (en)

Applications Claiming Priority (1)

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FR8004324A FR2476935A1 (fr) 1980-02-27 1980-02-27 Procede de reglage de la phase de l'horloge d'un systeme de reception de donnees numeriques, circuit de recuperation de phase pour la mise en oeuvre de ce procede, et systeme de reception de donnees numeriques comprenant ce circuit.

Publications (2)

Publication Number Publication Date
JPS56134865A JPS56134865A (en) 1981-10-21
JPH0221184B2 true JPH0221184B2 (ja) 1990-05-14

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ID=9239050

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JP2555581A Granted JPS56134865A (en) 1980-02-27 1981-02-25 Method of controlling clock phase of digital data receiver

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EP (1) EP0035295B1 (ja)
JP (1) JPS56134865A (ja)
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DE (1) DE3160450D1 (ja)
FR (1) FR2476935A1 (ja)

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EP0035295A1 (fr) 1981-09-09
FR2476935A1 (fr) 1981-08-28
EP0035295B1 (fr) 1983-06-22
FR2476935B1 (ja) 1982-09-10
CA1171499A (en) 1984-07-24
JPS56134865A (en) 1981-10-21
US4389727A (en) 1983-06-21
DE3160450D1 (en) 1983-07-28

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