JPH02206227A - ２進データの判定回路 - Google Patents
２進データの判定回路Info
- Publication number
- JPH02206227A JPH02206227A JP2615889A JP2615889A JPH02206227A JP H02206227 A JPH02206227 A JP H02206227A JP 2615889 A JP2615889 A JP 2615889A JP 2615889 A JP2615889 A JP 2615889A JP H02206227 A JPH02206227 A JP H02206227A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- code
- output
- input
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は光磁気ディスクの再生信号処理等に使用される
２進データの判定回路に関する。
２進データの判定回路に関する。
光磁気データの記録媒体には２進データが記録されるが
、その符号化方式には記録密度が高くとれ、またエラー
訂正能力が高いものが望まれ、その要求を満たすものの
１つとして４／１１符号が知られている。これは１１ビ
ツトの内４ビットが１°。
、その符号化方式には記録密度が高くとれ、またエラー
訂正能力が高いものが望まれ、その要求を満たすものの
１つとして４／１１符号が知られている。これは１１ビ
ツトの内４ビットが１°。
（有意）他が“’Ｏ”（無意）である符号であり、２進
データ列を８ビツト毎に分離し、この８ビツトのビット
列に一意対応する符号が定められている。第７図（ａ）
〜（ロ）はこの符号の例を示している。
データ列を８ビツト毎に分離し、この８ビツトのビット
列に一意対応する符号が定められている。第７図（ａ）
〜（ロ）はこの符号の例を示している。
光磁気ディスクに記録された４／１１符号のデータは再
生されるが、再生データは復号する必要がある。
生されるが、再生データは復号する必要がある。
即ち光磁気デイ・スフから光学的に得た信号を電気信号
に変換して得られたアナログ信号から２進データ列を得
、これから４／１１符号を判定し、更には８ビツトデー
タに変換する。
に変換して得られたアナログ信号から２進データ列を得
、これから４／１１符号を判定し、更には８ビツトデー
タに変換する。
而してディスク表面の汚れ、再生系の光学部、電気部の
動作により再生信号のレベルは変動する可能性がある。
動作により再生信号のレベルは変動する可能性がある。
また第２図（ａ）に示すように” １ ”のデイジン、
トが離散している場合は問題が少ないが、同（ｂ） （
Ｃ）に示すように１”のディジット間にある“０′°の
ディジットは隣接ディジットの影響で高レベルとなりが
ちであり、他の“１°”のディジットに低レベルの“′
１′°があるとこの場合では１０１００００１０１０が
１１１００００１０００と誤判定されることがある。
トが離散している場合は問題が少ないが、同（ｂ） （
Ｃ）に示すように１”のディジット間にある“０′°の
ディジットは隣接ディジットの影響で高レベルとなりが
ちであり、他の“１°”のディジットに低レベルの“′
１′°があるとこの場合では１０１００００１０１０が
１１１００００１０００と誤判定されることがある。
本発明はこのような復号の過程における４／１１符号又
はに／ｎ符号の判定回路を確立することを目的としてい
る。
はに／ｎ符号の判定回路を確立することを目的としてい
る。
本発明の判定回路は、アナログ信号を所定周期でサンプ
リングしてアナログ／ディジタル変換し、まず上位に個
のサンプル値のディジットを有意としてｎビット符号を
判定し、これを予め定めてあるイレージヤ符号と比較し
、これに該当しない場合はｎビット符号を確立し、該当
する場合は第に位のサンプル値のディジットを無意とし
、これに替えて第（ｋ＋１）位のサンプル値のディジッ
トを有意とするものである。
リングしてアナログ／ディジタル変換し、まず上位に個
のサンプル値のディジットを有意としてｎビット符号を
判定し、これを予め定めてあるイレージヤ符号と比較し
、これに該当しない場合はｎビット符号を確立し、該当
する場合は第に位のサンプル値のディジットを無意とし
、これに替えて第（ｋ＋１）位のサンプル値のディジッ
トを有意とするものである。
このようにして得たｎビット符号がイレージヤ符号であ
った場合は第に一１値のサンプル値のディジットを無意
とし、第１．２・・・、に−２、ｋ、ｋ＋１位のサンプ
ル値のディジットを有意とする。
った場合は第に一１値のサンプル値のディジットを無意
とし、第１．２・・・、に−２、ｋ、ｋ＋１位のサンプ
ル値のディジットを有意とする。
アナログ信号のレベルの高いものが有意ビットでない場
合にこれが検出され、正しいビットを有意とすることが
できる。
合にこれが検出され、正しいビットを有意とすることが
できる。
以下本発明をその実施例を示す図面に基づき説明する。
まずコード体系について説明する。
原２進データは０１１０００１１１００１１０１０１１
１０−（７）ようなものであるが、８ビツトを単位とし
て０１１０００１１／１００１１０１０／１１１０・・
・のように分離され各８ビツトのデータを第７図のコー
ド表に従い４／１１符号に変換され、これが光磁気ディ
スクに記録される。
１０−（７）ようなものであるが、８ビツトを単位とし
て０１１０００１１／１００１１０１０／１１１０・・
・のように分離され各８ビツトのデータを第７図のコー
ド表に従い４／１１符号に変換され、これが光磁気ディ
スクに記録される。
４／１１符号は理論上 個存在し得るが、８ビツトのデ
ータの符号化に際しては２５６個で足りる。そこで、こ
の実施例では次の規則に従いイレージヤ符号を規定して
いる。
ータの符号化に際しては２５６個で足りる。そこで、こ
の実施例では次の規則に従いイレージヤ符号を規定して
いる。
（１） “１°′が４デイジツト連続するパターン（
２）最初の３デイジツトがｌ°゛であるパターン（３）
最後の２デイジツトが”１′′であるパターン第１図は
本発明回路のブロック図であり、光磁気ディスク（図示
せず）から再生されたアナログ信号ＡＳはアナログ／デ
ィジタル（Ａ／Ｄ）変換器４でディジタル信号に変換さ
れる。光磁気ディスクのサーボバイトエリアに記録され
ているクロックピットにより、作成されたクロック信号
ＣＬＫは前記アナログ信号に同期しており、Ａ／Ｄ変換
器４に与えられ、ここで４７１１符号のディジットの周
期でサンプリング、変換が行われる。またクロック信号
ＣＬＫは°″１′ディジット判定回路５，６゜７．８．
９のクロック端子へ与えられている。光磁気ディスクに
は４／１１符号単位（サブコード）のサブ同期信号ＳＳ
Ｓが記録されており、これが“１ ”ディジット判定回
路５，６，７，８．９及びイレージヤ符号判定回路１２
ヘリセツト信号として与えられている。
２）最初の３デイジツトがｌ°゛であるパターン（３）
最後の２デイジツトが”１′′であるパターン第１図は
本発明回路のブロック図であり、光磁気ディスク（図示
せず）から再生されたアナログ信号ＡＳはアナログ／デ
ィジタル（Ａ／Ｄ）変換器４でディジタル信号に変換さ
れる。光磁気ディスクのサーボバイトエリアに記録され
ているクロックピットにより、作成されたクロック信号
ＣＬＫは前記アナログ信号に同期しており、Ａ／Ｄ変換
器４に与えられ、ここで４７１１符号のディジットの周
期でサンプリング、変換が行われる。またクロック信号
ＣＬＫは°″１′ディジット判定回路５，６゜７．８．
９のクロック端子へ与えられている。光磁気ディスクに
は４／１１符号単位（サブコード）のサブ同期信号ＳＳ
Ｓが記録されており、これが“１ ”ディジット判定回
路５，６，７，８．９及びイレージヤ符号判定回路１２
ヘリセツト信号として与えられている。
“１“ディジット判定回路５．６・・・は入力されたデ
ィジタル信号を、先に入力されてラッチしている値と比
較し、新たに入力された信号の値が大である場合はこれ
をラッチして先のラッチ信号を出力し、小である場合は
その入力信号をラッチすることなく出力するものであり
、Ａ／Ｄ変換器４出力は゛１″″ディジット判定回路５
へ入力され、■ディジット判定回路５（又は６，７．８
）の出力は１デイジツト判定回路６（又は７，８．９）
の入力としている。つまり判定回路５．６・・・９は縦
続接続されている。判定回路５，６・・・９の縦続回路
はこのようにしてラッチされた信号、後に説明するよう
に、入力された信号中の最大値、に対応するディジット
を記憶し、これを該当ディジットのみを″ｌ”とする１
１ビツトの２進コードにデコードして判定回路５，６．
７についてはＯＲ回路１１へ、また判定回路８，９につ
いてはセレクタｌＯへ入力する。セレクタ１０はイレー
ジヤ符号判定回路１２が判定内容が正常であることを示
す出力である場合に判定回路８からの出力を、また異常
であることを示す出力である場合に判定回路９からの出
力を選択してＯＲ回路１１へ出力する。ＯＲ回路出力は
４／１１符号となるが、イレージヤ符号判定回路１２へ
入力され、これに予め記憶されているイレージヤ符号と
比較され、又は所定の論理演算によりイレージヤ符号で
あるか否かが判定され、入力符号がイレージヤ符号であ
る場合は前述のようにセレクタ１０を判定回路９側へ切
換える。
ィジタル信号を、先に入力されてラッチしている値と比
較し、新たに入力された信号の値が大である場合はこれ
をラッチして先のラッチ信号を出力し、小である場合は
その入力信号をラッチすることなく出力するものであり
、Ａ／Ｄ変換器４出力は゛１″″ディジット判定回路５
へ入力され、■ディジット判定回路５（又は６，７．８
）の出力は１デイジツト判定回路６（又は７，８．９）
の入力としている。つまり判定回路５．６・・・９は縦
続接続されている。判定回路５，６・・・９の縦続回路
はこのようにしてラッチされた信号、後に説明するよう
に、入力された信号中の最大値、に対応するディジット
を記憶し、これを該当ディジットのみを″ｌ”とする１
１ビツトの２進コードにデコードして判定回路５，６．
７についてはＯＲ回路１１へ、また判定回路８，９につ
いてはセレクタｌＯへ入力する。セレクタ１０はイレー
ジヤ符号判定回路１２が判定内容が正常であることを示
す出力である場合に判定回路８からの出力を、また異常
であることを示す出力である場合に判定回路９からの出
力を選択してＯＲ回路１１へ出力する。ＯＲ回路出力は
４／１１符号となるが、イレージヤ符号判定回路１２へ
入力され、これに予め記憶されているイレージヤ符号と
比較され、又は所定の論理演算によりイレージヤ符号で
あるか否かが判定され、入力符号がイレージヤ符号であ
る場合は前述のようにセレクタ１０を判定回路９側へ切
換える。
以上の回路の動作を説明する。
第２図（ａ）に示す如きアナログ信号ＡＳが入力される
と、その横軸の目盛で示す周期のクロック信号ＣＬＫに
従いアナログ信号ＡＳはＡ／Ｄ変換器４でアナログ／デ
ィジタル（Ａ／Ｄ）変化され、変換されたディジタル信
号は判定回路５へ入力される。
と、その横軸の目盛で示す周期のクロック信号ＣＬＫに
従いアナログ信号ＡＳはＡ／Ｄ変換器４でアナログ／デ
ィジタル（Ａ／Ｄ）変化され、変換されたディジタル信
号は判定回路５へ入力される。
第２図（ａ）の例では第２デイジツトが大きく、第１゜
第３．４デイジツトが小さいから、また第５デイジツト
が最大であるから、判定回路５がクロック信号ＣＬにの
各周期でラッチし、またはラッチを縦続するディジット
の値は 周Ｍ １，２，３，４．ｓ、６，７．ａ、９，１
０．１１デイジツト ■ ■ ■ ■ ■ ■ ■ ■
■ ■ ■となる。つまり最大値のディジットを記憶
することになる０次段の判定回路６は第５デイジツトの
信号が入力されないから第２位の第２デイジツトを記憶
することになる。従って 周期 １，２，３，４，５，６，７，８，９，１
０．１１デイジツト ■ ■ ・・・・・・・旧・・・
・・・・・・旧旧旧旧・・・・・・旧・曲・ ■以下同
様に判定回路７，８及び９には夫々第３゜４．５位のデ
ィジット［相］■■が記憶される。従うて判定回路５，
６，７．８はＯＲ回路１１へ夫々以下の１１ビット符号
を出力する。
第３．４デイジツトが小さいから、また第５デイジツト
が最大であるから、判定回路５がクロック信号ＣＬにの
各周期でラッチし、またはラッチを縦続するディジット
の値は 周Ｍ １，２，３，４．ｓ、６，７．ａ、９，１
０．１１デイジツト ■ ■ ■ ■ ■ ■ ■ ■
■ ■ ■となる。つまり最大値のディジットを記憶
することになる０次段の判定回路６は第５デイジツトの
信号が入力されないから第２位の第２デイジツトを記憶
することになる。従って 周期 １，２，３，４，５，６，７，８，９，１
０．１１デイジツト ■ ■ ・・・・・・・旧・・・
・・・・・・旧旧旧旧・・・・・・旧・曲・ ■以下同
様に判定回路７，８及び９には夫々第３゜４．５位のデ
ィジット［相］■■が記憶される。従うて判定回路５，
６，７．８はＯＲ回路１１へ夫々以下の１１ビット符号
を出力する。
判定回路５ ００００１００００００
判定回路６ ０１０００００００００
判定回路７ ０００００００００１０
判定回路８ ０００００００１０００
従ってＯＲ回路１１出力は０１００１００１０１０とな
る。これはイレージヤ符号ではないからイレージヤ符号
判定回路１２出力は正常を示し、セレクタ１０は判定回
路８を選択したままである。従ってＯＲ回路１１出力を
適宜タイミングで取り込めば正しい４／１１符号が得ら
れることになる。サブ同期信号ＳＳＳが入力されるとち
判定回路５，６・・・９及び１２はリセットされ、次の
１１デイジツトに対応するアナログ信号祁を入力させ得
る状態となる。
る。これはイレージヤ符号ではないからイレージヤ符号
判定回路１２出力は正常を示し、セレクタ１０は判定回
路８を選択したままである。従ってＯＲ回路１１出力を
適宜タイミングで取り込めば正しい４／１１符号が得ら
れることになる。サブ同期信号ＳＳＳが入力されるとち
判定回路５，６・・・９及び１２はリセットされ、次の
１１デイジツトに対応するアナログ信号祁を入力させ得
る状態となる。
第３図は“ｌ”ディジット判定回路６・・・９の構成を
示すブロック図である。
示すブロック図である。
入力データＩＮはセレクタ２２及びコンパレータ２３に
入力される。またラッチ回路２４のラッチ内容もそのＱ
端子からセレクタ２２及びコンパレータ２３に入力され
る。コンパレータ２３は２つの入力を比較し、入力デー
タＩＮ＞Ｑである場合には入力信号ＩＮをラッチ回路２
４の入力端子りへ、またラッチ回路２４の出力Ｑを出力
データＯＵＴとして出力させ、逆にＩＮ≦Ｑである場合
は入力信号ＩＮを出力データ０ＬＩＴとして出力させ、
またラッチ回路２４の出力Ｑをラッチ回路２４の入力端
子りへ与えるようにセレクタ２２を切り換えるべく、前
者の場合はハイレベル、後者の場合はローレベルの信号
をセレクタ２２へ与える。
入力される。またラッチ回路２４のラッチ内容もそのＱ
端子からセレクタ２２及びコンパレータ２３に入力され
る。コンパレータ２３は２つの入力を比較し、入力デー
タＩＮ＞Ｑである場合には入力信号ＩＮをラッチ回路２
４の入力端子りへ、またラッチ回路２４の出力Ｑを出力
データＯＵＴとして出力させ、逆にＩＮ≦Ｑである場合
は入力信号ＩＮを出力データ０ＬＩＴとして出力させ、
またラッチ回路２４の出力Ｑをラッチ回路２４の入力端
子りへ与えるようにセレクタ２２を切り換えるべく、前
者の場合はハイレベル、後者の場合はローレベルの信号
をセレクタ２２へ与える。
このハイ、ローの信号はＡＮＤ回路２５１の一入力とな
っており、またＡＮＤ回路２５２のローアクティブの入
力となってい、両ＡＮＤ回路２５１．２５２の抽入力は
クロック信号ＣＬＫである。ＡＮＤ回路２５１の出力は
ラッチ回路２４ヘラツチ用のクロックとして与えられ、
またインバータを介してカウンタ２６のローアクティブ
のリセット端子Ｒに与えられる。−方ＡＮＤ回路２５２
の出力はカウンタ２６へ計数対象として与えられる。カ
ウンタ２６の内容はサブ同期信号ＳＳＳによってラッチ
回路２７にラッチされる。このラッチ回路２７の内容は
データ２８によって前述した如き１１ビット信号に変換
されてＯＲ回路１１へ出力される。その他サブ同期信号
ＳＳＳはラッチ回路２４にリセット信号としてその端子
Ｒに与えられる。
っており、またＡＮＤ回路２５２のローアクティブの入
力となってい、両ＡＮＤ回路２５１．２５２の抽入力は
クロック信号ＣＬＫである。ＡＮＤ回路２５１の出力は
ラッチ回路２４ヘラツチ用のクロックとして与えられ、
またインバータを介してカウンタ２６のローアクティブ
のリセット端子Ｒに与えられる。−方ＡＮＤ回路２５２
の出力はカウンタ２６へ計数対象として与えられる。カ
ウンタ２６の内容はサブ同期信号ＳＳＳによってラッチ
回路２７にラッチされる。このラッチ回路２７の内容は
データ２８によって前述した如き１１ビット信号に変換
されてＯＲ回路１１へ出力される。その他サブ同期信号
ＳＳＳはラッチ回路２４にリセット信号としてその端子
Ｒに与えられる。
次にこの回路の動作をまず判定回路５につき第２図（ａ
）の信号ＡＳを例にとって説明する。
）の信号ＡＳを例にとって説明する。
第１デイジツトの入力信号が入った場合、ラッチ回路２
４の内容はリセットされていてＯであるので、コンパレ
ータ２３ではＩＮ＞Ｑとなりコンパレータ２３はハイレ
ベル信号を出力し、セレクタ２２経由でラッチ回路２４
に入力された第１ディジットの信号をラッチする。また
このＡＮＤゲー１−２５１出力によってカウンタ２６は
リセットされる。
４の内容はリセットされていてＯであるので、コンパレ
ータ２３ではＩＮ＞Ｑとなりコンパレータ２３はハイレ
ベル信号を出力し、セレクタ２２経由でラッチ回路２４
に入力された第１ディジットの信号をラッチする。また
このＡＮＤゲー１−２５１出力によってカウンタ２６は
リセットされる。
次に第２デイジツトの信号が入力されるとＩＮ＞Ｑであ
るので上記同様にしてこれがラッチ回路２４にラッチさ
れる。同様にカウンタ２６は再びリセットされる。一方
、先にラッチされていた第１デイジツトの信号は出力Ｏ
ＵＴとなる。
るので上記同様にしてこれがラッチ回路２４にラッチさ
れる。同様にカウンタ２６は再びリセットされる。一方
、先にラッチされていた第１デイジツトの信号は出力Ｏ
ＵＴとなる。
次に第３デイジツトの入力信号ではＩＮ≦Ｑであるから
コンパレータ出力はローレベルとなり第３デイジツトの
信号はそのまま出力０１ｌＴとなる。
コンパレータ出力はローレベルとなり第３デイジツトの
信号はそのまま出力０１ｌＴとなる。
一方、ラッチ回路２４にはＡＮＤゲート２５１からのク
ロック信号ＣＬＫ出力がないのでラッチ回路２４はその
まま第２デイジツトの内容となっている。−方、へＮＯ
ゲート２５２はクロック信号ＣＬＫを出力するのでカウ
ンタ２６は＋１される。
ロック信号ＣＬＫ出力がないのでラッチ回路２４はその
まま第２デイジツトの内容となっている。−方、へＮＯ
ゲート２５２はクロック信号ＣＬＫを出力するのでカウ
ンタ２６は＋１される。
第４デイジツトの入力では同様にしてカウンタ２６は２
となる。第５デイジツトの信号が入力されるとＩＮ＞Ｑ
（−第２デイジツト）となるからこの入力信号がラッチ
されると共に、カウンタ２６がリセットされる。第５デ
イジツトが最大であるので以後ラッチ回路２４の内容は
変わらず、一方、カウンタ２６は第６〜第１１デイジツ
トの入力により６までカウントアツプする。
となる。第５デイジツトの信号が入力されるとＩＮ＞Ｑ
（−第２デイジツト）となるからこの入力信号がラッチ
されると共に、カウンタ２６がリセットされる。第５デ
イジツトが最大であるので以後ラッチ回路２４の内容は
変わらず、一方、カウンタ２６は第６〜第１１デイジツ
トの入力により６までカウントアツプする。
デコーダ２８はカウンタ２６の内容をｍとすると第（１
１−ｍ）ディジットを１とする１１ビツトの符号、この
場合は００００１００００００を出力する。
１−ｍ）ディジットを１とする１１ビツトの符号、この
場合は００００１００００００を出力する。
次に判定回路６への入力は、０■■■■■■■・・・の
ように第５デイジツトが入力されないから、ラッチ回路
２４の内容は２番目に大きい第２デイジツトの信号とな
り、カウンタ２６は９までカウントアツプされる。した
がってデコーダ２８からは０１ｏｏｏｏｏｏｏｏｏとな
る。このようにデコーダ２７がラッチ回路２４に記憶し
たディジットが１．他が０の１１ビット符号となる。判
定回路７，８．及び９のラッチ回路２４は第１０．８及
び９デイジツトの信号を記憶し、カウンタ２６の内容１
０夫々１，３゜２となる。従ってＯＲ回路１１からは判
定回路５，６゜７．８のデコーダ２８出力の ０１００
１００１０１０が出力される。
ように第５デイジツトが入力されないから、ラッチ回路
２４の内容は２番目に大きい第２デイジツトの信号とな
り、カウンタ２６は９までカウントアツプされる。した
がってデコーダ２８からは０１ｏｏｏｏｏｏｏｏｏとな
る。このようにデコーダ２７がラッチ回路２４に記憶し
たディジットが１．他が０の１１ビット符号となる。判
定回路７，８．及び９のラッチ回路２４は第１０．８及
び９デイジツトの信号を記憶し、カウンタ２６の内容１
０夫々１，３゜２となる。従ってＯＲ回路１１からは判
定回路５，６゜７．８のデコーダ２８出力の ０１００
１００１０１０が出力される。
第４図はイレージヤ符号判定回路の構成を示す。
図において３０はプログラム・ロジック・アレイイ（Ｐ
ＬＡ）でありＯＲ回路１１出力 （Ｍｌ＋ ＝（Ｍ（１，Ｍｌ 、Ｍｚ＋ Ｍ３９Ｍ４．
Ｍｓ。
ＬＡ）でありＯＲ回路１１出力 （Ｍｌ＋ ＝（Ｍ（１，Ｍｌ 、Ｍｚ＋ Ｍ３９Ｍ４．
Ｍｓ。
Ｍ、・ Ｍり・Ｍｓ・ Ｍ９・ Ｍ Ｉｏ ）五が入力
され以下の論理演算をし、その結果ハイレベル信号Ｙを
出力する。
され以下の論理演算をし、その結果ハイレベル信号Ｙを
出力する。
Ｙ＝ＭＧ ｘＭＩ ｘＭｚ ＸＭ３
＋Ｍｔ ＸＭ、ｘＭＩ ＸＭ４
＋Ｍｔ ｘＭ、ｘＭ４ＸＭ％
＋Ｍａ ＸＭＡ ＸＭＳ ＸＭＩ。
＋Ｍａ ＸＭｓ ＸＭ６ ＸＭ？
＋ Ｍｓ Ｘ Ｍｈ Ｘ Ｍｔ Ｘ Ｍａ＋Ｍｉ、ＸＭ
？ ＸＭＩ ＸＭ９ ＋Ｍ、ｘＭ、ｘＭ、ｘＭ、。
？ ＸＭＩ ＸＭ９ ＋Ｍ、ｘＭ、ｘＭ、ｘＭ、。
＋Ｍ６ ＸＭＩ ＸＭｚ
＋Ｍ＊ ＸＭ Ｉ。
右辺第１〜８項はイレージヤ符号の規定の（１）に第９
項は同（２）、第１０項は同（３）に相当する。
項は同（２）、第１０項は同（３）に相当する。
この信号Ｙ及びサブ同期信号ＳＳＳがＮＡＮ口回路３２
に入力される。従ってＮＡＮＤ回路３２出力はＯＲ回路
１１出力がイレージヤ符号である場合にはサブ同期信号
ＳＳＳに同期してローレベルとなリフリップフロップ３
１がリセットされる。フリップフロップ３１のセット出
力Ｑはこのリセット時にのみローとなりセレクタ１０を
判定回路９側に切り換える。
に入力される。従ってＮＡＮＤ回路３２出力はＯＲ回路
１１出力がイレージヤ符号である場合にはサブ同期信号
ＳＳＳに同期してローレベルとなリフリップフロップ３
１がリセットされる。フリップフロップ３１のセット出
力Ｑはこのリセット時にのみローとなりセレクタ１０を
判定回路９側に切り換える。
本発明回路によれば第２図ら）に記す如く第２デイジツ
トが０であるにも拘らず第１，３デイジツトの１に移動
されて高いレベルとなり、第１Ｏデイジツトより大とな
っている場合はＯＲ回路１１出力は１１１００００１０
００となる。ところが、この４／１１符号はイレージヤ
符号であるからセレクタＩＯは判定回路９側に切り換わ
り結局出力は１０１００００１０１０と正しくなる。
トが０であるにも拘らず第１，３デイジツトの１に移動
されて高いレベルとなり、第１Ｏデイジツトより大とな
っている場合はＯＲ回路１１出力は１１１００００１０
００となる。ところが、この４／１１符号はイレージヤ
符号であるからセレクタＩＯは判定回路９側に切り換わ
り結局出力は１０１００００１０１０と正しくなる。
第５図は本発明の第２の回路のブロック図であり、この
回路は第１の回路の様に第４位と第５位を入れ替えても
なおイレージヤ符号であった場合に第３位と第５位とを
入れ替える様にしたものである。従ってこの例では第３
，４゜ ５位のディジットの信号をラッチする判定回路７゜８．
９のデコーダ２８出力がセレクタ１０を介してＯＲ回路
１１にあたえられる構成となっている。イレージヤ符号
判定回路１２は正常時は判定回路７，８出力を選択し、
１回イレージヤを判定すると判定回路７，９出力を選択
し、ＯＲ回路１１出力によって、２回目のイレージヤ判
定をすると判定回路８．９出力を選択する。
回路は第１の回路の様に第４位と第５位を入れ替えても
なおイレージヤ符号であった場合に第３位と第５位とを
入れ替える様にしたものである。従ってこの例では第３
，４゜ ５位のディジットの信号をラッチする判定回路７゜８．
９のデコーダ２８出力がセレクタ１０を介してＯＲ回路
１１にあたえられる構成となっている。イレージヤ符号
判定回路１２は正常時は判定回路７，８出力を選択し、
１回イレージヤを判定すると判定回路７，９出力を選択
し、ＯＲ回路１１出力によって、２回目のイレージヤ判
定をすると判定回路８．９出力を選択する。
第２図（Ｃ）に示すアナログ信号は第２図（ｂ）のもの
と第２デイジツト第８デイジツトの大小が逆転している
例であり、１回目では第１．２．３のディジットがＯＲ
回路１１から出力されイレージヤと判定される。次に第
４，５位が入れ替えられて第１゜２．３．１０デイジツ
トが出力されるがこれもイレージヤと判定される。次に
は第３，５位が入れ替えられ第１．３，８．１０デイジ
ツトの１０１００００１０１０が出力されて正しく判定
されることになる。
と第２デイジツト第８デイジツトの大小が逆転している
例であり、１回目では第１．２．３のディジットがＯＲ
回路１１から出力されイレージヤと判定される。次に第
４，５位が入れ替えられて第１゜２．３．１０デイジツ
トが出力されるがこれもイレージヤと判定される。次に
は第３，５位が入れ替えられ第１．３，８．１０デイジ
ツトの１０１００００１０１０が出力されて正しく判定
されることになる。
第６図にこの場合のイレージヤ符号判定回路１２の例を
示し、第４図同様のＰＬＡ３０出力Ｙとクロック信号Ｃ
ＬＫとを２入力とするＡＮＤゲート３４の出力を計数す
るカウンタ３３を設ける。このカウンタはサブ同期信号
ＳＳＳでリセットするものとし、その出力ＱがＯの場合
にセレクタ１０が判定回路７，８を、１の場合に判定回
路７，９を、２の場合に８゜９を選択するようにセレク
タ１０を構成しておく。
示し、第４図同様のＰＬＡ３０出力Ｙとクロック信号Ｃ
ＬＫとを２入力とするＡＮＤゲート３４の出力を計数す
るカウンタ３３を設ける。このカウンタはサブ同期信号
ＳＳＳでリセットするものとし、その出力ＱがＯの場合
にセレクタ１０が判定回路７，８を、１の場合に判定回
路７，９を、２の場合に８゜９を選択するようにセレク
タ１０を構成しておく。
なお、本発明は４／１１符号に限らず一般にに／ｎ符号
に適用できることは言うまでもない。
に適用できることは言うまでもない。
以上の如き本発明による場合はアナログ信号のレベル変
動に依らず正確に２進データ判定、更には復号が可能と
なり、これを光磁気ディスクの再生等に用いる場合は高
信頬性のディスクドライブを提供しているのである。
動に依らず正確に２進データ判定、更には復号が可能と
なり、これを光磁気ディスクの再生等に用いる場合は高
信頬性のディスクドライブを提供しているのである。
第１図は本発明の第１の回路のブロック図、第２図は動
作説明のための波形図、第３図はディジット判定回路の
ブロック図、第４図はイレージヤ符号判定回路のブロッ
ク図−第５図は本発明の第２の回路のブロック図、第６
図はそのイレージヤ符号判定回路のブロック図、第７図
は４／１１符号を示す図面である。 ４・・・Ａ／Ｄ変県器 ５，６・・・９・・・“Ｉ Ｉ
Ｉディジット判定回路 １，２・・・イレージヤ符号判
定回路 １０・・・セレクタ １１・・・ＯＲ回路なお
、図中、同一符号は同一、又は相当部分を示す。
作説明のための波形図、第３図はディジット判定回路の
ブロック図、第４図はイレージヤ符号判定回路のブロッ
ク図−第５図は本発明の第２の回路のブロック図、第６
図はそのイレージヤ符号判定回路のブロック図、第７図
は４／１１符号を示す図面である。 ４・・・Ａ／Ｄ変県器 ５，６・・・９・・・“Ｉ Ｉ
Ｉディジット判定回路 １，２・・・イレージヤ符号判
定回路 １０・・・セレクタ １１・・・ＯＲ回路なお
、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）ｎビット中のｋビットが有意、（ｎ−ｋ）ビット
が無意であるｎビット符号の列の情報を有するアナログ
信号から元のｎビット符号を判定する回路であって、 前記アナログ信号を所定周期でサンプリン グしてアナログ／ディジタル変換するアナログ／ディジ
タル変換器と、順次入力される値のうちの最大値をラッ
チし、該最大値以外の値を出力し、一連の入力値のうち
の最大値の入力順序を特定する有意ディジット判定回路
（ｋ＋１）個とを備え、 該（ｋ＋１）個の有意ディジット判定回路 は縦続接続されており、前記アナログ／ディジタル変換
器のサンプル値出力はこの継続回路の初段に入力されて
おり、 更にｎ個の連続するサンプル値につき該縦 続回路の初段〜ｋ段の有意ディジット判定回路が特定し
ている入力順序に関連してｎビット符号を生成する手段
と、 該ｎビット符号が予め定めてあるイレージ ャ符号であるか否かを判定する手段と、イレージャ符号
であると判定された場合に前記縦続回路の初段〜（ｋ−
１）段及び第（ｋ＋１）段の有意ディジット判定回路が
特定している入力順序に関連してｎビット符号を生成す
る手段とを具備することを特徴とする２進データの判定
回路。 - （２）ｎビット中のｋビットが有意、（ｎ−ｋ）ビット
が無意であるｎビット符号の列の情報を有するアナログ
信号から元のｎビット符号を判定する回路であって、 前記アナログ信号を所定周期でサンプリン グしてアナログ／ディジタル変換するアナログ／ディジ
タル変換器と、順次入力される値のうちの最大値をラッ
チし、該最大値以外の値を出力し、一連の入力値のうち
の最大値の入力順序を特定する有意ディジット判定回路
（ｋ＋１）個とを備え、 該（ｋ＋１）個の有意ディジット判定回路 は縦続接続されており、前記アナログ／ディジタル変換
器のサンプル値出力はこの継続回路の初段に入力されて
おり、 更にｎ個の連続するサンプル値につき該継 続回路の初段〜ｋ段の有意ディジット判定回路が特定し
ている入力順序に関連してｎビット符号を生成する手段
と、 該ｎビット符号が予め定めてあるイレージ ャ符号であるか否かを判定する手段と、イレージャ符号
であると判定された場合に前記縦続回路の初段〜（ｋ−
１）段及び第（ｋ＋１）段の有意ディジット判定回路が
特定している入力順序に関連してｎビット符号を生成す
る手段と、 該ｎビット符号が予め定めてあるイレージ ャ符号であるか否かを判定する手段と、イレージャ符号
であると判定された場合に前記縦続回路の初段〜（ｋ−
２）段並びに第ｋ段及び第（ｋ＋１）段の有意ディジッ
ト判定回路が特定している入力順序に関連してｎビット
符号を生成する手段とを具備することを特徴とする２進
データの判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2615889A JPH0734544B2 (ja) | 1989-02-03 | 1989-02-03 | ２進データの判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2615889A JPH0734544B2 (ja) | 1989-02-03 | 1989-02-03 | ２進データの判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206227A true JPH02206227A (ja) | 1990-08-16 |
| JPH0734544B2 JPH0734544B2 (ja) | 1995-04-12 |
Family
ID=12185741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2615889A Expired - Fee Related JPH0734544B2 (ja) | 1989-02-03 | 1989-02-03 | ２進データの判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734544B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2684255A1 (fr) * | 1991-11-27 | 1993-05-28 | Sagem | Terminal telematique a debit utile d'informations plein ou reduit. |
-
1989
- 1989-02-03 JP JP2615889A patent/JPH0734544B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2684255A1 (fr) * | 1991-11-27 | 1993-05-28 | Sagem | Terminal telematique a debit utile d'informations plein ou reduit. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734544B2 (ja) | 1995-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4499454A (en) | Method and apparatus for encoding a digital signal with a low DC component | |
| US4216460A (en) | Transmission and/or recording of digital signals | |
| JP3339539B2 (ja) | デジタル変調装置、その方法及び記録媒体 | |
| EP0193153A2 (en) | Digital data recording and reproducing method | |
| US4553130A (en) | Variable-length encoding-decoding system | |
| US6819224B2 (en) | Apparatus and method for detecting a predetermined pattern of bits in a bitstream | |
| JPS583350A (ja) | ２進デ−タのコ−ド化方法 | |
| JP3935217B2 (ja) | ｍビット情報ワードのシーケンスから変調信号への変換 | |
| US7042951B2 (en) | Digital sum variation computation method and system | |
| US5854596A (en) | Encoding arrangement and method for encoding (n-1)-bit information words into n-bit channel words and decoding arrangement and method for decoding the channel words into information words | |
| JPH02206227A (ja) | ２進データの判定回路 | |
| US6345374B1 (en) | Code error correcting apparatus | |
| JPH0462216B2 (ja) | ||
| JPS63108566A (ja) | デイジタルミユ−テイング回路 | |
| US6288657B1 (en) | Encoding apparatus and method, decoding apparatus and method, and distribution media | |
| JPH02206226A (ja) | ２進データの判定方法 | |
| JPH06349213A (ja) | 中央値検出装置 | |
| JP3760902B2 (ja) | ディスク再生装置とディスク再生方法 | |
| KR100370279B1 (ko) | 디지털데이터위상검출기 | |
| EP0772303A2 (en) | Viterbi detector with path-memory of reduced size | |
| JP2614846B2 (ja) | 誤り補正方法 | |
| JPS6318822A (ja) | Ｅｆｍ変調器 | |
| JPH01252023A (ja) | Ｅｆｍ変調回路 | |
| JPS59169254A (ja) | 符号変換方式 | |
| JPS607315B2 (ja) | デイジタル相関検出器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |