JPH02119468A - Video signal recording circuit - Google Patents
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- JPH02119468A JPH02119468A JP63272297A JP27229788A JPH02119468A JP H02119468 A JPH02119468 A JP H02119468A JP 63272297 A JP63272297 A JP 63272297A JP 27229788 A JP27229788 A JP 27229788A JP H02119468 A JPH02119468 A JP H02119468A
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- Picture Signal Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、映像信号記録回路、特にＭＵＳＥ信号の記
録／再生装置に好適な映像信号記録回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a video signal recording circuit, particularly to a video signal recording circuit suitable for a MUSE signal recording/reproducing device.
この発明は、映像信号記録回路に於いて、ディジタルビ
デオ信号を時間軸圧縮するメモリと、ディジタルビデオ
信号のペデスタルレベルを検出する手段と、メモリの出
力信号の時間軸圧縮で得られたデータ欠如期間を、ペデ
スタルレベルに置換えるスイッチング手段と、スイッチ
ング手段の出力に対して同期信号を付加する加算手段と
を備えたことにより、ビデオ信号にのみダイナミックレ
ンジを割当てることができ、またペデスタル変動が生じ
ても、ビデオ信号に対し同期信号、バースト信号を所定
レベルに正確に付加できるようにしたものである。The present invention provides a video signal recording circuit that includes a memory for time-base compression of a digital video signal, a means for detecting a pedestal level of the digital video signal, and a data missing period obtained by time-base compression of an output signal of the memory. By providing a switching means for replacing the signal with a pedestal level, and an addition means for adding a synchronization signal to the output of the switching means, it is possible to allocate a dynamic range only to the video signal, and also to prevent pedestal fluctuations from occurring. Also, it is possible to accurately add a synchronization signal and a burst signal to a video signal at a predetermined level.
高品位テレビジョン、例えばＨＤＴＶ （旧ｇｈ Ｄｅ
ｆｉｎｉｔｉｏｎ ＴＶ）の伝送方式としてＭＵＳＥ方
式があり、ＭＵＳＥ方式の詳細が特開昭６０−８６９９
４号公報に提案されているよ、このＭＵＳＥ方式で圧縮
されたビデオ信号と、水平同期信号、コントロール信号
等からＭＵＳＥ信号が形成されている。High-definition television, such as HDTV (formerly gh De
There is a MUSE method as a transmission method for TV (finition TV), and the details of the MUSE method can be found in Japanese Patent Application Laid-Open No. 60-8699.
As proposed in Publication No. 4, a MUSE signal is formed from a video signal compressed by this MUSE method, a horizontal synchronization signal, a control signal, etc.
上述のＭＵＳＥ信号は、１１２５個のライン番号と４８
０個のサンプル番号で規定された信号形態を有し、各フ
レームにフレームパターンが挿入され、また、各ライン
にはライン毎に反転する、正極性の水平同期信号ＨＤが
挿入されている。第２図Ａに示すように、ＭＵＳＥ信号
は、ライン番号で規定される各ラインに帯域圧縮された
ビデオ信号（ｆｆ度信号、色信号、音声信号、コントロ
ール信号）を含み、各ラインの先頭にライン毎に反転す
る水平同期信号ＨＤが位置している。The above MUSE signal has 1125 line numbers and 48
It has a signal form defined by a sample number of 0, a frame pattern is inserted into each frame, and a horizontal synchronization signal HD of positive polarity, which is inverted for each line, is inserted into each line. As shown in FIG. 2A, the MUSE signal includes a band-compressed video signal (FF signal, color signal, audio signal, control signal) in each line specified by line number, and at the beginning of each line. A horizontal synchronizing signal HD is located which is inverted for each line.
上述のＭＵＳＥ信号を磁気テープに記録し、また磁気テ
ープから再生する記録／再生装置が提案されている。Ｍ
ＵＳＥ信号を記録する場合には、回転ヘッド型のＶＴＲ
が使用される。通常のＶＴＲでは、再生側において振幅
の差で同期信号を分離するために、正極性よりも負極性
の同期信号が望ましい。このＶＴＲの再生側に於いて、
ＴＢＣによる時間軸誤差検出精度を高め同期分離を容易
とするためにも、負極性の水平同期信号が望ましい。A recording/reproducing apparatus has been proposed that records the above-mentioned MUSE signal on a magnetic tape and reproduces it from the magnetic tape. M
When recording USE signals, use a rotating head type VTR.
is used. In a normal VTR, in order to separate the synchronization signals based on the difference in amplitude on the reproduction side, a negative polarity synchronization signal is preferable to a positive polarity synchronization signal. On the playback side of this VTR,
In order to improve the accuracy of time base error detection by TBC and facilitate synchronization separation, a horizontal synchronization signal of negative polarity is desirable.
このため、ＶＴＲの記録側では、メモリを使用した時間
軸圧縮回路により、第２図Ｂに示すように、ライン毎に
ビデオ信号を時間軸圧縮し、水平ブランキング期間Ｔｂ
を形成する。そしてこの水平ブランキング期間Ｔｂに対
し、負極性の同期信号ＳＣ、バースト信号ＢＳＴが付加
される。その技術の一例として、例えば第３図に示され
るようなものがある。Therefore, on the recording side of the VTR, a time axis compression circuit using memory compresses the video signal line by line in the time axis, as shown in FIG. 2B, and the horizontal blanking period Tb
form. A negative synchronization signal SC and a burst signal BST are added to this horizontal blanking period Tb. An example of this technique is shown in FIG. 3, for example.
第３図に示されるように、ＶＴＲの記録側では、端子２
０からのビデオ信号が時間軸圧縮回路２工で圧縮され、
この圧縮で形成された水平ブランキング期間Ｔｂに対し
、同期信号付加回路２２に於いて、同期、バースト発生
回路２３から供給される同期信号ＳＣ及びバースト信号
ＢＳＴを挿入している。As shown in Figure 3, on the recording side of the VTR, terminal 2
The video signal from 0 is compressed by two time axis compression circuits,
A synchronization signal addition circuit 22 inserts a synchronization signal SC and a burst signal BST supplied from a synchronization and burst generation circuit 23 into the horizontal blanking period Tb formed by this compression.
そして、このＭＵＳＥ信号は記録処理回路２４に供給さ
れて例えば回転ヘッドにより磁気テープに記録される。This MUSE signal is then supplied to the recording processing circuit 24 and recorded on a magnetic tape by, for example, a rotary head.
尚、２５は出力用の端子である。Note that 25 is an output terminal.
ところで、ビデオ信号を時間軸圧縮すると共に、同期信
号ＳＣ及びバースト信号ＢＳＴを付加するため、従来で
は、例えば第４図及び第５図に示される構成が知られて
いる。By the way, in order to time-base compress a video signal and add a synchronization signal SC and a burst signal BST, the configurations shown in FIGS. 4 and 5, for example, are conventionally known.
第４図について説明すると、ビデオ信号Ｓｖは、端子３
０を介してスイッチ３１に供給され、一方、負極性の同
期信号ＳＣ及びバースト信号ＢＳＴは、端子３２を介し
てスイッチ３１に供給される。また、制御信号）ＩＢＩ
Ｊが端子３３を介してスイッチ３１に供給され、このス
イッチ３１を制御する。即ち、水平ブランキング期間外
では、ビデオ信号ｓｖがスイッチ３１を介してペデスタ
ルクランプ回路３４に供給され、水平ブランキング期間
内では、同期信号ＳＣ及びバースト信号ＢＳＴがスイッ
チ３１を介してペデスタルクランプ回路３４に供給され
る。Referring to FIG. 4, the video signal Sv is connected to the terminal 3.
0 to the switch 31, while the negative polarity synchronization signal SC and burst signal BST are supplied to the switch 31 via the terminal 32. Also, control signal) IBI
J is supplied to switch 31 via terminal 33 and controls this switch 31. That is, outside the horizontal blanking period, the video signal sv is supplied to the pedestal clamp circuit 34 via the switch 31, and within the horizontal blanking period, the synchronization signal SC and the burst signal BST are supplied to the pedestal clamp circuit 34 via the switch 31. supplied to
ビデオ信号ＳＶ、同期信号ＳＣ及びバースト信号ＢＳＴ
は、ペデスタルクランプ回路３４で夫々のベデスクルレ
ベルが所定のレベルにクランプされ、Ａ／Ｄコンバータ
３５で８ビツトのディジタルデータに変換される。そし
て、ディジタルデータがメモＩＪ３６で時間軸圧縮され
、Ｄ／Ａコンバータ３７で上述のディジタルデータがア
ナログ化されてＭＵＳＥ信号とされ端子３８に出力され
る。ぞして、端子３８からは図示せぬＦＭ変調回路に供
給される。Video signal SV, synchronization signal SC and burst signal BST
The pedestal clamp circuit 34 clamps each pedestal level to a predetermined level, and the A/D converter 35 converts it into 8-bit digital data. The digital data is time-base compressed by the memo IJ 36, and the digital data is converted into an analog signal by the D/A converter 37 and outputted to the terminal 38 as a MUSE signal. The signal is then supplied from the terminal 38 to an FM modulation circuit (not shown).
また、第５図について説明すると、ビデオ信号Ｓｖは、
端子４０を介してペデスタルクランプ回路４１に供給さ
れ、ビデオ信号ｓＶのペデスクルレベルが所定のレベル
に固定される。このビデオ信号ＳｖはＡ／Ｄコンバータ
４２で８ビツトのディジタルビデオ信号ＳＶＤに変換さ
れ、このディジタルビデオ信号ＳＶＤがメモリ４３に供
給され、時間軸圧縮される。この時間軸圧縮により、デ
ィジタルビデオ信号ＳＶＤ間に水平ブランキング期間Ｔ
ｂ、即ち、データ欠如期間が形成される。そして、ディ
ジタルビデオ信号ＳνＤはスイッチ４４に供給される。Also, to explain FIG. 5, the video signal Sv is
The video signal sV is supplied to a pedestal clamp circuit 41 via a terminal 40, and the pedestal level of the video signal sV is fixed at a predetermined level. This video signal Sv is converted into an 8-bit digital video signal SVD by an A/D converter 42, and this digital video signal SVD is supplied to a memory 43 where it is time-base compressed. This time axis compression allows a horizontal blanking period T between digital video signals SVD.
b, that is, a data missing period is formed. The digital video signal SvD is then supplied to the switch 44.
一方、ディジタルデータの同期信号ｓｃ及びバースト信
号ＢＳＴは、端子４５を介してスイッチ４４に供給され
る。また、制御信号ＨＢＬＫが端子４６がら供給され、
上述のスイッチ４４を制御する。即ち、水平ブランキン
グ期間Ｔｂ外では、ディジタルビデ：ｔ（ｉ号ｓＶＤが
スイッチ４４を介してＤ／Ａコンバータ４７に供給され
、水平ブランキング期間Ｔｂ内では、同期信号ＳＣ及び
パース） ＢＳＴがスイッチ４４を介して９ビツトのＤ
／Ａコンバータ４７に供給される。Ｄ／Ａコンバータ４
７からアナログ化のＭＵＳＥ信号が得られ、端子４８に
出力される。On the other hand, the digital data synchronization signal sc and burst signal BST are supplied to the switch 44 via the terminal 45. Further, a control signal HBLK is supplied from the terminal 46,
Controls the switch 44 mentioned above. That is, outside the horizontal blanking period Tb, the digital video signal t (i-sVD is supplied to the D/A converter 47 via the switch 44, and within the horizontal blanking period Tb, the synchronizing signal SC and the pulse) BST is the switch. 44 through 9-bit D
/A converter 47. D/A converter 4
An analog MUSE signal is obtained from 7 and output to a terminal 48.
そして、端子４日からは図示せぬＦＭ変調回路に供給さ
れる。Then, from terminal 4, the signal is supplied to an FM modulation circuit (not shown).
上述した第４図の構成にあっては、同期信号ＳＣ及びバ
ースト信号ＢＳＴ （負極同期〕を含めてＡ／Ｄ変換
しているため、ビデオ信号Ｓｖにのみダイナミックレン
ジを割り当てることができずＳ／Ｎが低下するという問
題点があった。In the configuration shown in FIG. 4 described above, since A/D conversion is performed including the synchronization signal SC and the burst signal BST (negative synchronization), it is not possible to allocate a dynamic range only to the video signal Sv, and the S/ There was a problem that N decreased.
また、第５図の構成にあっては、ビデオ信号Ｓｖにのみ
ダイナミックレンジを割り当てることができるものの、
Ａ／Ｄ変換前にペデスタル変動が生じた場合、ビデオ信
号ＳＶと、同期信号ＳＣ及びバースト信号ＢＳＴの間に
電位差、即ち段差が生じるという問題点があった。この
ため、再生側で時間軸情報となる同期信号の検出レベル
が変わり、精度が低下するという問題点があった。Furthermore, in the configuration shown in FIG. 5, although it is possible to allocate a dynamic range only to the video signal Sv,
When a pedestal fluctuation occurs before A/D conversion, there is a problem in that a potential difference, that is, a step, occurs between the video signal SV, the synchronization signal SC, and the burst signal BST. For this reason, there is a problem in that the detection level of the synchronization signal serving as time axis information changes on the playback side, resulting in a decrease in accuracy.
従って、この発明の目的は、ビデオ信号にのみダイナミ
ックレンジを割り当てることができ、また、所定のペデ
スタルレベルに同期信号を付加できる映像信号記録回路
を提供することにある。Therefore, an object of the present invention is to provide a video signal recording circuit that can allocate a dynamic range only to a video signal and can add a synchronization signal to a predetermined pedestal level.
この発明では、ディジタルビデオ信号を時間軸圧縮する
メモリと、ディジタルビデオ信号のペデスタルレベルを
検出する手段と、メモリの出力信号の時間軸圧縮で得ら
れたデータ欠如期間を、ペデスタルレベルに置換えるス
イッチング手段と、スイッチング手段の出力に対して同
期信号を付加する加算手段とからなる構成としている。The present invention includes a memory for compressing a digital video signal in the time axis, a means for detecting a pedestal level of the digital video signal, and a switching device for replacing a data missing period obtained by compressing the time axis of an output signal of the memory with the pedestal level. and addition means for adding a synchronization signal to the output of the switching means.
ＭＵＳＥ信号の記録／再生装置の記録側に於いて、水平
ブランキング期間Ｔｂ以前では、ディジタルビデオ信号
ＳＶＤがメモリ６によって時間軸圧縮され、出力される
。On the recording side of the MUSE signal recording/reproducing apparatus, before the horizontal blanking period Tb, the digital video signal SVD is time-base compressed by the memory 6 and output.
水平ブランキング期間Ｔｂ （データ欠如期間〕になる
と、ディジタルビデオ信号ＳＶＤのペデスタルレベルが
検出されると共に、ラッチ７にて保持され、更にスイッ
チ８を経て加算回路１２に供給される。即ち、このスイ
ッチ８によってデータ欠如期間がペデスタルレベルに置
き換えられる。加算回路１２では、上述のペデスタルレ
ベルに、同期信号ＳＣ、バースト信号ＢＳＴ等が加算さ
れる。During the horizontal blanking period Tb (data missing period), the pedestal level of the digital video signal SVD is detected, held in the latch 7, and further supplied to the adder circuit 12 via the switch 8. That is, this switch 8, the data missing period is replaced by the pedestal level.In the adder circuit 12, the synchronizing signal SC, the burst signal BST, etc. are added to the above-mentioned pedestal level.
データ欠如期間、即ち水平ブランキング期間Ｔｂが終了
すると共に、再びスイッチ８が切り替えられ、ディジタ
ルビデオ信号ＳＶＤがメモリ６によって時間軸圧縮され
て出力される。When the data missing period, that is, the horizontal blanking period Tb ends, the switch 8 is turned on again, and the digital video signal SVD is time-base compressed by the memory 6 and output.
このように、ディジタルビデオ信号ＳＶＤが時間軸圧縮
され、この時間軸圧縮により形成された水平ブランキン
グ期間Ｔｂに、同期信号ＳＣ、バースト信号ＢＳＴが挿
入されると共に、所定のペデスタルレベルでクランプさ
れる。In this way, the digital video signal SVD is time-base compressed, and the synchronization signal SC and burst signal BST are inserted into the horizontal blanking period Tb formed by this time-base compression, and the digital video signal SVD is clamped at a predetermined pedestal level. .
これにより、ビデオ信号Ｓｖにのみダイナミックレンジ
を割り当てることができ、また、ビデオ信号Ｓｖと、同
期信号ＳＣ１バースト信号ＢＳＴとの間でペデスタルレ
ベルに段差を生ずることがない。Thereby, a dynamic range can be assigned only to the video signal Sv, and there is no difference in pedestal level between the video signal Sv and the synchronizing signal SC1 burst signal BST.
以下、この発明の一実施例について第１図を参照して説
明する。この実施例は、ＭＵＳＥ信号の記録／再生装置
の記録側に対し、この発明を適用したものである。An embodiment of the present invention will be described below with reference to FIG. In this embodiment, the present invention is applied to the recording side of a MUSE signal recording/reproducing device.
第１図には、この発明の一実施例に係る映像信号記録回
路が示されている。FIG. 1 shows a video signal recording circuit according to an embodiment of the present invention.
第１図に於いて、入力端子ｌからのアナログのビデオ信
号Ｓｖ、例えばＭＵＳＥ信号がアンプ２に供給される。In FIG. 1, an analog video signal Sv, for example a MUSE signal, from an input terminal l is supplied to an amplifier 2.
アンプ２にて増幅されたビデオ信号Ｓｖは、Ａ／Ｄコン
バータ３に供給され、例えば８ビツトのディジタル信号
に変換される。アンプ２と関連してＡＧＣ回路４、ペデ
スタルクランプ回路５が設けられている。即ち、ＡＧＣ
回路４では、ビデオ信号Ｓｖが一定利得となるようにさ
れる。また、ペデスタルクランプ回路５は、いわゆるフ
ィードバッククランプであり、ビデオ信号Ｓｖのペデス
タルレベルを、図示せぬ基準電圧と比較して誤差電圧を
アンプ２の入力端にフィードバックし、ビデオ信号Ｓｖ
のペデスタルレベルを所定のレベルにクランプするよう
にしている。The video signal Sv amplified by the amplifier 2 is supplied to the A/D converter 3 and converted into, for example, an 8-bit digital signal. An AGC circuit 4 and a pedestal clamp circuit 5 are provided in association with the amplifier 2. That is, A.G.C.
In the circuit 4, the video signal Sv is made to have a constant gain. The pedestal clamp circuit 5 is a so-called feedback clamp, which compares the pedestal level of the video signal Sv with a reference voltage (not shown), feeds back the error voltage to the input terminal of the amplifier 2, and
The pedestal level is clamped to a predetermined level.
Ａ／Ｄコンバータ３からのディジタルビデオ信号ＳＶＤ
は、メモリ６及びラッチ７に供給される。Digital video signal SVD from A/D converter 3
is supplied to memory 6 and latch 7.
上述のディジタルビデオ信号ＳＶＤは、メモリ６にて時
間軸圧縮される。この時間軸圧縮により、ディジタルビ
デオ信号ＳＶＤ間に水平ブランキング期間Ｔｂ、即ち、
データ欠如期間が形成される。時間軸圧縮されたディジ
タルビデオ信号ＳｖＤは、スイッチ８の一方の入力端子
８ａに供給される。The digital video signal SVD mentioned above is time-base compressed in the memory 6. Due to this time axis compression, a horizontal blanking period Tb between digital video signals SVD, that is,
A data missing period is formed. The time-base compressed digital video signal SvD is supplied to one input terminal 8a of the switch 8.
一方、端子９に供給されるサンプリングパルスＰＳは、
入力されるビデオ信号Ｓｖの０％レベル時に立上がるク
ロックであり、このサンプリングパルスＰＳは、ラッチ
７に供給される。尚、ＭＵＳＥ信号の場合には、水平ブ
ランキング期間Ｔｂ内に、ビデオ信号Ｓｖの０％レベル
がないため、フレームパルスの後の部分を用いる。この
部分には０％レベルが約１μｓｅｃある。On the other hand, the sampling pulse PS supplied to the terminal 9 is
This is a clock that rises when the input video signal Sv is at 0% level, and this sampling pulse PS is supplied to the latch 7. In the case of the MUSE signal, since there is no 0% level of the video signal Sv within the horizontal blanking period Tb, the portion after the frame pulse is used. This part has a 0% level for about 1 μsec.
サンプリングパルスＰＳがラッチ７に供給されると、ラ
ッチ７は、その時点のディジタルビデオ信号ＳＶＤにお
けるディジタルデータを保持する。When the sampling pulse PS is supplied to the latch 7, the latch 7 holds the digital data in the digital video signal SVD at that time.
ラッチされたディジタルデータは、上述したようにビデ
オ信号Ｓｖの０％レベルを表すもので、これにより、ペ
デスタルレベルが検出される。このペデスタルレベルの
出力がスイッチ８の他方の入力端子８ｂに供給される。The latched digital data represents the 0% level of the video signal Sv, as described above, and the pedestal level is thereby detected. This pedestal level output is supplied to the other input terminal 8b of the switch 8.
このスイッチ８によってデータ欠如期間がペデスタルレ
ベルに置き換えられる。This switch 8 replaces the data missing period with the pedestal level.
水平ブランキング期間Ｔｂに同期した制御信号）ＩＢＬ
Ｋが、端子１０を介してスイッチ８に供給され、このス
イッチ８を制御する。また、それと共に、上述の制御信
号ＨＢＬにが同期、バースト発生回路１１に供給される
。制御信号ｔｌＢＬＫにより、水平ブランキング期間Ｔ
ｂでは、入力端子８ｂ及び出力端子８ｃが接続され、ラ
ッチ７からの８ビツトのディジタルデータが加算回路１
２に供給される。(control signal synchronized with horizontal blanking period Tb) IBL
K is supplied via terminal 10 to switch 8 to control it. At the same time, the above-mentioned control signal HBL is supplied to the synchronization and burst generation circuit 11. The horizontal blanking period T is controlled by the control signal tlBLK.
b, the input terminal 8b and the output terminal 8c are connected, and the 8-bit digital data from the latch 7 is sent to the adder circuit 1.
2.
また、水平ブランキング期間Ｔｂ以外では、上述の制御
信号ＨＢＬＫによって、スイッチ８が再び切り替えられ
て、スイッチ８の入力端子８ａ、出力端子８Ｃが接続さ
れる。そして時間軸圧縮されたディジタルビデオ信号Ｓ
ｖＤがスイッチ８、加算回路１２を経て、Ｄ／Ａコンバ
ータ１３に供給され、量子化数９ビツトでアナログ化さ
れ端子１４に出力される。Furthermore, during periods other than the horizontal blanking period Tb, the switch 8 is switched again by the above-mentioned control signal HBLK, and the input terminal 8a and the output terminal 8C of the switch 8 are connected. and time-base compressed digital video signal S
vD is supplied to a D/A converter 13 via a switch 8 and an adder circuit 12, converted into an analog signal with a quantization number of 9 bits, and outputted to a terminal 14.
一方、同期、バースト発生回路１１では、上述の制御信
号ＨＢＬＫに従って、負極性の同期信号ＳＣ及びバース
ト信号ＢＳＴを形成して、加算回路１２に供給する。ペ
デスタルレベルのディジタルデータには、加算回路１２
にて同期信号ＳＣ及びバースト信号ＢＳＴが加算される
。On the other hand, the synchronization/burst generation circuit 11 forms a negative polarity synchronization signal SC and a burst signal BST according to the above-mentioned control signal HBLK, and supplies them to the addition circuit 12. An adder circuit 12 is used for digital data at the pedestal level.
The synchronizing signal SC and the burst signal BST are added together.
前述したように、ラッチ７から供給されるディジタルデ
ータは、ビデオ信号Ｓｖの０％レベルを表しており、こ
のディジタルデータがペデスタルレベルとされる。この
ペデスタルレベルに同期信号ＳＣ及びバースト信号ＢＳ
Ｔが加算される。As described above, the digital data supplied from the latch 7 represents the 0% level of the video signal Sv, and this digital data is taken as the pedestal level. Synchronization signal SC and burst signal BS are applied to this pedestal level.
T is added.
ディジタルビデオ信号ＳＶＤ 、同期信号ＳＣ、バース
ト信号ＢＳＴはＤ／Ａコンバータ１３に於いて量子化数
９ビツトでアナログ化され、これにより、記録信号が得
られ、端子１４に出力される。端子１４からは図示せぬ
も、ＦＭ変調回路に供給される。The digital video signal SVD, synchronization signal SC, and burst signal BST are converted into analog signals with a quantization number of 9 bits in a D/A converter 13, thereby obtaining a recording signal and outputting it to a terminal 14. Although not shown, the signal is supplied from the terminal 14 to an FM modulation circuit.
尚、この発明では、ＭＵＳＢ信号を例に説明しているが
、これに限定されるものではなく、他の信号に対し、同
期信号ＳＣ、バースト信号ＢＳＴを挿入することもでき
るものである。Although the present invention has been described using the MUSB signal as an example, the present invention is not limited to this, and the synchronization signal SC and burst signal BST can also be inserted into other signals.
この発明によれば、映像信号記録回路に於いて、ディジ
タルビデオ信号を時間軸圧縮してデータ欠如期間を形成
すると共に、ディジタルビデオ信号のペデスタルレベル
を検出し、データ欠如期間をペデスタルレベルに置換え
、ディジタルビデオ信号のデータ欠如期間に同期信号を
付加することにより、ビデオ信号にのみダイナミックレ
ンジを割り当てることゐ（できるという効果がある。こ
れにより、Ｓ／Ｎの低下が防止できるという効果がある
。According to the present invention, in the video signal recording circuit, the digital video signal is time-base compressed to form a data missing period, the pedestal level of the digital video signal is detected, and the data missing period is replaced with the pedestal level. By adding a synchronization signal to a data-deficient period of a digital video signal, it is possible to allocate a dynamic range only to the video signal. This has the effect of preventing a drop in S/N.
また、ビデオ信号に対し、同期信号及びバースト信号の
夫々のペデスタルレベルを所定のレベルにクランプでき
、Ａ／Ｄ変換前にペデスタル変動があってもビデオ信号
、同期信号及びバースト信号との間でペデスタルレベル
に段差を生ずることがないという効果がある。これによ
り、同期信号の検出レベルが変化せず、精度が向上する
という効果がある。Furthermore, the pedestal level of each of the synchronization signal and burst signal can be clamped to a predetermined level for the video signal, and even if there is pedestal fluctuation before A/D conversion, the pedestal level between the video signal, synchronization signal, and burst signal can be clamped to a predetermined level. This has the effect that there are no differences in level. This has the effect that the detection level of the synchronization signal does not change and accuracy is improved.
第１図はこの発明の一実施例を示すブロック図、第２図
は夫々ＭＵＳＥ信号の波形図、第３図乃至第５図は夫々
従来例のブロック図である。
図面に於ける主要な符号の説明
６．３６．４３：メモリ、７：ラッチ、８．４４：スイ
ッチ、７．１２：加算回路、２１：時間軸圧縮回路、Ｓ
ＶＤ ：ディジタルビデオ信号、Ｔｂ：水平ブランキン
グ期間、ＳＣ：同期信号。
代理人 弁理士 杉 浦 正
知
第４図
従郭ｌ・ｊ
第５図
従幻Ｐｉ
第２図FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a waveform diagram of a MUSE signal, and FIGS. 3 to 5 are block diagrams of conventional examples. Explanation of main symbols in the drawings 6.36.43: Memory, 7: Latch, 8.44: Switch, 7.12: Addition circuit, 21: Time axis compression circuit, S
VD: digital video signal, Tb: horizontal blanking period, SC: synchronization signal. Agent Patent Attorney Masato Sugiura Figure 4 Juguo l/j Figure 5 Jugen Pi Figure 2
Claims (1)
る手段と、 上記メモリの出力信号の時間軸圧縮で得られたデータ欠
如期間を、上記ペデスタルレベルに置換えるスイッチン
グ手段と、 上記スイッチング手段の出力に対して同期信号を付加す
る加算手段とからなる映像信号記録回路。[Scope of Claims] A memory for time-base compressing a digital video signal; means for detecting a pedestal level of the digital video signal; A video signal recording circuit comprising switching means for replacing the level with a level, and addition means for adding a synchronizing signal to the output of the switching means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272297A JP2805772B2 (en) | 1988-10-28 | 1988-10-28 | Video signal recording circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272297A JP2805772B2 (en) | 1988-10-28 | 1988-10-28 | Video signal recording circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119468A true JPH02119468A (en) | 1990-05-07 |
| JP2805772B2 JP2805772B2 (en) | 1998-09-30 |
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ID=17511905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272297A Expired - Fee Related JP2805772B2 (en) | 1988-10-28 | 1988-10-28 | Video signal recording circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805772B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0630299A (en) * | 1992-07-07 | 1994-02-04 | Fujitsu General Ltd | Pedestal level adding device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141871A (en) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | Picture recording and reproducing device |
| JPS62176380A (en) * | 1986-01-30 | 1987-08-03 | Mitsubishi Electric Corp | Digital recording and reproducing device for color picture |
-
1988
- 1988-10-28 JP JP63272297A patent/JP2805772B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141871A (en) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | Picture recording and reproducing device |
| JPS62176380A (en) * | 1986-01-30 | 1987-08-03 | Mitsubishi Electric Corp | Digital recording and reproducing device for color picture |
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|---|---|---|---|---|
| JPH0630299A (en) * | 1992-07-07 | 1994-02-04 | Fujitsu General Ltd | Pedestal level adding device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2805772B2 (en) | 1998-09-30 |
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