JPH01307260A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH01307260A JPH01307260A JP63137821A JP13782188A JPH01307260A JP H01307260 A JPH01307260 A JP H01307260A JP 63137821 A JP63137821 A JP 63137821A JP 13782188 A JP13782188 A JP 13782188A JP H01307260 A JPH01307260 A JP H01307260A
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- JP
- Japan
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- memory cell
- trench
- capacitor
- electrode
- semiconductor memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 230000015654 memory Effects 0.000 claims abstract description 21
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリセルに関するものであり、特にダ
イナミックアクセスメモリ（以下ＤＲＡＭと称する）に
用いられる半導体メモリセルに関するものである。
イナミックアクセスメモリ（以下ＤＲＡＭと称する）に
用いられる半導体メモリセルに関するものである。
従来の技術
従来の半導体メモリセルとしては、メモリセル毎に２１
個の溝を掘り、そこにキャパシタ部を形成することによ
り、キャパシタ部の占有面積を減小させ、メモリセルの
微細化をはかっていた。
個の溝を掘り、そこにキャパシタ部を形成することによ
り、キャパシタ部の占有面積を減小させ、メモリセルの
微細化をはかっていた。
例えば、第５図に示すような構成では、ｐ形半導体基板
２１に溝２７を掘り、溝内にキャパシタ絶縁膜３０とセ
ルプレート２９を積層し、溝の側面及び底面をキャパシ
タ部を形成している。２２はトランジスタ領域、２９は
素子分離領域である。
２１に溝２７を掘り、溝内にキャパシタ絶縁膜３０とセ
ルプレート２９を積層し、溝の側面及び底面をキャパシ
タ部を形成している。２２はトランジスタ領域、２９は
素子分離領域である。
発明が解決しようとする課題
しかしながら、上記のような構成では、電界効果トラン
ジスタと溝に形成された電荷蓄積キャパシタ、それに隣
接する素子分離領域がメモリセル毎に平面領域に形成す
るために、さらなるメモリセルの微細化が困難であった
。
ジスタと溝に形成された電荷蓄積キャパシタ、それに隣
接する素子分離領域がメモリセル毎に平面領域に形成す
るために、さらなるメモリセルの微細化が困難であった
。
本発明は、このような点に鑑み、従来のメモリセルと比
較して、より微細化が可能な構成の半導体メモリセルを
提供することを目的とする。
較して、より微細化が可能な構成の半導体メモリセルを
提供することを目的とする。
課題を解決するための手段
本発明の半導体メモリセルは、上記課題を解決するため
に、半導体基板にワード線を完全に埋め込むことのでき
る複数の溝を形成し、前記溝に沿って配置されるメモリ
セル領域において、前記溝の下部に形成された電界効果
トランジスタと、前記溝の上部に形成された電荷蓄積用
キャパシタとを含み、前記トランジスタのドレイン領域
は前記溝の底面部に形成され、前記トランジスタのソー
ス領域は前記キャパシタの一方の電極に接続され、前記
キャパシタの他方の電極はビット線に接続された構成を
有している。
に、半導体基板にワード線を完全に埋め込むことのでき
る複数の溝を形成し、前記溝に沿って配置されるメモリ
セル領域において、前記溝の下部に形成された電界効果
トランジスタと、前記溝の上部に形成された電荷蓄積用
キャパシタとを含み、前記トランジスタのドレイン領域
は前記溝の底面部に形成され、前記トランジスタのソー
ス領域は前記キャパシタの一方の電極に接続され、前記
キャパシタの他方の電極はビット線に接続された構成を
有している。
作用
本発明は上記のような構成により、電界効果トランジス
タと電荷蓄積用キャパシタとを溝の中に縦型に形成され
た構造を有したメモリセルが得られるので、メモリセル
の占有面積を小さくすることができ、このメモリセルを
用いたさらに大容量のＤＲＡＭの実現を可能にする。
タと電荷蓄積用キャパシタとを溝の中に縦型に形成され
た構造を有したメモリセルが得られるので、メモリセル
の占有面積を小さくすることができ、このメモリセルを
用いたさらに大容量のＤＲＡＭの実現を可能にする。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第１図〜第３図は本発明の実施例における半導体メモリ
セルの構造を示すものである。第１図はメモリセルの平
面図、第２図は第１図のＡ−Ａ゛線に沿った断面図、第
３図は第１図のＢ−Ｂ’締に沿った断面図である。また
、第４図はこの一メモリセル１個の等価回路図である。
セルの構造を示すものである。第１図はメモリセルの平
面図、第２図は第１図のＡ−Ａ゛線に沿った断面図、第
３図は第１図のＢ−Ｂ’締に沿った断面図である。また
、第４図はこの一メモリセル１個の等価回路図である。
ｐ型Ｓｉ基板１にワード線７が完全に埋め込むことので
きる第１図に示すような溝２を異方性エツチングにより
形成する。この溝２の底面部にｐｏＩｙＳｉ３を堆積し
、気相拡散技術を用いてリンのドーピングを行なうと、
高濃度ｎ＋＋散層ドレイン４が形成される。このｐｏｌ
ｙ Ｓ ｉ ３と、ｎ中波散層ドレイン４は溝の底面全
面に形成されメモリアレイの端まで接続されているので
、外部よりドレイン４に任意のバイアスを印加できる。
きる第１図に示すような溝２を異方性エツチングにより
形成する。この溝２の底面部にｐｏＩｙＳｉ３を堆積し
、気相拡散技術を用いてリンのドーピングを行なうと、
高濃度ｎ＋＋散層ドレイン４が形成される。このｐｏｌ
ｙ Ｓ ｉ ３と、ｎ中波散層ドレイン４は溝の底面全
面に形成されメモリアレイの端まで接続されているので
、外部よりドレイン４に任意のバイアスを印加できる。
次に熱酸化によって、酸化膜５とゲート酸化膜６とを形
成しｐｏｌｙｓｉを充填しワード線７を形成する。次に
溝２の中及びＳｉ基板１の上方にＣＶＤ等で酸化膜を厚
く堆積させた後に異方性エツチングにより、トレンチ９
を第１図に示すような位置にまた第２図に示すような深
さまで掘る。この行程の後に酸化膜５゛及び分離酸化膜
８が形成される。
成しｐｏｌｙｓｉを充填しワード線７を形成する。次に
溝２の中及びＳｉ基板１の上方にＣＶＤ等で酸化膜を厚
く堆積させた後に異方性エツチングにより、トレンチ９
を第１図に示すような位置にまた第２図に示すような深
さまで掘る。この行程の後に酸化膜５゛及び分離酸化膜
８が形成される。
次に第１図〜第３図に示すようにトレンチ９の底面、側
面及びその開口部の周辺にｐｏｔｙｓｔのキャパシタ電
極１０を形成し、リンのドーピングを行なうことによっ
てトレンチ９の下方側面部に高濃度ｎ＋型型数散層ソー
ス１が形成される。さらに熱酸化を行ないキャパシタ酸
化膜１２を形成し、トレンチ９を充填し覆うようにして
ｐｏｌｙｓｉを堆積させキャパシタのもう１つの電極で
もあるビット線１３を形成する。このように、１１をソ
ース、４をドレイン、７をゲート、そして６をゲート酸
化膜として縦型のＭＯＳ トランジスタ１４が形成され
、また１０と１３をキャパシタ電極として１２をキャパ
シタ酸化膜としてＭ ＯＳ トランジスタの上方に電荷
蓄積用キャパシタ１５が形成されていて、さらにＭＯＳ
トランジスタ１４のソース１１とキャパシタ１５の１つ
の電極１０が接続されている。
面及びその開口部の周辺にｐｏｔｙｓｔのキャパシタ電
極１０を形成し、リンのドーピングを行なうことによっ
てトレンチ９の下方側面部に高濃度ｎ＋型型数散層ソー
ス１が形成される。さらに熱酸化を行ないキャパシタ酸
化膜１２を形成し、トレンチ９を充填し覆うようにして
ｐｏｌｙｓｉを堆積させキャパシタのもう１つの電極で
もあるビット線１３を形成する。このように、１１をソ
ース、４をドレイン、７をゲート、そして６をゲート酸
化膜として縦型のＭＯＳ トランジスタ１４が形成され
、また１０と１３をキャパシタ電極として１２をキャパ
シタ酸化膜としてＭ ＯＳ トランジスタの上方に電荷
蓄積用キャパシタ１５が形成されていて、さらにＭＯＳ
トランジスタ１４のソース１１とキャパシタ１５の１つ
の電極１０が接続されている。
発明の詳細
な説明してきたように、本発明によれば、ワード線が完
全に埋め込まれるように掘られた溝に沿って配置された
メモリセル領域において、溝の下部に電界効果トランジ
スタ、溝の上部に電界効果キャパシタを縦方向に形成す
ることによって、極めて占有面積を小さくできて、高密
度化が可能な構造のメモリセルを得ることができ、その
実用的効果は極めて大きい。
全に埋め込まれるように掘られた溝に沿って配置された
メモリセル領域において、溝の下部に電界効果トランジ
スタ、溝の上部に電界効果キャパシタを縦方向に形成す
ることによって、極めて占有面積を小さくできて、高密
度化が可能な構造のメモリセルを得ることができ、その
実用的効果は極めて大きい。
第１図は本発明の実施例の半導体メモリセルの平面図、
第２図は第１図のＡ−Ａ’線に沿った断面図、第３図は
第１図のＢ−Ｂ’線に沿った断面図、第４図はこのメモ
リセル１個の等価回路図である。第５図は従来の半導体
メモリセルの断面図である。 １・・・・・・ｐ型Ｓｉ基板、２・・・・・・溝、４・
・・・・・ドレイン、７・・・・・・ワード線、１０・
・・・・・キャパシタノード、１１・・・・・・ソース
、１３・・・・・・ビット線、１４・・・・・・トラン
ジスタ領域、１５・・・・・・キャパシタ領域。 代理人の氏名 弁理士 中尾敏男 ほか１名２−ｊ！ ７− ワー）：謙 ９−ｈしり＋ １０″−キャパシタノード ｌ３−−−ピ・フト鑞 萬１図 １− Ｐ 里 ５１ る 狂 ３ −− ７’ｔ４ ’ｌ ＰｏＩＶ Ｓｉ４ −
−− ド し イ ソ ５．５°−飲化服 ６ −−− づ２ − ト 赦 化 膿８−
÷寵酸化吸 １１ −−− ソ − ズ １２− 千７パシタ酸化職 １４〜 トフンジスタ領域 第３図
第２図は第１図のＡ−Ａ’線に沿った断面図、第３図は
第１図のＢ−Ｂ’線に沿った断面図、第４図はこのメモ
リセル１個の等価回路図である。第５図は従来の半導体
メモリセルの断面図である。 １・・・・・・ｐ型Ｓｉ基板、２・・・・・・溝、４・
・・・・・ドレイン、７・・・・・・ワード線、１０・
・・・・・キャパシタノード、１１・・・・・・ソース
、１３・・・・・・ビット線、１４・・・・・・トラン
ジスタ領域、１５・・・・・・キャパシタ領域。 代理人の氏名 弁理士 中尾敏男 ほか１名２−ｊ！ ７− ワー）：謙 ９−ｈしり＋ １０″−キャパシタノード ｌ３−−−ピ・フト鑞 萬１図 １− Ｐ 里 ５１ る 狂 ３ −− ７’ｔ４ ’ｌ ＰｏＩＶ Ｓｉ４ −
−− ド し イ ソ ５．５°−飲化服 ６ −−− づ２ − ト 赦 化 膿８−
÷寵酸化吸 １１ −−− ソ − ズ １２− 千７パシタ酸化職 １４〜 トフンジスタ領域 第３図
Claims (5)
- （１）半導体基板にワード線を完全に埋め込むことので
きる複数の溝を形成し、前記溝に沿って前記溝の中に配
置されるメモリセル領域において、前記溝の下部に形成
された電界効果トランジスタと、前記溝の上部に形成さ
れた電荷蓄積用キャパシタとを含み、前記トランジスタ
のドレイン領域は前記溝の底面部に形成され、前記トラ
ンジスタのソース領域は前記キャパシタの一方の電極に
接続され、前記キャパシタの他方の電極はビット線に接
続されていることを特徴とする半導体メモリセル。 - （２）電界効果トランジスタのドレイン領域として、溝
の底面部すべてに形成した基板と逆導電型の高濃度拡散
層の一部を用いるかあるいは、溝の底面部のすべてまた
は一部に、基板と逆導電型にドープされた導体を接触さ
せ形成した高濃度拡散層の一部を用いることを特徴とす
る特許請求の範囲第１項記載の半導体メモリセル。 - （３）ドープされた導体として、ドープされた多結晶Ｓ
ｉを用いることを特徴とする特許請求の範囲第２項記載
の半導体メモリセル。 - （４）メモリセルの素子分離領域として、溝の上部に少
なくとも厚い絶縁膜を形成して用いるかあるいは溝の上
部に少なくとも基板と同一導電型の高濃度拡散層を形成
して用いることを特徴とする特許請求の範囲第１項記載
の半導体メモリセル。 - （５）電界効果トランジスタのソース領域として、溝の
側面部基板に基板と逆導電型の高濃度拡散層を形成して
用い、電荷蓄積用キャパシタとして、前記溝の側面部に
前記拡散層に接触するように形成した導体のセルノード
電極と前記導体に絶縁膜及び導体のセルプレート電極と
を積層して用い、前記セルプレートが同時にビット線に
なることを特徴とする特許請求の範囲第１項記載の半導
体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137821A JPH01307260A (ja) | 1988-06-03 | 1988-06-03 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137821A JPH01307260A (ja) | 1988-06-03 | 1988-06-03 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307260A true JPH01307260A (ja) | 1989-12-12 |
Family
ID=15207635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63137821A Pending JPH01307260A (ja) | 1988-06-03 | 1988-06-03 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307260A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281837A (en) * | 1990-05-28 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cross-point DRAM cell structure |
| US5396093A (en) * | 1994-02-14 | 1995-03-07 | Industrial Technology Research Institute | Vertical DRAM cross point memory cell and fabrication method |
| US5504357A (en) * | 1991-09-26 | 1996-04-02 | Hyundai Electronics Industries, Co., Ltd. | Dynamic random access memory having a vertical transistor |
| CN102339851A (zh) * | 2010-07-15 | 2012-02-01 | 科轩微电子股份有限公司 | 具有沟槽底部多晶硅结构的功率半导体及其制造方法 |
-
1988
- 1988-06-03 JP JP63137821A patent/JPH01307260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281837A (en) * | 1990-05-28 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cross-point DRAM cell structure |
| US5504357A (en) * | 1991-09-26 | 1996-04-02 | Hyundai Electronics Industries, Co., Ltd. | Dynamic random access memory having a vertical transistor |
| US5396093A (en) * | 1994-02-14 | 1995-03-07 | Industrial Technology Research Institute | Vertical DRAM cross point memory cell and fabrication method |
| CN102339851A (zh) * | 2010-07-15 | 2012-02-01 | 科轩微电子股份有限公司 | 具有沟槽底部多晶硅结构的功率半导体及其制造方法 |
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