JPH01283880A - 不揮発性記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性記憶素子、さらにはＥＥＰＲＯＭ　
（電気的に消去および書込可能な読出専用メモリー）に
適用して有効な技術に関するもので、例えばフラッシュ
（−括消去型）ＥＥＰＲＯＭに利用して有効な技術に関
するものである。

［従来の技術］ 従来のこの種の不揮発性記憶素子としては、例えば第６
図に示すようなフローティングゲート型の記憶素子があ
る（日経マグロウヒル社刊行「日経エレクトロニクス１
９８８年４月４日号　Ｎｏ。

４４４Ｊ　１５１〜１５７頁参照）。

第６図に示す不揮発性記憶素子は１トランジスタ／ビツ
ト構成のフラッシュＥＥＰＲＯＭ用として構成されたも
のであって、半導体基板１上に第１のゲート絶縁ｌｌＩ
４を隔てて設けられたフローティングゲート電極５と、
このフローティングゲート電極５上に第２のゲート絶縁
膜６を隔てて設けられたコントロールゲート電極７と、
上記フローティングゲート電極５の下で互いに離間され
、かつ上記フローティングゲート電極５と部分的な重な
りをもって形成されたソース領域１０およびドレイン領
域１１を有する。

書き込みはドレイン領域１１の端で発生するホット・エ
レクトロンをフローティングゲート電極へ注入すること
により行われる。消去はフローティングゲート電極５に
蓄積されたエレクトロンをソース領域１０ヘトンネル放
出させることにより行われる。この種の不揮発性記憶素
子は、２層の多結晶Ｓｉセルによって構成することがで
きるため、その構造プロセスが比較的簡単であるという
利点がある。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。

すなわち、記憶素子間での消去特性のバラツキが大きい
、繰り返し書き換え可能な回数が比較的少ないことによ
り、信頼性に劣るところがある。

といった問題があった。

消去特性は、フローティングゲート電極５の形状とくに
その端部５Ｅでの形状に大きく依存する。

消去時にフローティングゲート電極５とソース領域ｌＯ
の間に印加される電界はｌｏ”Ｖ／ｍ以上にもなるが、
その強度分布は一様ではなく、いわゆるエツジ効果によ
って、ゲート電極５の端部５Ｅに偏って集中する傾向が
ある。このため、ゲート電極５のわずかな形状のバラツ
キが消去特性に大きなバラツキをもたらす。

また、消去時の印加電界が特定箇所に偏って集中すると
、その集中箇所にて絶縁膜の破壊あるいは劣化が生じや
すくなる。このため、消去電圧の印加回数すなわち書き
換え繰り返し回数が制限される。

本発明の目的は、比較的簡単な製造プロセスで得られる
構造でもって、記憶素子間での消去特性のバラツキを小
さくするとともに、繰り返し書き換え可能な回数を多く
して信頼性の高い不揮発性記憶素子を可能にする、とい
う技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、消去電圧の印加時にソース領域とフローティ
ングゲート電極の端部との間に生じる電界を緩和させる
電界緩衝手段を備える、というものである。

［作用］ 上記した手段によれば、消去時の印加電界がフローティ
ングゲート電極の端部に集中することが回避されるとと
もに、エレクトロンのトンネル放出がゲート電極の端部
から離れた平坦部分で行われるようになる。

これにより、比較的簡単な製造プロセスで得られる構造
でもって、記憶素子間での消去特性のバラツキを小さく
するとともに、繰り返し書き換え可能な回数を多くして
信頼性の高い不揮発性記憶素子を可能にする、という目
的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は本発明の第１の実施例による不揮発性記憶素子
の概略構成を示す。

同図に示す不揮発性記憶素子はフラッシュＥＥＰＲＯＭ
の記憶セルをなすものであって、半導体基板１上に第１
のゲート絶縁膜４を隔てて設けられたフローティングゲ
ート電極５と、このフローティングゲート電極５上に第
２のゲート絶縁膜６を隔てて設けられたコントロールゲ
ート電極７と、上記フローティングゲート電極５の下で
互いに離間され、かつ上記フローティングゲート電極５
と部分的な重なりをもって形成されたソース領域１０お
よびドレイン領域１１を有する。

第１図において、半導体基板１は、低濃度のｐ導電性付
与不純物がドープされたｐ−型Ｓｉ半導体基板である。

その表面部には、フィールド絶縁膜２とその下部のチャ
ンネルストッパー３とによって分離されたアクティブ領
域が形成され、このアクティブ領域にて上記不揮発性記
憶素子が形成されている。

第１のゲート絶縁膜４は１０ｎｍ程度の厚さの酸化シリ
コンによって形成されている６フローテイングゲート電
極５とコントロールゲート電極７はそれぞれ多結晶Ｓｉ
を用いて形成されている。画電極５と７は第２のゲート
！１！蒜膜６を介して上下に互いに重なり合っている。

画電極５．７の周囲にはＳｉ酸化膜８が形成されている
。

ソース領域１０は、ｎ導電性付与不純物が高濃度にドー
プされたｎ１型拡散層によって形成されている。このソ
ース領域１０をなすｎ＋型型数散層０．３μｍ程度の深
さに形成され、その下には０．５μｍ程度の深さのｎ型
拡散層９が形成されている。

ドレイン領域１１は、ｎ導電性付与不純物が高濃度にト
ープされたｎ＋型型数散層よって形成されている。

そのほか、１２はＰＳＧ　（フォスフォ・シリケート・
ガラス）などによるＩ＋り＃）膜、１３はアルミニウム
などによる配線を示す。

以上までが電気的に消去可能な不揮発性記憶素子の基本
的な構成である。

ここで、第１図に示した実施例では、上述した構成に加
えて、フローティングゲート電極５の端部５Ｅを鈍角形
成している。

フローティングゲート電極５の端部５Ｅを第１図に示す
ような鈍角に形成すると、電界が集中しやすいエツジ部
がゲート電極５からなくなるとともに、そのゲート電極
５の端部５Ｅの下にて第１のゲート絶縁膜４の厚みが部
分的に増す構造が得られる。

これにより、消去時の印加電界がゲート電極５の端部５
Ｅに偏って集中する傾向が是正されて、ゲート電極５の
形状による消去特性への影響が大幅に軽減されるように
なる。これによって、消去特性のバラツキが小さくなる
。これとともに、絶縁膜の破壊あるいは劣化を生じさせ
る電界の集中が緩和されるため、消去電圧の印加回数す
なわち書き換え繰り返し回数を多くすることができるよ
うになる。

以上のように、第１図に示した実施例の不揮発性記憶素
子では、フローティングゲート電極５の端部５Ｅを鈍角
に形成することによって、消去電圧の印加時に上記ソー
ス領域１０と上記フローティングゲート電極５の端部５
Ｅとの間に生じる電界を緩和させる電界緩衝手段が構成
されている。

このような電界緩衝手段を備えたことにより。

消去時の印加電界がフローティングゲート電極５の端部
５Ｅに集中することを回避するとともに、エレクトロン
のトンネル放出をゲート電極５の端部５Ｅから離れた平
坦部分で行わせることができるようになる。この結果、
比較的簡単な製造プロセスで得られる構造でもって、記
憶素子間での消去特性のバラツキを小さくするとともに
、繰り返し書き換え可能な回数を多くすることができる
ようになって、フラッシュＥＥＦＲＯＭを構成するのに
適した信頼性の高い不揮発性記憶素子が得られるように
なる。

第２図は本発明の第２の実施例による不揮発性記憶素子
の概略構成を示す。

上述した第１の実施例との相違点について説明すると、
同図に示す第２の実施例による不揮発性記憶素子では、
フローティングゲート電ｗＡ５の端部５Ｅの下のソース
領域１０の表面付近に低濃度領域１５を選択的に形成す
ることによって、消去電圧の印加時にソース領域１０と
フローティングゲート電極５の端部５Ｅとの間に生じる
電界を緩和させる電界緩衝手段が形成されている。

この低濃度領域１５は、ソース領域１０内での導電性付
与不純物のドープ量を部分的に少なくするか、あるいは
ソース領域１０の中にｐ導電性付与不純物を０．１５μ
ｍ程度の深さで選択的にイオン打止みすることによって
形成される。

上述のような低濃度領域１５を設けると、消去時の印加
電界によって、フローティングゲート電極５の端部５Ｅ
の下の低濃度領域１５に部・公的に大きな空乏層の拡が
りが生じるようになる。この空乏層の拡がりによって、
フローティングゲート電極５の端部５Ｅ付近に電界が集
中する傾向が是正されるようになる。これにより、上述
した第１の実施例の場合と同様に、比較的簡単なＩｌ造
プロセスで得られる構造でもって、記憶素子間での消去
特性のバラツキを小さくするとともに、繰り返し書き換
え可能な回数を多くすることができるようになる。

第３図は本発明の第３の実施例による不揮発性記憶素子
の概略構成を示す。

同図に示す第２の実施例による不揮発性記憶素子では、
フローティングゲート電極５の端部５Ｅの下の絶縁膜４
を選択的に厚く形成することによって、消去電圧の印加
時にソース領域１０とフローティングゲート電極５の端
部５Ｅとの間に生じる電界を緩和させる電界緩衝手段が
形成されている。

第１図に示した実施例では、フローティングゲート電極
５の端部５Ｅを鈍角に形成することにともなって、その
端部５Ｅの下の絶縁膜４の厚みが部分的に増すようにな
っていたが、この第３図に示す実施例では、ゲート電極
５の形状には特別な工程上の操作を加えずに、第１のゲ
ート絶縁膜４の厚さだけを変化させることにより、上述
した第１および第２の実施例の場合と同様の効果を得る
ようにしている。

第４図は、第１図に示した不揮発性記憶素子を形成する
製造プロセスの要部を工程順（Ａ−Ｅ）に示す。

先ず、（Ａ）に示すように、半導体基板１にフィールド
絶縁膜２を形成してから、このフィールド絶縁膜２で囲
まれた中にて、Ｓｉ酸化膜による第１のゲート絶縁膜４
．多結晶Ｓｉによるフローティングゲート電極５．８ｉ
酸化膜による第２のゲート絶縁膜６、多結Ｓｉによるコ
ントロールゲート電極７を形成する。

次に、（Ｂ）に示すように、ソース領域９となる部分に
ｎ型拡散層を選択的に形成する。このｎ型拡散層は、０
．５〜０．６μｒｎの深さに形成される。その形成は、
全面を酸化して１０ｎｍ程度の厚さの酸化１１ｆｉ８を
形成し、この酸化膜８の上からリンを５０ＫｅＶで１〜
５Ｘ１０”／Ｊに選択的にイオン打ち込みした後、１０
００℃で１時間程度のアニール処理を行う。

続いて、（Ｃ）に示すように、ソース領域およびドレイ
ン領域となる部分にＡｓを６０ＫｅＶで５　ｘ　１０１
ｓ〜ｌ　ｘ　ｌ　Ｏ”／ａ＃ニｉｔｌ択的ニイオン打ち
込みする。

この後、（Ｄ）に示すように、イオン打ち込みされたＡ
ｓを熱処理して　ｎ　）型拡散層によるソース領域１０
とドレイン領域１１を形成する。このソース領域１０お
よびドレイン領域１１の形成に際しては、酸化膜の全面
エツチングによってゲート絶縁膜中のＡｓを除去した後
、９００〜１０００℃のドライ雰囲気中で半導体基板上
に１０〜１５ｎｍの酸化膜を形成させる。このとき、Ａ
ｓが高濃度にドープされたソース領域１０では増速酸化
が起こり、５０〜１１００ｎの酸化膜が形成される。そ
の結果、端部５Ｅの下のゲート絶縁膜４も厚くなり、グ
ー１〜ｆｌ！極５の端部５Ｅが鈍角に丸められる。

以上のようなプロセスを経ることにより、（Ｅ、）に示
すように、フローティングゲート電極５の端部５Ｅが鈍
角に形成されるとともに、その端部５Ｅの下の絶縁巻く
が選択的に厚く形成された構造を有する不揮発性記憶素
子が得られる。

第５図は、第２図に示した不揮発性記憶素子を形成する
製造プロセスの要部を工程順（Ａ−Ｄ）に示す。

先ず、（Ａ）に示すように、半導体基板１上のフィール
ド絶縁膜２で囲まれたアクティブ領域にて、Ｓｉ酸化膜
による第１のゲート絶縁膜４、多結晶Ｓｉによるフロー
ティングゲート電極５．ｓｉｗＩ化膜による第２のゲー
ト絶縁膜６、多結晶Ｓｉによるコントロールゲート電極
７、酸化膜８などを形成する。さらに、ソース領域とな
る部分にｎ型拡散層を選択的に形成する。この形成方法
は、前述の第１図の不揮発性記憶素子を形成するＶＩ造
プロセスで述べたものと同様である。

次に、（Ｂ）に示すようにｎ＋型型数散層よるソース領
域１０とドレイン領域１１を形成する。

このソース領域１０およびドレイン領域１１の形成は、
Ａｓを比較的高い加速エネルギー（１５０ＫｅＶ）１’
５ＸＩＯ１ｓ〜ｌＸｌ０”／ａＪ位ニイオン打ち込みし
、この後熱処理することによって行われる。Ａｓのイオ
ン打ち込みエネルギーを高くすることにより、Ａｓは半
導体基板１の表面よりも比較的深いところに入り込む。

このため、ソース領域１０およびドレイン領域１１にお
ける不純物濃度は、半導体基板１の表面付近では比較的
低く、表面よりも下がった深いところで高くなる。

この後、（Ｃ）に示すように、フォトレジストなどによ
るマスクを用いて、フローティングゲート電極５の端部
５Ｅ付近にｐ導電性付与不純物例えばＢＦｉ、をｌ　Ｏ
”／ｃｄ程度イオン打止みすることにより、ｎ−型の低
濃度領域１５を形成する。

これ以後は、（Ｄ）に示すように、ｐｓａ　（フォスフ
ォ・シリケート・ガラス）などによる絶縁膜１２、アル
ミニウムなどによる配線１３、およびファイナル・パッ
シベーション膜（図示省略）などを形成する工程が行わ
れる。

以上のようにして、第２図に示した実施例の不揮発性記
憶素子が形成される。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、第２図に示した実施例において、フローティン
グゲート電極５の端部５Ｅの下に形成される低濃度領域
１５は、半導体基板１の表面付近での不純物濃度を選択
的に低下させることができれば、必ずしもｎ−型でなく
てもよい。また、その低濃度領域１５はソース領域１０
の表面近くに全面的に形成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるフラッシュＥＥＰＲ
ＯＭに適用した場合について説明したが、それに限定さ
れるものではなく１例えば消去が記憶素子ごとに行われ
る通常のＥＥＰＲＯＭにも適用できる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、比較的簡単な製造プロセスで得られる構造で
もって、記憶素子間での消去特性のバラツキを小さくす
るとともに、繰り返し書き換え可能な回数を多くして信
頼性の高い不揮発性記憶素子を得ることができる、とい
う効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による不揮発性記憶素子
の概要を示す図、 第２図は本発明の第２の実施例による不揮発性記憶素子
の概要を示す図、 第３図は本発明の第３の実施例による不揮発性記憶素子
の概要を示す図、 第４図（Ａ）〜（Ｅ）は第１図に示した不揮発性記憶素
子の製造プロｔスの概要を示す図、第５図（Ａ）〜（Ｄ
）は第２図に示した不揮発性記憶素子の製造プロセスの
概要を示す図、第６図は本発明に先立って検討された不
揮発性記憶素子の概要を示す図である。 １・・・・半導体基板、２・・・・フィールド酸化膜、
３・・・・チャンネルストッパー、４・・・・第１のゲ
ート絶縁膜、５・・・・フローティングゲート電極、５
Ｅ・・・・鈍角に形成されることによって電界緩衝手段
を形成する端部、６・・・・第２のゲート絶縁膜、７・
・・・コントロールゲート電極、８・・・・酸化膜、９
・・・・ｎ型拡散層、１０・・・・ソース領域、１１・
・・・ドレイン領域、１２・・・・ＰＳＧによる絶＃膜
、１３・・・・配線、１５・・・・電界緩衝手段となる
低濃度領域。 第　　１　図 第２図 第　　３　図 ３（Ｂ） 第　４　＠ （Ｃ） （Ｅ） 第　　５　図 第６図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に第１のゲート絶縁膜を隔てて設けら
   れたフローティングゲート電極と、このフローティング
   ゲート電極上に第２のゲート絶縁膜を隔てて設けられた
   コントロールゲート電極と、上記フローティングゲート
   電極の下で互いに離間され、かつ上記フローティングゲ
   ート電極と部分的な重なりをもって形成されたソース領
   域およびドレイン領域を有する電気的に消去可能な不揮
   発性記憶素子であって、消去電圧の印加時に上記ソース
   領域と上記フローティングゲート電極の端部との間に生
   じる電界を緩和させる電界緩衝手段を備えたことを特徴
   とする不揮発性記憶素子。 ２、電界緩衝手段として、フローティングゲート電極の
   端部を鈍角に形成したことを特徴とする特許請求の範囲
   第１項記載の不揮発性記憶素子。 ３、電界緩衝手段として、フローティングゲート電極の
   端部の下のソース領域の表面付近に低濃度領域を選択的
   に形成したことを特徴とする特許請求の範囲第１項また
   は第２項記載の不揮発性記憶素子。 ４、電界緩衝手段として、フローティングゲート電極の
   端部の下の絶縁膜を選択的に厚く形成したことを特徴と
   する特許請求の範囲第１項、第２項または第３項記載の
   不揮発性記憶素子。