JPH01235363A - 半導体装置 - Google Patents
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- JPH01235363A JPH01235363A JP63063907A JP6390788A JPH01235363A JP H01235363 A JPH01235363 A JP H01235363A JP 63063907 A JP63063907 A JP 63063907A JP 6390788 A JP6390788 A JP 6390788A JP H01235363 A JPH01235363 A JP H01235363A
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-
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-
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、高集積。
高機能化を必要とする半導体装置、あるいはα線による
ソフトエラ一対策を必要とする半導体装置に関するもの
である。
ソフトエラ一対策を必要とする半導体装置に関するもの
である。
通常、半導体装置において、高集積化を進めるために、
高密度実装が進められてきた。この高密度実装を実現す
るにはパッケージの小型化が必要である。スモール・ア
ウトライン・パッケージ（ｓ ｏ ｐ）、クオツド・フ
ラット・パッケージ（ＱＦＰ）、プラスチック・リープ
イツト・チップ・キャリア（ＰＬＣＣ）、スモール・ア
ウトライン・ジェイベンド（ＳＯＪ）といった小型の面
実装型パッケージがそれに当る。
高密度実装が進められてきた。この高密度実装を実現す
るにはパッケージの小型化が必要である。スモール・ア
ウトライン・パッケージ（ｓ ｏ ｐ）、クオツド・フ
ラット・パッケージ（ＱＦＰ）、プラスチック・リープ
イツト・チップ・キャリア（ＰＬＣＣ）、スモール・ア
ウトライン・ジェイベンド（ＳＯＪ）といった小型の面
実装型パッケージがそれに当る。
また、α線によるソフトエラ一対策として、モールド樹
脂中の不純物を低減してきた。
脂中の不純物を低減してきた。
しかしながら、本発明者の検討によれば、前記従来技術
においては、半導体チップサイズに対して、最小限の封
止中のパッケージを必要とするが、半導体チップのサイ
ズの増大の点についての配慮がなされていないため、半
導体装置の小型化に限界があるので、高密度実装に限界
があるという問題があった。
においては、半導体チップサイズに対して、最小限の封
止中のパッケージを必要とするが、半導体チップのサイ
ズの増大の点についての配慮がなされていないため、半
導体装置の小型化に限界があるので、高密度実装に限界
があるという問題があった。
本発明の目的は、高密度実装を可能とする半導体装置を
提供することである。
提供することである。
本発明の他の目的は、モールド封止用樹脂の高純度化を
不要としない技術を提供することにある。
不要としない技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
半導体チップ上の電極と外部端子とを金属ワイヤで電気
的に接続する半導体装置において、前記半導体チップ上
に少なくとも１個の半導体チップを積み重ねて、それぞ
れを非導電性接着剤でペレット付けした半導体装置であ
る。
的に接続する半導体装置において、前記半導体チップ上
に少なくとも１個の半導体チップを積み重ねて、それぞ
れを非導電性接着剤でペレット付けした半導体装置であ
る。
（作用〕
前述の手段によれば、半導体チップ上に少なくとも１個
の半導体チップを積み重ねて、それぞれを非導電性接着
剤でペレット付けしたことにより、上側に半導体チップ
を積み重ねた分だけ１パッケージ当りの実装密度を増加
することができる。
の半導体チップを積み重ねて、それぞれを非導電性接着
剤でペレット付けしたことにより、上側に半導体チップ
を積み重ねた分だけ１パッケージ当りの実装密度を増加
することができる。
また、上側、下側の半導体チップの組合わせにより、高
機能化を可能にすることができる。
機能化を可能にすることができる。
また、下側の半導体チップとしてメモリチップを用いた
場合等では、上側の半導体チップによりメモリセル部が
遮へいされるため、α線によるソフトエラーを低減する
ことができる。
場合等では、上側の半導体チップによりメモリセル部が
遮へいされるため、α線によるソフトエラーを低減する
ことができる。
また、モールド樹脂の収縮応力を上側の半導体チップの
側面で負担するため、下側の半導体チップのポンディン
グパッド（電極）部の応力が低減されるので、下側の半
導体チップのパッド下のクラックを低減することができ
る。
側面で負担するため、下側の半導体チップのポンディン
グパッド（電極）部の応力が低減されるので、下側の半
導体チップのパッド下のクラックを低減することができ
る。
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の実施例の半導体装置の概略構成を説
明するための封止材の一部を除去した平面図、 第２図は、第１図の■−■線で切断した断面図、第３図
は、第１図のｍ−ｍ線で切断した断面図である。
明するための封止材の一部を除去した平面図、 第２図は、第１図の■−■線で切断した断面図、第３図
は、第１図のｍ−ｍ線で切断した断面図である。
本実施例の半導体装置は、第１図乃至第３図に示すよう
に、下側の半導体チップＩＢがタブ２上に、Ａｇペース
ト等のペレット付用接着剤３（例えば約３５０℃の温度
でペレット付けされる）によりペレット付けされている
。下側の半導体チップＩＢの上に、上側の半導体チップ
ＩＡがペレット付用非導電性接着剤４によりペレット付
けされている。ペレット付用非導電性接着剤４としては
、シリコン（Ｓｉ）添加樹脂を用い、例えば約２００℃
の温度でペレット付けされる。
に、下側の半導体チップＩＢがタブ２上に、Ａｇペース
ト等のペレット付用接着剤３（例えば約３５０℃の温度
でペレット付けされる）によりペレット付けされている
。下側の半導体チップＩＢの上に、上側の半導体チップ
ＩＡがペレット付用非導電性接着剤４によりペレット付
けされている。ペレット付用非導電性接着剤４としては
、シリコン（Ｓｉ）添加樹脂を用い、例えば約２００℃
の温度でペレット付けされる。
前記上側、下側の半導体チップＩＡ及びＩＢは、それぞ
れボンディングワイヤ５Ａ、ＳＢによりリードフレーム
６に接続され、レジン等のモールド封止用樹脂７により
封止されている（モールド温度は約１７５℃）。
れボンディングワイヤ５Ａ、ＳＢによりリードフレーム
６に接続され、レジン等のモールド封止用樹脂７により
封止されている（モールド温度は約１７５℃）。
モールドされた後は、リードフレーム６をメツキして、
所定形状に加工する。
所定形状に加工する。
前記上側、下側の半導体チップＩＡ及びＩＢ上の各パッ
ドとボンディングワイヤ５Ａ、５Ｂとは、ウェッジ・ポ
ールボンディング法で接続する。また、リードフレーム
６とボンディングワイヤ５Ａ。
ドとボンディングワイヤ５Ａ、５Ｂとは、ウェッジ・ポ
ールボンディング法で接続する。また、リードフレーム
６とボンディングワイヤ５Ａ。
５Ｂとは、超音波振動を併用した熱圧着で接続される。
前記ボンディングワイヤ５Ａ、５Ｂとして被覆線ワイヤ
を使用すると好ましい、このようにすることにより、ボ
ンデングワイヤ５Ａ、５Ｂ間のシミートを防止すること
ができる。
を使用すると好ましい、このようにすることにより、ボ
ンデングワイヤ５Ａ、５Ｂ間のシミートを防止すること
ができる。
被覆線ワイヤとしては、例えば、２０〜３５μｍφ程度
のＡｕ、Ｃ：ｕ、Ａｎ等の線に、ポリウレタン、ポリエ
ステル、ポリエステルイミド、ポリイミド等の１〜２μ
ｍ程度の厚さの被覆を施したものを用いる。
のＡｕ、Ｃ：ｕ、Ａｎ等の線に、ポリウレタン、ポリエ
ステル、ポリエステルイミド、ポリイミド等の１〜２μ
ｍ程度の厚さの被覆を施したものを用いる。
次に、前記上側、下側の半導体チップＩＡ及びＩＢ上の
各素子のレイアウトの一実施例を第４図及び第５図に示
す。
各素子のレイアウトの一実施例を第４図及び第５図に示
す。
第４図は、１メガ（Ｍ）のダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）に本発明を適用した一実施
例であり、そのメモリアレイ部周辺回路を共用したもの
である。
クセス・メモリ（ＤＲＡＭ）に本発明を適用した一実施
例であり、そのメモリアレイ部周辺回路を共用したもの
である。
第５図は、第４図に示す上側、下側の半導体チップＩＡ
及びＩＢ上の各素子のレイアウトにおいて、ボンディン
グワイヤ領域のみを変えた一実施例である。
及びＩＢ上の各素子のレイアウトにおいて、ボンディン
グワイヤ領域のみを変えた一実施例である。
第４図及び第５図において、１０１はメモリセルアレイ
部、１０２はカラムデコーダ回路、１０３はカラムドラ
イバ＆入出力（Ｉｌｏ）バス、１０４はワードドライバ
回路、１０５はワードクリア回路、１０６はローデコー
ダ回路、１０７はアドレスバッファ回路、１０８はＲＡ
Ｓ発生回路、１０９ハＷ下発生回路、１１０はデータ入
力（Ｄｉｎ）バッファ回路、１１１はデータ出力（Ｄｏ
ｕｔ）バッファ回路、１１２はＣＡＳ発生回路、１１３
はボンディングワイヤ、１１４はＦ７Ｖ１発生回路、１
１５は♂ＡＳＩ発生回路である。［口１及びＣＡＳＩは
、上側、下側の半導体装置のメモリセルアレイ部１０１
の選択コントロール信号である。
部、１０２はカラムデコーダ回路、１０３はカラムドラ
イバ＆入出力（Ｉｌｏ）バス、１０４はワードドライバ
回路、１０５はワードクリア回路、１０６はローデコー
ダ回路、１０７はアドレスバッファ回路、１０８はＲＡ
Ｓ発生回路、１０９ハＷ下発生回路、１１０はデータ入
力（Ｄｉｎ）バッファ回路、１１１はデータ出力（Ｄｏ
ｕｔ）バッファ回路、１１２はＣＡＳ発生回路、１１３
はボンディングワイヤ、１１４はＦ７Ｖ１発生回路、１
１５は♂ＡＳＩ発生回路である。［口１及びＣＡＳＩは
、上側、下側の半導体装置のメモリセルアレイ部１０１
の選択コントロール信号である。
Ａ０〜Ａ、、Ｖｃｃ、Ｖｓｓ、 πＴ１．ＷＥ及び６０
は、それぞれ外部装置と電気的に接続するためのボンデ
ィング用パッド（電極）である。符号ＲＡＳ１及び符号
ＣＡＳＩは、上側、下側の半導体チップＩＡ、ＩＢの選
択コントロール信号線接続用のパッドである。
は、それぞれ外部装置と電気的に接続するためのボンデ
ィング用パッド（電極）である。符号ＲＡＳ１及び符号
ＣＡＳＩは、上側、下側の半導体チップＩＡ、ＩＢの選
択コントロール信号線接続用のパッドである。
前記上側の半導体チップＩＡのメモリセルアレイ部１０
１の周辺回路は、第４図に示すように、ボンデングワイ
ヤ１１３により下側の半導体チップｌＢのアドレスバッ
ファ回路１０７、「τ下発生回路１０８、Ｗ１発生回路
１０９、データ入力（Ｄｉｎ）バッファ回路１１０及び
データ出力（Ｄｏｕｔ）バッファ回路１１１にそれぞれ
接続され、上側の半導体チップＩＡと下側の半導体チッ
プＩＢとが共用するようになっている。そして、前記上
側、下側の半導体チップＩＡ及びＩＢのメモリセルアレ
イ部１０１の選択は、ＲＡＳ１発生回路１１４及びσＡ
Ｓ１発生回路１１５によって行うようになっている。
１の周辺回路は、第４図に示すように、ボンデングワイ
ヤ１１３により下側の半導体チップｌＢのアドレスバッ
ファ回路１０７、「τ下発生回路１０８、Ｗ１発生回路
１０９、データ入力（Ｄｉｎ）バッファ回路１１０及び
データ出力（Ｄｏｕｔ）バッファ回路１１１にそれぞれ
接続され、上側の半導体チップＩＡと下側の半導体チッ
プＩＢとが共用するようになっている。そして、前記上
側、下側の半導体チップＩＡ及びＩＢのメモリセルアレ
イ部１０１の選択は、ＲＡＳ１発生回路１１４及びσＡ
Ｓ１発生回路１１５によって行うようになっている。
したがって、外部装置と電気的に接続するためのリード
ピン数を１〜２ピン増すのみで集積度を２倍にすること
ができる。
ピン数を１〜２ピン増すのみで集積度を２倍にすること
ができる。
また、上側の半導体チップＩＡをマイクロコンピュータ
等の半導体チップを用いれば、高集積度（大容量）のマ
イクロコンピュータを実現することができる。また、上
側の半導体チップＩＡのサイズを小さくすることにより
、半導体ウェハがらのチップ取得率を増大することもで
きる。
等の半導体チップを用いれば、高集積度（大容量）のマ
イクロコンピュータを実現することができる。また、上
側の半導体チップＩＡのサイズを小さくすることにより
、半導体ウェハがらのチップ取得率を増大することもで
きる。
また、第５図に示すように、下側の半導体チップＩＢの
ボンデングパッド形成領域を拡げ、上側の半導体チップ
ＩＡにもボンデングパッド形成領域を設けている。そし
て、下側の半導体チップＩＢには、パッドＡ０〜Ａ、、
Ｖｃｃ、Ｖｓｓ、ＲＡＳ。
ボンデングパッド形成領域を拡げ、上側の半導体チップ
ＩＡにもボンデングパッド形成領域を設けている。そし
て、下側の半導体チップＩＢには、パッドＡ０〜Ａ、、
Ｖｃｃ、Ｖｓｓ、ＲＡＳ。
ＷＥ、ＣＡＳを設け、上側の半導体チップＩＡにも下側
の半導体チップＩＢと同様のパッドＡ６〜Ａ＠ｇ Ｖｃ
ｃ、 Ｖ８８ｇ ＲＡ Ｓ ｔ ＷＥ ｔ ＣＡ Ｓを
設けてボンデングワイヤ１１３でそれぞれ対応したパッ
ド同志を接続している。そして、上側、下側の半導体チ
ップＩＡ及びＩＢの選択コントロール信号線接続用のパ
ッドＲＡＳＩ及びｍｌは、上側の半導体チップＩＡに設
けらている。
の半導体チップＩＢと同様のパッドＡ６〜Ａ＠ｇ Ｖｃ
ｃ、 Ｖ８８ｇ ＲＡ Ｓ ｔ ＷＥ ｔ ＣＡ Ｓを
設けてボンデングワイヤ１１３でそれぞれ対応したパッ
ド同志を接続している。そして、上側、下側の半導体チ
ップＩＡ及びＩＢの選択コントロール信号線接続用のパ
ッドＲＡＳＩ及びｍｌは、上側の半導体チップＩＡに設
けらている。
そして、上側、下側の半導体チップＩＡ及びＩＢのメモ
リセルアレイ部１０１の選択は、パッド玉ＡＳＩ及びＣ
ＡＳＩに接続される上側、下側の半導体チップＩＡ及び
ＩＢの選択コントロール信号又はどちらかの外部コント
ロール信号によって行うようになっている。
リセルアレイ部１０１の選択は、パッド玉ＡＳＩ及びＣ
ＡＳＩに接続される上側、下側の半導体チップＩＡ及び
ＩＢの選択コントロール信号又はどちらかの外部コント
ロール信号によって行うようになっている。
このように構成することにより、第４図に示す例と同様
に、外部装置と電気的に接続するためのり−ドピン数を
１〜２ピン増すのみで集積度を２倍にすることができる
。
に、外部装置と電気的に接続するためのり−ドピン数を
１〜２ピン増すのみで集積度を２倍にすることができる
。
次に、樹脂封止型半導体装置の半導体チップにかかる応
力について、第６図を用いて説明する。
力について、第６図を用いて説明する。
樹脂封止型半導体装置は、第６図のＰで示すように、モ
ールド封止用樹脂（イ）の収縮により、半導体チップ（
ロ）上には、剪断面応力（Ｓ ｈｅａｒＳ ｔｒｅｓｓ
）が生じる。この応力Ｐは半導体チップ（ロ）のサイズ
Ｗに依存し、半導体チップく口）が大きくなるとボンデ
ィングワイヤの断線や半導体チップ（ロ）のパッド下に
クラックが生じることがある。半導体チップ（ロ）上に
小型半導体チップをペレット付けした場合、小型チップ
側面で応力を受けるため、半導体チップ（ロ）上の剪断
応力は低減される。
ールド封止用樹脂（イ）の収縮により、半導体チップ（
ロ）上には、剪断面応力（Ｓ ｈｅａｒＳ ｔｒｅｓｓ
）が生じる。この応力Ｐは半導体チップ（ロ）のサイズ
Ｗに依存し、半導体チップく口）が大きくなるとボンデ
ィングワイヤの断線や半導体チップ（ロ）のパッド下に
クラックが生じることがある。半導体チップ（ロ）上に
小型半導体チップをペレット付けした場合、小型チップ
側面で応力を受けるため、半導体チップ（ロ）上の剪断
応力は低減される。
以上の説明かられかるように、本実施例によれば、下側
の半導体チップＩＢ上にペレット付用非導電性接着剤４
を介して上側の半導体チップＩＡを積み重ねてペレット
付けしたことにより、上側の半導体チップＩＡの分だけ
１パッケージ当りの実装密度を増加することができる。
の半導体チップＩＢ上にペレット付用非導電性接着剤４
を介して上側の半導体チップＩＡを積み重ねてペレット
付けしたことにより、上側の半導体チップＩＡの分だけ
１パッケージ当りの実装密度を増加することができる。
また、上、下半導体チップＩＡ及びＩＢの組合わせによ
り、高機能化を可能にすることができる。
り、高機能化を可能にすることができる。
また、下側の半導体チップＩＢのメモリ部を上側の半導
体チップＩＡにより遮へいするので、α線によるソフト
エラーを防止することができる。
体チップＩＡにより遮へいするので、α線によるソフト
エラーを防止することができる。
また、モールド封止用樹脂の収縮応力を上側の半導体チ
ップＩＡの側面で負担するため、下側の半導体チップＩ
Ｂのポンディングパッド（電極）部の応力を低減し、下
側の半導体チップＩＢのパッド下のクラックを防止する
ことができる。
ップＩＡの側面で負担するため、下側の半導体チップＩ
Ｂのポンディングパッド（電極）部の応力を低減し、下
側の半導体チップＩＢのパッド下のクラックを防止する
ことができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、前記実施例では、積み重ねる小型半導体チップ
１個の例で説明したが、本発明は、複数の小型半導体チ
ップを、順次そのチップのサイズを小さくして積み重ね
ることにより、１つのパッケージ当りの集積度（実装密
度）をさらに増大することができる。
１個の例で説明したが、本発明は、複数の小型半導体チ
ップを、順次そのチップのサイズを小さくして積み重ね
ることにより、１つのパッケージ当りの集積度（実装密
度）をさらに増大することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半導体チップ上に少なくとも１個の半導体チップを積み
重ねて、それぞれを非導電性接着剤でペレット付けした
ことにより、上側に半導体チップを積み重ねた分だけ１
パッケージ当りの実装密度を増加することができる。
重ねて、それぞれを非導電性接着剤でペレット付けした
ことにより、上側に半導体チップを積み重ねた分だけ１
パッケージ当りの実装密度を増加することができる。
また、モールド樹脂の収縮応力を上側の半導体チップの
側面で負担するため、下側の半導体チップのポンディン
グパッド（電極）部の応力が低減されるので、下側の半
導体チップのパッド下のクラックを低減することができ
る。
側面で負担するため、下側の半導体チップのポンディン
グパッド（電極）部の応力が低減されるので、下側の半
導体チップのパッド下のクラックを低減することができ
る。
第１図は、本発明の実施例の半導体装置の概略構成を説
明するための封止材の一部を除去した平面図、 第２図は、第１図の■−■線で切断した断面図、第３図
は、第１図の■−■線で切断した断面図、第４図及び第
５図は、第１図に示す上側、下側の半導体チップ上の各
素子のレイアウトの一実施例を示す平面図、 第６図は、樹脂封止型半導体装置の半導体チップにかか
る応力について説明するための図である。 図中、ＩＡ・・・上側の半導体チップ、ＩＢ・・・下側
の半導体チップ、２・・・タブ、３・・・ペレット付用
接着剤、４・・・ペレット付用非導電性接着剤、５Ａ。 ５Ｂ・・・ボンディングワイヤ、６・・・リードフレー
ム、７・・・モールド封止用樹脂である。
明するための封止材の一部を除去した平面図、 第２図は、第１図の■−■線で切断した断面図、第３図
は、第１図の■−■線で切断した断面図、第４図及び第
５図は、第１図に示す上側、下側の半導体チップ上の各
素子のレイアウトの一実施例を示す平面図、 第６図は、樹脂封止型半導体装置の半導体チップにかか
る応力について説明するための図である。 図中、ＩＡ・・・上側の半導体チップ、ＩＢ・・・下側
の半導体チップ、２・・・タブ、３・・・ペレット付用
接着剤、４・・・ペレット付用非導電性接着剤、５Ａ。 ５Ｂ・・・ボンディングワイヤ、６・・・リードフレー
ム、７・・・モールド封止用樹脂である。
Claims (1)
- 【特許請求の範囲】 １、半導体チップ上の電極と外部端子とを金属ワイヤで
電気的に接続する半導体装置において、前記半導体チッ
プ上に少なくとも１個の半導体チップを積み重ねて、そ
れぞれを非導電性接着剤でペレット付けしたことを特徴
とする半導体装置。 ２、前記複数の半導体チップは、上側の半導体チップが
いずれも下側の半導体チップよりもそのサイズが小さい
ことを特徴とする特許請求の範囲第１項に記載の半導体
装置。 ３、前記複数の半導体チップの入出力回路を兼用したこ
とを特徴とする特許請求の範囲第１項又は第２項に記載
の半導体装置。 ４、前記金属ワイヤとして被覆ワイヤを使用したことを
特徴とする特許請求の範囲第１項乃至第３項のいずれか
一項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063907A JPH01235363A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63063907A JPH01235363A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235363A true JPH01235363A (ja) | 1989-09-20 |
Family
ID=13242867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63063907A Pending JPH01235363A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235363A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224362A (ja) * | 1992-10-28 | 1994-08-12 | Internatl Business Mach Corp <Ibm> | 電子素子用リードフレーム・パッケージ |
| US5381047A (en) * | 1992-05-27 | 1995-01-10 | Kanno; Kazumasa | Semiconductor integrated circuit having multiple silicon chips |
| US5422435A (en) * | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
| WO2000033379A1 (en) * | 1998-12-02 | 2000-06-08 | Hitachi, Ltd. | Semiconductor device, method of manufacture thereof, and electronic device |
| KR20010064907A (ko) * | 1999-12-20 | 2001-07-11 | 마이클 디. 오브라이언 | 와이어본딩 방법 및 이를 이용한 반도체패키지 |
| JP2001274315A (ja) * | 2000-03-24 | 2001-10-05 | Sony Corp | 半導体装置及びその製造方法 |
| JP2008078367A (ja) * | 2006-09-21 | 2008-04-03 | Renesas Technology Corp | 半導体装置 |
| JP2009260373A (ja) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法及び半導体基板 |
-
1988
- 1988-03-16 JP JP63063907A patent/JPH01235363A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5495398A (en) * | 1992-05-22 | 1996-02-27 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
| US5502289A (en) * | 1992-05-22 | 1996-03-26 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
| KR100282285B1 (ko) * | 1992-05-22 | 2001-02-15 | 클라크 3세 존 엠. | 적층된 다중칩 모듈 및 그의 제조방법 |
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| US8518744B2 (en) | 2006-09-21 | 2013-08-27 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| JP2009260373A (ja) * | 2009-07-27 | 2009-11-05 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法及び半導体基板 |
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