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JPH098310A - Fabrication of semiconductor device - Google Patents

Fabrication of semiconductor device

Info

Publication number
JPH098310A
JPH098310A JP15058395A JP15058395A JPH098310A JP H098310 A JPH098310 A JP H098310A JP 15058395 A JP15058395 A JP 15058395A JP 15058395 A JP15058395 A JP 15058395A JP H098310 A JPH098310 A JP H098310A
Authority
JP
Japan
Prior art keywords
impurity
layer
threshold voltage
doping
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP15058395A
Other languages
Japanese (ja)
Inventor
Kunihiro Suzuki
邦広 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP15058395A priority Critical patent/JPH098310A/en
Publication of JPH098310A publication Critical patent/JPH098310A/en
Withdrawn legal-status Critical Current

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  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE: To prevent punch through without increasing the threshold voltage and to prevent fluctuation of the threshold voltage due to a thermal process by heat treating after doping first impurities in order to make uniform the impurity concentration and then doping second impurities. CONSTITUTION: A buried oxide layer 12 and an SOI layer 14 are formed on an SOI substrate 10 before depositing an isolation film 26. Boron ions are then implanted into a region for forming an N type MOS transistor. Subsequently, the implanted boron ions are diffused by heat treatment and the concentration of boron is made uniform in the SOI Layer 14. Assuming the diffusion coefficient of baron is D, conditions of heat treatment are set such that 2×(Dt)</2> has a value larger than the thickness of SOI layer 14 upon elapse of a long time. Finally, antimony ions are implanted and a gate electrode 22, a source diffusion layer 16, a drain diffusion layer 18, etc., are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、MISトランジスタの
製造方法、特に、短チャネル効果を抑制し、熱プロセス
による閾値電圧の変動を小さくできる半導体装置の製造
方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MIS transistor, and more particularly to a method for manufacturing a semiconductor device capable of suppressing the short channel effect and reducing the fluctuation of the threshold voltage due to a thermal process.

【0002】[0002]

【従来の技術】LSIの高集積化に伴い、素子の微細化
による短チャネル効果が問題となっている。短チャネル
効果を抑制するためには、チャネル領域の不純物濃度を
増加してソース−ドレイン拡散層間のパンチスルーを防
止することが望ましい。しかしながら、チャネル領域の
不純物濃度を単に増加しただけでは閾値電圧までもが増
大してしまうため、高い電流駆動能力を得ることができ
ない。
2. Description of the Related Art With high integration of LSIs, a short channel effect due to miniaturization of elements has become a problem. In order to suppress the short channel effect, it is desirable to increase the impurity concentration in the channel region to prevent punch through between the source and drain diffusion layers. However, even if the impurity concentration of the channel region is simply increased, the threshold voltage is also increased, so that a high current driving capability cannot be obtained.

【0003】そこで、チャネル領域の基板内部ではパン
チスルーを防止するために不純物濃度を高くし、一方、
基板表面では閾値電圧の増加を抑えるために不純物濃度
を低くすることが一般に行われている。例えば、半導体
基板の導電型と逆導電型のドーパントを基板表面側に導
入する、いわゆるカウンタードーピング法によりこのよ
うな不純物プロファイルが形成されている。カウンター
ドーピング法は、パンチスルーを防止するために基板の
不純物濃度を増加した際に、半導体基板の導電型と逆導
電型のドーパントを基板表面側に導入してキャリアを補
償することにより、基板表面側のキャリア濃度を低減
し、閾値電圧の増加を抑える方法である。
Therefore, the impurity concentration is increased inside the substrate in the channel region in order to prevent punch-through, while
In order to suppress an increase in threshold voltage on the surface of the substrate, it is common practice to lower the impurity concentration. For example, such an impurity profile is formed by a so-called counter doping method in which a dopant having a conductivity type opposite to that of the semiconductor substrate is introduced into the substrate surface side. In the counter-doping method, when the impurity concentration of the substrate is increased to prevent punch-through, a dopant of a conductivity type opposite to that of the semiconductor substrate is introduced to the substrate surface side to compensate the carrier, This is a method of reducing the carrier concentration on the side and suppressing an increase in the threshold voltage.

【0004】このようにして短チャネル効果を抑制しつ
つ、所望の閾値電圧を有する半導体装置が構成されてい
た。
Thus, a semiconductor device having a desired threshold voltage while suppressing the short channel effect has been constructed.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、従来の
一般的な半導体装置では、パンチスルーを防止するため
に導入する不純物は、基板内部にピークをもって不均一
に分布しているため、その分布は、後工程の熱処理によ
って大幅に変化する。これにより、不純物の熱拡散が表
面付近の不純物濃度にまで影響し、閾値電圧が変動する
といった問題があった。
However, in the conventional general semiconductor device, the impurities introduced to prevent punch-through are unevenly distributed with peaks inside the substrate. It changes greatly by the heat treatment of the subsequent process. As a result, there is a problem that the thermal diffusion of impurities affects the impurity concentration near the surface and the threshold voltage fluctuates.

【0006】また、後工程の熱プロセスが変化すれば閾
値電圧が変化するので、熱処理条件のばらつき等により
所望の閾値電圧が得られないといった問題があった。ま
た、熱プロセスが異なるごとに不純物導入量等を最適化
する必要があるといった問題があった。本発明の目的
は、閾値電圧を高くすることなくパンチスルーを防止で
き、熱工程による閾値電圧の変動が小さい半導体装置の
製造方法を提供することにある。
Further, if the thermal process in the subsequent step changes, the threshold voltage changes, so that there is a problem that a desired threshold voltage cannot be obtained due to variations in heat treatment conditions. In addition, there is a problem that it is necessary to optimize the impurity introduction amount and the like for each different thermal process. An object of the present invention is to provide a method of manufacturing a semiconductor device which can prevent punch-through without increasing the threshold voltage and has a small variation in the threshold voltage due to a thermal process.

【0007】[0007]

【課題を解決するための手段】上記目的は、半導体層
に、第1の導電型を有する第1の不純物をドープする第
1の不純物ドーピング工程と、前記第1の不純物がドー
プされた前記半導体層を熱処理し、前記半導体層中の前
記第1の不純物の濃度をほぼ均一にする熱処理工程と、
熱処理した前記半導体層に、第2の導電型を有する第2
の不純物をドープする第2の不純物ドーピング工程と、
前記第1の不純物及び前記第2の不純物がドープされた
前記半導体層をチャネル領域とするMISトランジスタ
を形成するトランジスタ形成工程とを有することを特徴
とする半導体装置の製造方法によって達成される。
A first impurity doping step of doping a semiconductor layer with a first impurity having a first conductivity type, and the semiconductor doped with the first impurity. Heat treating the layer to make the concentration of the first impurity in the semiconductor layer substantially uniform;
A second conductive type second layer on the heat-treated semiconductor layer;
A second impurity doping step of doping the impurities of
And a transistor formation step of forming a MIS transistor using the semiconductor layer doped with the first impurity and the second impurity as a channel region.

【0008】また、上記の半導体装置の製造方法におい
て、前記第1の不純物ドーピング工程では、前記第1の
不純物のドープ量を増加することにより前記MISトラ
ンジスタの短チャネル効果を低減し、前記第2の不純物
ドーピング工程では、前記第2の不純物のドープ量を増
加することにより前記MISトランジスタの閾値電圧を
所望の値まで低下することが望ましい。
In the method of manufacturing a semiconductor device described above, in the first impurity doping step, the short channel effect of the MIS transistor is reduced by increasing the doping amount of the first impurity, and the second impurity doping step is performed. In the impurity doping step, it is desirable to decrease the threshold voltage of the MIS transistor to a desired value by increasing the doping amount of the second impurity.

【0009】また、上記の半導体装置の製造方法におい
て、前記半導体層は、SOI基板におけるSOI層であ
ることが望ましい。また、上記の半導体装置の製造方法
において、前記熱処理工程では、前記第1の不純物の拡
散定数をD、熱処理時間をt、SOI層の膜厚をtSi
したときに、2√(Dt)がtSiよりも大きくなる温度
と時間により熱処理することが望ましい。
In the method of manufacturing a semiconductor device described above, it is preferable that the semiconductor layer is an SOI layer in an SOI substrate. In the method for manufacturing a semiconductor device described above, in the heat treatment step, when the diffusion constant of the first impurity is D, the heat treatment time is t, and the film thickness of the SOI layer is t Si , 2√ (Dt) It is desirable to perform the heat treatment at a temperature and for a time period at which is larger than t Si .

【0010】[0010]

【作用】本発明によれば、半導体層に、第1の導電型を
有する第1の不純物をドープする第1の不純物ドーピン
グ工程と、第1の不純物がドープされた半導体層を熱処
理し、半導体層中の第1の不純物の濃度をほぼ均一にす
る熱処理工程と、熱処理した半導体層に、第2の導電型
を有する第2の不純物をドープする第2の不純物ドーピ
ング工程と、第1の不純物及び第2の不純物がドープさ
れた半導体層に、MISトランジスタを形成するトラン
ジスタ形成工程とにより半導体装置を製造すれば、後工
程の熱処理による閾値電圧の変動を小さくすることがで
きる。
According to the present invention, a semiconductor layer is doped with a first impurity having a first conductivity type, a first impurity doping step, and the semiconductor layer doped with the first impurity is heat-treated to form a semiconductor. A heat treatment step of making the concentration of the first impurity in the layer substantially uniform, a second impurity doping step of doping the heat-treated semiconductor layer with a second impurity having a second conductivity type, and a first impurity If the semiconductor device is manufactured by the transistor forming step of forming the MIS transistor in the semiconductor layer doped with the second impurity, the fluctuation of the threshold voltage due to the heat treatment in the subsequent step can be reduced.

【0011】また、第1の不純物ドーピング工程におい
て、第1の不純物のドープ量を増加することによりMI
Sトランジスタの短チャネル効果を低減し、第2の不純
物ドーピング工程において、第2の不純物のドープ量を
増加することによりMISトランジスタの閾値電圧を所
望の値まで低下すれば、閾値電圧を高くすることなく短
チャネル効果を防止できる。
Further, in the first impurity doping step, MI is increased by increasing the doping amount of the first impurity.
If the threshold voltage of the MIS transistor is reduced to a desired value by reducing the short channel effect of the S transistor and increasing the doping amount of the second impurity in the second impurity doping step, increase the threshold voltage. Without short channel effect can be prevented.

【0012】また、上記の半導体装置の製造方法におい
て、SOI基板のSOI層に第1の不純物をドープすれ
ば、熱処理工程において第1の不純物を容易に均一にす
ることができる。また、熱処理工程において、第1の不
純物の拡散定数をD、熱処理時間をt、SOI層の膜厚
をtSiとしたときに、2√(Dt)がtSiよりも大きく
なる温度と時間により熱処理すれば、SOI層中の第1
の不純物の分布をほぼ均一にすることができる。
In the method of manufacturing a semiconductor device described above, if the SOI layer of the SOI substrate is doped with the first impurity, the first impurity can be easily made uniform in the heat treatment step. Further, in the heat treatment step, the diffusion constant of the first impurity D, and the heat treatment time t, the thickness of the SOI layer is taken as t Si, 2√ (Dt) is the temperature and time that is larger than t Si If heat-treated, the first in the SOI layer
The distribution of the impurities can be made substantially uniform.

【0013】[0013]

【実施例】始めに、本発明による半導体装置の製造方法
の原理を図1乃至図6を用いて説明する。図1は数値解
析に用いた半導体装置の構造を示す図、図2は従来の半
導体装置における閾値電圧のゲート長依存性を数値解析
により求めた結果を示すグラフ、図3はチャネル領域の
不純物分布を示すグラフ、図4は閾値電圧とカウンター
ドープ層の深さとの関係を示すグラフ、図5は閾値電圧
とカウンタードープ層の中心部までの距離との関係を示
すグラフ、図6は閾値電圧とカウンタードープ層の幅と
の関係を示すグラフである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the principle of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a structure of a semiconductor device used for numerical analysis, FIG. 2 is a graph showing results obtained by numerical analysis of gate length dependence of threshold voltage in a conventional semiconductor device, and FIG. 3 is an impurity distribution in a channel region. 4 is a graph showing the relationship between the threshold voltage and the depth of the counter-doped layer, FIG. 5 is a graph showing the relationship between the threshold voltage and the distance to the center of the counter-doped layer, and FIG. It is a graph which shows the relationship with the width of a counter dope layer.

【0014】図1に示す半導体装置はSOI基板上に形
成されたN型のMOSFETである。シリコン基板10
上には、膜厚が400nmの埋め込み酸化膜12が形成
されている。埋め込み酸化膜12上には、膜厚が100
nmのSOI層14が形成されている。SOI層14に
は、ソース拡散層16及びドレイン拡散層18が独立し
て形成されている。SOI層14上には、膜厚が4nm
のゲート絶縁膜20が形成されている。ゲート絶縁膜2
0上には、多結晶シリコンからなるゲート電極22が形
成されている。なお、ソース拡散層16、ドレイン拡散
層18及びゲート電極22のドナー濃度NDは1020
-3とする。
The semiconductor device shown in FIG. 1 is an N-type MOSFET formed on an SOI substrate. Silicon substrate 10
A buried oxide film 12 having a thickness of 400 nm is formed on the top. A film thickness of 100 is formed on the buried oxide film 12.
An SOI layer 14 having a thickness of nm is formed. A source diffusion layer 16 and a drain diffusion layer 18 are independently formed in the SOI layer 14. The film thickness is 4 nm on the SOI layer 14.
Gate insulating film 20 is formed. Gate insulating film 2
A gate electrode 22 made of polycrystalline silicon is formed on 0. The donor concentration N D of the source diffusion layer 16, the drain diffusion layer 18, and the gate electrode 22 is 10 20 c.
m -3 .

【0015】図1の半導体装置において、チャネル領域
24のアクセプタ濃度NAを変化したときの閾値電圧V
thのゲート長Lg依存性を図2に示す。図中実線はドレ
イン電圧を0.05V、点線はドレイン電圧を1Vとし
た場合における依存性を示している。なお、本実施例に
おいて閾値電圧Vthは、ドレイン電流IDとゲート幅Wg
との積が1μA・μmとなるときのゲート電圧Vgとし
て定義した。
In the semiconductor device of FIG. 1, the threshold voltage V when the acceptor concentration N A of the channel region 24 is changed
FIG. 2 shows the dependence of th on the gate length L g . In the figure, the solid line shows the dependency when the drain voltage is 0.05 V, and the dotted line shows the dependency when the drain voltage is 1 V. In this embodiment, the threshold voltage V th is the drain current I D and the gate width W g.
It is defined as the gate voltage V g when the product of and becomes 1 μA · μm.

【0016】図示するように、チャネル領域24のアク
セプタ濃度NAが1×1017cm-3の場合には、チャネ
ル長Lgの短チャネル化に伴う閾値電圧Vthの低下が顕
著であるが、アクセプタ濃度NAを増加するとともに閾
値電圧Vthの低下が抑えられる。アクセプタ濃度NA
2×1018cm-3の場合には、ゲート長Lgを0.07
5μmまで短くしても、ドレイン電圧Vdが1Vのとき
の閾値電圧Vthの低下を0.3V以下に抑えることがで
きる。ゲート長Lgが0.1μmの場合には、閾値電圧
の低下を0.1V以下にまで抑えることができる。
As shown in the figure, when the acceptor concentration N A of the channel region 24 is 1 × 10 17 cm -3 , the threshold voltage V th is remarkably reduced as the channel length L g is shortened. , The acceptor concentration N A is increased and the decrease in the threshold voltage V th is suppressed. When the acceptor concentration N A is 2 × 10 18 cm −3 , the gate length L g is 0.07.
Even if it is shortened to 5 μm, the decrease in the threshold voltage V th when the drain voltage V d is 1 V can be suppressed to 0.3 V or less. When the gate length L g is 0.1 μm, the decrease in threshold voltage can be suppressed to 0.1 V or less.

【0017】なお、アクセプタ濃度NAを更に増加すれ
ば、閾値電圧Vthの低下を更に抑制することができる。
しかし、チャネル領域24の濃度が高すぎると、ドレイ
ン拡散層18とチャネル領域24とにより形成されるp
n接合においてトンネル電流が流れたり、逆方向耐圧が
低下するといった問題が生ずるため、デバイス設計に当
たってはこの点を考慮する必要がある。
If the acceptor concentration N A is further increased, the decrease in threshold voltage V th can be further suppressed.
However, when the concentration of the channel region 24 is too high, the p formed by the drain diffusion layer 18 and the channel region 24 is formed.
Since problems such as a tunnel current flowing in the n-junction and a decrease in reverse breakdown voltage occur, it is necessary to consider this point in device design.

【0018】一方、チャネル領域24のアクセプタ濃度
Aの増加とともに閾値電圧Vthは増加する。チャネル
領域24のアクセプタ濃度NAが2×1018cm-3の場
合には、閾値電圧Vthは約0.9Vであり、ディープサ
ブミクロンデバイスにおける閾値電圧としてはより低い
ことが好ましい。そこで、チャネル領域24にカウンタ
ードーピングを行い、閾値電圧Vthの調整を行う。
On the other hand, the threshold voltage V th increases as the acceptor concentration N A of the channel region 24 increases. When the acceptor concentration N A of the channel region 24 is 2 × 10 18 cm −3 , the threshold voltage V th is about 0.9 V, and it is preferable that the threshold voltage in the deep submicron device be lower. Therefore, the channel region 24 is counter-doped to adjust the threshold voltage V th .

【0019】図3(a)に示すように、チャネル領域2
4のアクセプタ濃度NAを2×101 8cm-3一定とし
て、表面から深さdcまでに均一な濃度のカウンタード
ープ層を、単位面積当たりのドナー総量ΦDを7.5×
1012cm-2として形成した場合の、閾値電圧Vthと深
さdcとの関係を図4に示す。図示するように、深さdc
が浅いほどに閾値電圧Vthは低下する。
As shown in FIG. 3A, the channel region 2
4 of the acceptor concentration N A as 2 × 10 1 8 cm -3 constant, the counter-doped layer having a uniform concentration to a depth d c from the surface, 7.5 × donor amount [Phi D per unit area
FIG. 4 shows the relationship between the threshold voltage V th and the depth d c when formed as 10 12 cm −2 . As shown, depth d c
The shallower is the threshold voltage V th, the lower.

【0020】図3(b)に示すように、カウンタードー
プ層の幅dwを一定として基板表面からカウンタードー
プ層の中心までの距離Rpを変化した場合には、図5に
示すように、距離Rpが増加するに従って閾値電圧Vth
も増加する。ところが、距離Rpを一定としてカウンタ
ードープ層の幅dwを変化した場合には、図6に示すよ
うに、閾値電圧Vthはカウンタードープ層の幅dwには
ほとんど依存せず、カウンタードープ層のドナー総量Φ
Dにのみ依存する。
As shown in FIG. 3B, when the distance R p from the substrate surface to the center of the counter-doped layer is changed while keeping the width d w of the counter-doped layer constant, as shown in FIG. As the distance R p increases, the threshold voltage V th
Also increases. However, when the width d w of the counter-doped layer is changed while keeping the distance R p constant, the threshold voltage V th hardly depends on the width d w of the counter-doped layer as shown in FIG. Total layer donor Φ
Depends only on D.

【0021】カウンタードープ層の濃度分布を図3
(b)に示すような矩形近似ではなく、図3(c)に示
すようなガウス分布で近似した場合にも、図中○で示す
ように、カウンタードープ層の幅2ΔRp(ΔRpはガウ
ス分布の標準偏差)には依存しない。このように、チャ
ネル領域24のアクセプタ濃度NAを一定とした場合
に、チャネル領域にカウンタードーピングをすると、閾
値電圧Vthの絶対値は距離Rpとドナー総量ΦDとによっ
てのみ決定され、不純物分布の広がり(カウンタードー
プ層の幅dw、又はガウス分布の標準偏差ΔRp)が変化
しても閾値電圧Vthは変動しないことが判る。
The concentration distribution of the counter dope layer is shown in FIG.
Even when the approximation is performed by a Gaussian distribution as shown in FIG. 3C instead of the rectangular approximation as shown in FIG. 3B, the width of the counter-doped layer is 2ΔR p (ΔR p is Gaussian) as shown by ◯ in the figure. Distribution standard deviation). As described above, when the channel region 24 is counter-doped when the acceptor concentration N A of the channel region 24 is constant, the absolute value of the threshold voltage V th is determined only by the distance R p and the total donor amount Φ D. It can be seen that the threshold voltage V th does not change even if the spread of the distribution (the width d w of the counter-doped layer or the standard deviation ΔR p of the Gaussian distribution) changes.

【0022】次に、上記の現象を解析モデルを用いて検
証する。図7は本実施例に用いた解析モデルの概略を示
す図、図8はカウンタードープ層のドナー総量とカウン
タードープ層の中心部までの距離との関係を示すグラ
フ、図9は本実施例による半導体装置における閾値電圧
のゲート長依存性を数値解析により求めた結果を示すグ
ラフである。
Next, the above phenomenon will be verified using an analytical model. FIG. 7 is a diagram showing the outline of the analytical model used in this example, FIG. 8 is a graph showing the relationship between the total amount of donors in the counter-doped layer and the distance to the center of the counter-doped layer, and FIG. 9 is according to this example. 6 is a graph showing the results of numerical analysis of gate length dependence of threshold voltage in a semiconductor device.

【0023】バックグラウンドのアクセプタ濃度がNB
の基板を用い、基板表面から深さdnの領域に、ドナー
濃度がND(x1)であるカウンタードープ層を形成する
(図7)。カウンタードープ層が形成されている領域を
I、それより深い領域をIIとし、それぞれの領域ごとに
一次元のポアソン方程式を解くことにより、閾値電圧V
thは次のように示すことができる。
The background acceptor concentration is N B
Using the above substrate, a counter-doped layer having a donor concentration of N D (x 1 ) is formed in a region having a depth d n from the substrate surface (FIG. 7). The region where the counter-doped layer is formed is I, the region deeper than it is II, and the threshold voltage V is determined by solving the one-dimensional Poisson equation for each region.
th can be shown as follows.

【0024】[0024]

【数1】 [Equation 1]

【0025】ここで、W0はカウンタードープ層を形成
していない状態で閾値電圧Vth相当の電圧をゲート電極
に印加した際に形成される空乏層幅であり、 W0=√(2φfεSi/qNB)として表される。
Here, W 0 is the width of the depletion layer formed when a voltage corresponding to the threshold voltage V th is applied to the gate electrode without forming the counter-doped layer, and W 0 = √ (2φ f Expressed as ε Si / qN B ).

【0026】式(1)に示すように、閾値電圧Vthは、
距離Rpとドナー総量ΦDとによってのみ決定されてお
り、図6に示した結果とよく一致している。このことか
ら、上述の解析モデルによる結果が正しいことが判る。
式(1)を、QDについて解くと、
As shown in equation (1), the threshold voltage V th is
It is determined only by the distance R p and the total donor amount Φ D , which is in good agreement with the result shown in FIG. From this, it can be seen that the results obtained by the above-described analytical model are correct.
Solving equation (1) for Q D ,

【0027】[0027]

【数2】 [Equation 2]

【0028】となる。式(2)をもとにして求めた、距
離Rpとドナー総量ΦDとの関係を図8に示す。図示する
ように、閾値電圧Vthが与えられれば、一定の関係のも
とで距離Rpとドナー総量ΦDとを決定することができ
る。閾値電圧Vthを0.4Vとするためには、例えば、
距離Rpを15nmとしてドナー総量ΦDを4.5×10
12cm -2としてもよいし、例えば、距離Rpを25nm
としてドナー総量ΦDを7×10 12cm-2としてもよ
い。
[0028] Distance calculated based on equation (2)
Release RpAnd total amount of donor ΦDThe relationship with is shown in FIG. To illustrate
So that the threshold voltage VthGiven a certain relationship
And the distance RpAnd total amount of donor ΦDAnd can decide
You. Threshold voltage VthIs 0.4V, for example,
Distance RpIs 15 nm and the total amount of donor ΦD4.5 x 10
12cm -2Or, for example, the distance Rp25 nm
As the total amount of donor ΦD7 x 10 12cm-2As well
Yes.

【0029】図9に示すように、上記いずれの条件でも
長チャネル側の閾値電圧Vthはほぼ0.4Vにすること
ができるが、カウンタードーピングによる短チャネル効
果への影響が異なっている。距離Rpを25nmとして
ドナー総量ΦDを7×1012cm-2とした実施例1と、
バックグラウンドのアクセプタ濃度NBを5×1017
-3としてカウンタードーピングを行わない比較例1と
比較すると、実施例1の方がわずかに閾値電圧Vthの低
下を抑えられるが、短チャネル効果を十分に抑制するこ
とは困難である。
As shown in FIG. 9, the threshold voltage V th on the long channel side can be set to approximately 0.4 V under any of the above conditions, but the influence of the counter doping on the short channel effect is different. Example 1 in which the distance R p is 25 nm and the total donor amount Φ D is 7 × 10 12 cm −2 ;
The background acceptor concentration N B is 5 × 10 17 c
As compared with Comparative Example 1 in which counter doping is not performed at m −3 , Example 1 can suppress the decrease in the threshold voltage V th slightly, but it is difficult to sufficiently suppress the short channel effect.

【0030】一方、距離Rpを15nmとしてドナー総
量ΦDを4.5×1012cm-2とした実施例2では、バ
ックグラウンドのアクセプタ濃度NBを2×1018cm
-3としてカウンタードーピングを行わない比較例2とほ
ぼ等しい程度まで短チャネル効果を抑制することができ
る。このように、短チャネル効果を抑えるためには、距
離Rpをできるだけ小さくすることが望ましい。
On the other hand, in Example 2 in which the distance R p was 15 nm and the total donor amount Φ D was 4.5 × 10 12 cm −2 , the background acceptor concentration N B was 2 × 10 18 cm 2.
-3 , the short channel effect can be suppressed to the same extent as in Comparative Example 2 in which counter doping is not performed. Thus, in order to suppress the short channel effect, it is desirable to make the distance R p as small as possible.

【0031】このように、チャネル領域24のアクセプ
タ濃度NBを一定とした場合に、チャネル領域にカウン
タードーピングをすると、閾値電圧Vthの絶対値は距離
pとドナー総量ΦDとによってのみ決定され、不純物分
布の広がりが変化しても閾値電圧Vthは変動しないこと
が検証された。このような現象は、半導体プロセス上き
わめて重要な意味をもつ。即ち、カウンタードープ層を
イオン注入により行えば、距離Rpは、注入イオンの投
影飛程として注入エネルギーにより制御することがで
き、不純物分布の広がりである標準偏差ΔRpがその後
の熱処理によって変化した場合にも、閾値電圧Vthの変
動を抑えることが可能となるからである。
As described above, when the acceptor concentration N B of the channel region 24 is constant and the channel region is counter-doped, the absolute value of the threshold voltage V th is determined only by the distance R p and the total donor amount Φ D. It was verified that the threshold voltage V th does not change even if the spread of the impurity distribution changes. Such a phenomenon has an extremely important meaning in the semiconductor process. That is, if the counter-doped layer is ion-implanted, the distance R p can be controlled by the implantation energy as the projected range of the implanted ions, and the standard deviation ΔR p, which is the spread of the impurity distribution, is changed by the subsequent heat treatment. Even in this case, it is possible to suppress the variation of the threshold voltage V th .

【0032】従って、チャネル領域24のアクセプタ濃
度NAを高濃度且つ一定にすることができれば、熱工程
の影響による閾値電圧の変動が小さく、パンチスルーを
防止できる半導体装置を製造することが可能となる。次
に、発明の一実施例による半導体装置の製造方法を図1
0及び図11を用いて説明する。
Therefore, if the acceptor concentration N A of the channel region 24 can be made high and constant, it is possible to manufacture a semiconductor device in which the fluctuation of the threshold voltage due to the influence of the thermal process is small and punch through can be prevented. Become. Next, a method of manufacturing a semiconductor device according to an embodiment of the invention will be described with reference to FIG.
This will be described with reference to FIG.

【0033】図10は本実施例による半導体装置の製造
方法を示す工程断面図、図11は本実施例による半導体
装置における不純物分布を示すグラフである。埋め込み
酸化膜12上に膜厚約100nmのSOI層14が形成
されたSOI基板のSOI層14に、素子分離膜26を
形成する(図10(a))。次いで、N型のMOSトラ
ンジスタを形成する領域に、例えば、総量2×10 13
-3のボロン(B)イオンを加速エネルギー20keV
で注入する(図10(b))。注入したBは、SOI層
14中において、図11(a)に示すようにガウス分布
状に分布する。
FIG. 10 shows the manufacture of a semiconductor device according to this embodiment.
11 is a process sectional view showing the method, and FIG. 11 is a semiconductor according to this embodiment.
It is a graph which shows the impurity distribution in an apparatus. embedded
An SOI layer 14 having a thickness of about 100 nm is formed on the oxide film 12.
A device isolation film 26 is formed on the SOI layer 14 of the completed SOI substrate.
It is formed (FIG. 10A). Next, N-type MOS transistor
For example, a total amount of 2 × 10 13c
m-3Of boron (B) ions at an acceleration energy of 20 keV
(Fig. 10 (b)). The implanted B is an SOI layer
As shown in FIG. 11A, the Gaussian distribution
Distributed in a shape.

【0034】続いて、熱処理により注入したBを拡散
し、SOI層14中のボロン濃度が均一になるようにす
る(図11(b))。このときの熱処理条件は、Bの拡
散係数をD、時間をtとしたときに、2√(Dt)がS
OI層14の膜厚tSiよりも厚くなるように設定するこ
とが望ましい。このようにして熱処理条件を設定すれ
ば、SOI層14中の不純物濃度がほぼ一定であるとみ
なせるほどに均一になるからである。
Subsequently, the implanted B is diffused by heat treatment so that the boron concentration in the SOI layer 14 becomes uniform (FIG. 11B). The heat treatment condition at this time is that 2√ (Dt) is S when D is the diffusion coefficient of B and t is time.
It is desirable to set the thickness to be larger than the film thickness t Si of the OI layer 14. This is because if the heat treatment conditions are set in this manner, the impurity concentration in the SOI layer 14 becomes uniform enough to be considered to be substantially constant.

【0035】例えば、温度が1000℃であれば60分
程度の熱処理を行えばよいし、温度が900℃であれば
400分程度の熱処理を行えばよい。拡散定数Dは、導
入する不純物により、熱処理温度により異なるので、適
宜熱処理時間を設定することが望ましい。また、不純物
濃度を均一にするためには、拡散定数Dが大きい不純
物、例えば、P型不純物ではBが、N型不純物ではP
(燐)が望ましい。
For example, if the temperature is 1000 ° C., heat treatment may be performed for about 60 minutes, and if the temperature is 900 ° C., heat treatment may be performed for about 400 minutes. Since the diffusion constant D varies depending on the heat treatment temperature depending on the introduced impurities, it is desirable to set the heat treatment time appropriately. Further, in order to make the impurity concentration uniform, an impurity having a large diffusion constant D, such as B for a P-type impurity and P for an N-type impurity, is used.
(Phosphorus) is desirable.

【0036】この熱処理により、注入したBがSOI層
14中に均一に分布すれば、バックグラウンドのアクセ
プタ濃度NBは2×1018cm-3となる。このようにし
て、注入量とSOI層14膜厚とにより一意的にバック
グラウンドのアクセプタ濃度NBを設定することが可能
となる。次いで、イオン注入法によりカウンタードーピ
ングを行う。例えば、総量4×1012cm-3のアンチモ
ン(Sb)イオンを加速エネルギー26keVでイオン
注入する(図10(c))。イオン注入法によれば、注
入エネルギーを変化することにより、投影飛程、即ち距
離Rpを任意に変化することができるので、図8に示す
グラフを用いて注入量を設定することができる。
When the implanted B is uniformly distributed in the SOI layer 14 by this heat treatment, the background acceptor concentration N B becomes 2 × 10 18 cm −3 . In this way, it becomes possible to uniquely set the background acceptor concentration N B by the implantation amount and the film thickness of the SOI layer 14. Next, counter doping is performed by the ion implantation method. For example, a total amount of 4 × 10 12 cm −3 of antimony (Sb) ions is ion-implanted at an acceleration energy of 26 keV (FIG. 10C). According to the ion implantation method, the projection range, that is, the distance R p can be arbitrarily changed by changing the implantation energy. Therefore, the implantation amount can be set using the graph shown in FIG.

【0037】この後、通常のMOSトランジスタ形成工
程と同様にしてゲート電極22、ソース拡散層16、ド
レイン拡散層18等を形成する(図10(d))。この
ようにして形成したMOSトランジスタのチャネル領域
の不純物濃度分布は、図11(c)に示すようになる。
このようにして、均一濃度の基板中にカウンタードーピ
ングを行うことにより、形成したMOSトランジスタの
閾値電圧Vthはカウンタードーピングの際に設定する距
離Rpと注入量ΦDとにより一意的に決定され、その後の
熱処理によりカウンタードープ層の不純物プロファイル
が変化した場合にも、閾値電圧Vthの変動を抑えること
が可能となる。
After that, the gate electrode 22, the source diffusion layer 16, the drain diffusion layer 18, etc. are formed in the same manner as in the normal MOS transistor formation process (FIG. 10D). The impurity concentration distribution of the channel region of the MOS transistor thus formed is as shown in FIG.
By performing counter-doping in a substrate having a uniform concentration in this way, the threshold voltage V th of the formed MOS transistor is uniquely determined by the distance R p and the implantation amount Φ D set during counter-doping. Even when the impurity profile of the counter-doped layer changes due to the subsequent heat treatment, it is possible to suppress the fluctuation of the threshold voltage V th .

【0038】また、図9に示すようにカウンタードープ
層の形成条件を最適化することにより、短チャネル効果
を低減しつつ、所望の閾値電圧Vthを有するトランジス
タを形成することができる。なお、上記実施例では、S
OI基板を用いた場合の半導体装置の製造方法について
示したが、これは次の理由による。即ち、SOI基板を
用いた場合には、SOI層14直下は埋め込み酸化膜1
2であるため、埋め込み酸化膜12方向には不純物はほ
とんど拡散せず、SOI層14の不純物濃度を一定にす
ることが容易だからである。
By optimizing the formation conditions of the counter-doped layer as shown in FIG. 9, it is possible to form a transistor having a desired threshold voltage V th while reducing the short channel effect. In the above embodiment, S
The method of manufacturing the semiconductor device using the OI substrate has been described, but this is for the following reason. That is, when the SOI substrate is used, the buried oxide film 1 is formed just below the SOI layer 14.
The reason for this is that the impurities are hardly diffused in the direction of the buried oxide film 12 and the impurity concentration of the SOI layer 14 can be easily made constant.

【0039】しかしながら、基板の表面側の不純物濃度
を均一にすることができれば、通常のバルク基板を用い
た半導体装置の製造方法においても本発明を適用するこ
とができる。次に、本発明の他の実施例による半導体装
置の製造方法について図12を用いて説明する。
However, if the impurity concentration on the surface side of the substrate can be made uniform, the present invention can be applied to a method for manufacturing a semiconductor device using a normal bulk substrate. Next, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described with reference to FIG.

【0040】図12は本実施例による半導体装置の製造
方法を説明する断面図である。バルクのシリコン基板1
0上に、素子分離膜26を形成した後、図10(b)に
示す実施例と同様にして、パンチスルー防止用の不純物
を導入する。次いで、熱処理により導入した不純物を熱
拡散し、シリコン基板10の表面側の不純物濃度がほぼ
均一になるようにする。この際、導入した不純物はシリ
コン基板の深くまで拡散できるので、図10に示す実施
例のように均一な層を形成することは困難である。
FIG. 12 is a sectional view for explaining the method of manufacturing a semiconductor device according to this embodiment. Bulk silicon substrate 1
After the element isolation film 26 is formed on the substrate 0, impurities for punch-through prevention are introduced in the same manner as the embodiment shown in FIG. Next, the impurities introduced by the heat treatment are thermally diffused so that the impurity concentration on the surface side of the silicon substrate 10 becomes substantially uniform. At this time, since the introduced impurities can diffuse deep into the silicon substrate, it is difficult to form a uniform layer as in the embodiment shown in FIG.

【0041】しかし、後工程の熱処理において基板表面
側の不純物濃度が大きく変化しなければ本発明を適用す
ることができるので、少なくとも基板表面側の不純物濃
度が均一であればよい。なお、十分に深い領域まで深さ
方向の不純物濃度が均一になるように、注入エネルギー
の異なる複数回のイオン注入により不純物拡散層を形成
してもよいし、パンチスルー防止用の不純物を導入せ
ず、ソース−ドレイン間パンチスルーを防止するに十分
な不純物濃度を有する高濃度不純物基板を用いてもよ
い。
However, since the present invention can be applied if the impurity concentration on the substrate surface side does not change significantly in the heat treatment of the subsequent step, it is sufficient that at least the impurity concentration on the substrate surface side is uniform. Note that the impurity diffusion layer may be formed by ion implantation with different implantation energies a plurality of times so that the impurity concentration in the depth direction is uniform to a sufficiently deep region. Alternatively, a high-concentration impurity substrate having an impurity concentration sufficient to prevent punch-through between the source and the drain may be used.

【0042】このようにしてシリコン基板10の表面側
に均一濃度の不純物拡散層28を形成した後、図10
(c)に示す実施例と同様にしてカウンタードーピング
を行い、トランジスタの閾値電圧を調整する。次いで、
通常のMOSトランジスタ形成工程と同様にしてゲート
電極22、ソース拡散層16、ドレイン拡散層18等を
形成する(図12)。
After the impurity diffusion layer 28 having a uniform concentration is formed on the front surface side of the silicon substrate 10 in this way, FIG.
Counter-doping is performed in the same manner as in the example shown in (c) to adjust the threshold voltage of the transistor. Then
The gate electrode 22, the source diffusion layer 16, the drain diffusion layer 18, etc. are formed in the same manner as in the normal MOS transistor formation process (FIG. 12).

【0043】このようにして半導体装置を製造すれば、
バルクの半導体基板を用いた場合にも本発明を適用する
ことができる。即ち、閾値電圧を高くすることなくパン
チスルーを防止でき、熱工程による閾値電圧の変動が小
さい半導体装置をバルク基板上に形成することができ
る。なお、上記の実施例では、N型MOSトランジスタ
に限定して説明したが、ドーパントの導電型を変えるだ
けでP型MOSトランジスタにもそのまま適用すること
ができる。例えば、Pイオンをイオン注入した後に熱処
理を行って基板中の不純物濃度を一定にした後、インジ
ウム(In)イオンを用いたカウンタードーピングを行
ってもよい。
When the semiconductor device is manufactured in this way,
The present invention can also be applied to the case of using a bulk semiconductor substrate. That is, punch-through can be prevented without increasing the threshold voltage, and a semiconductor device in which the fluctuation of the threshold voltage due to the thermal process is small can be formed on the bulk substrate. Although the above embodiments have been described by limiting to the N-type MOS transistor, they can be applied to the P-type MOS transistor as they are by changing the conductivity type of the dopant. For example, after the P ions are ion-implanted, heat treatment may be performed to make the impurity concentration in the substrate constant, and then counter doping using indium (In) ions may be performed.

【0044】[0044]

【発明の効果】以上の通り、本発明によれば、半導体層
に、第1の導電型を有する第1の不純物をドープする第
1の不純物ドーピング工程と、第1の不純物がドープさ
れた半導体層を熱処理し、半導体層中の第1の不純物の
濃度をほぼ均一にする熱処理工程と、熱処理した半導体
層に、第2の導電型を有する第2の不純物をドープする
第2の不純物ドーピング工程と、第1の不純物及び第2
の不純物がドープされた半導体層に、MISトランジス
タを形成するトランジスタ形成工程とにより半導体装置
を製造すれば、後工程の熱処理による閾値電圧の変動を
小さくすることができる。
As described above, according to the present invention, the first impurity doping step of doping the semiconductor layer with the first impurity having the first conductivity type, and the semiconductor doped with the first impurity A heat treatment step of heat-treating the layer to make the concentration of the first impurity in the semiconductor layer substantially uniform; and a second impurity doping step of doping the heat-treated semiconductor layer with a second impurity having a second conductivity type. And the first impurity and the second
If the semiconductor device is manufactured by the transistor forming step of forming the MIS transistor in the semiconductor layer doped with the impurity, the fluctuation of the threshold voltage due to the heat treatment of the subsequent step can be reduced.

【0045】また、第1の不純物ドーピング工程におい
て、第1の不純物のドープ量を増加することによりMI
Sトランジスタの短チャネル効果を低減し、第2の不純
物ドーピング工程において、第2の不純物のドープ量を
増加することによりMISトランジスタの閾値電圧を所
望の値まで低下すれば、閾値電圧を高くすることなく短
チャネル効果を防止できる。
In the first impurity doping step, MI is increased by increasing the doping amount of the first impurity.
If the threshold voltage of the MIS transistor is reduced to a desired value by reducing the short channel effect of the S transistor and increasing the doping amount of the second impurity in the second impurity doping step, increase the threshold voltage. Without short channel effect can be prevented.

【0046】また、上記の半導体装置の製造方法におい
て、SOI基板のSOI層に第1の不純物をドープすれ
ば、熱処理工程において第1の不純物を容易に均一にす
ることができる。また、熱処理工程において、第1の不
純物の拡散定数をD、熱処理時間をt、SOI層の膜厚
をtSiとしたときに、2√(Dt)がtSiよりも大きく
なる温度と時間により熱処理すれば、SOI層中の第1
の不純物の分布をほぼ均一にすることができる。
In the method of manufacturing a semiconductor device described above, if the SOI layer of the SOI substrate is doped with the first impurity, the first impurity can be easily made uniform in the heat treatment step. Further, in the heat treatment step, the diffusion constant of the first impurity D, and the heat treatment time t, the thickness of the SOI layer is taken as t Si, 2√ (Dt) is the temperature and time that is larger than t Si If heat-treated, the first in the SOI layer
The distribution of the impurities can be made substantially uniform.

【図面の簡単な説明】[Brief description of drawings]

【図1】本実施例における数値解析に用いた半導体装置
の構造を示す図である。
FIG. 1 is a diagram showing the structure of a semiconductor device used for numerical analysis in this example.

【図2】従来の半導体装置における閾値電圧のゲート長
依存性を数値解析により求めた結果を示すグラフであ
る。
FIG. 2 is a graph showing a result obtained by numerical analysis of gate length dependence of a threshold voltage in a conventional semiconductor device.

【図3】数値解析に用いた半導体装置におけるチャネル
領域の不純物分布を示すグラフである。
FIG. 3 is a graph showing an impurity distribution in a channel region in a semiconductor device used for numerical analysis.

【図4】閾値電圧とカウンタードープ層の深さとの関係
を示すグラフである。
FIG. 4 is a graph showing the relationship between the threshold voltage and the depth of the counter-doped layer.

【図5】閾値電圧とカウンタードープ層の中心部までの
距離との関係を示すグラフである。
FIG. 5 is a graph showing the relationship between the threshold voltage and the distance to the center of the counter-doped layer.

【図6】閾値電圧とカウンタードープ層の幅との関係を
示すグラフである。
FIG. 6 is a graph showing the relationship between the threshold voltage and the width of the counter-doped layer.

【図7】本実施例に用いた解析モデルの概略を示す図で
ある。
FIG. 7 is a diagram showing an outline of an analytical model used in this example.

【図8】カウンタードープ層のドナー総量とカウンター
ドープ層の中心部までの距離との関係を示すグラフであ
る。
FIG. 8 is a graph showing the relationship between the total amount of donors in the counter-doped layer and the distance to the center of the counter-doped layer.

【図9】本実施例による半導体装置における閾値電圧の
ゲート長依存性を数値解析により求めた結果を示すグラ
フである。
FIG. 9 is a graph showing the results of numerical analysis of the gate length dependence of the threshold voltage in the semiconductor device according to the present example.

【図10】本発明の一実施例による半導体装置の製造方
法を示す工程断面図である。
FIG. 10 is a process sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図11】本発明の一実施例による半導体装置における
不純物分布を示すグラフである。
FIG. 11 is a graph showing an impurity distribution in a semiconductor device according to an example of the present invention.

【図12】本発明の他の実施例による半導体装置の製造
方法を説明する断面図である。
FIG. 12 is a cross-sectional view illustrating the method of manufacturing a semiconductor device according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

10…シリコン基板 12…埋め込み酸化膜 14…SOI層 16…ソース拡散層 18…ドレイン拡散層 20…ゲート酸化膜 22…ゲート電極 24…チャネル領域 26…素子分離膜 28…不純物拡散層 10 ... Silicon substrate 12 ... Buried oxide film 14 ... SOI layer 16 ... Source diffusion layer 18 ... Drain diffusion layer 20 ... Gate oxide film 22 ... Gate electrode 24 ... Channel region 26 ... Element isolation film 28 ... Impurity diffusion layer

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 半導体層に、第1の導電型を有する第1
の不純物をドープする第1の不純物ドーピング工程と、 前記第1の不純物がドープされた前記半導体層を熱処理
し、前記半導体層中の前記第1の不純物の濃度をほぼ均
一にする熱処理工程と、 熱処理した前記半導体層に、第2の導電型を有する第2
の不純物をドープする第2の不純物ドーピング工程と、 前記第1の不純物及び前記第2の不純物がドープされた
前記半導体層をチャネル領域とするMISトランジスタ
を形成するトランジスタ形成工程とを有することを特徴
とする半導体装置の製造方法。
1. A first semiconductor layer having a first conductivity type in a semiconductor layer
A first impurity doping step of doping the impurity of, and a heat treatment step of heat-treating the semiconductor layer doped with the first impurity to make the concentration of the first impurity in the semiconductor layer substantially uniform, A second conductive type second layer on the heat-treated semiconductor layer;
A second impurity doping step of doping the impurity of 1. and a transistor forming step of forming a MIS transistor using the semiconductor layer doped with the first impurity and the second impurity as a channel region. And a method for manufacturing a semiconductor device.
【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記第1の不純物ドーピング工程では、前記第1の不純
物のドープ量を増加することにより前記MISトランジ
スタの短チャネル効果を低減し、 前記第2の不純物ドーピング工程では、前記第2の不純
物のドープ量を増加することにより前記MISトランジ
スタの閾値電圧を所望の値まで低下することを特徴とす
る半導体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein in the first impurity doping step, a short channel effect of the MIS transistor is reduced by increasing a doping amount of the first impurity, In the second impurity doping step, the threshold voltage of the MIS transistor is lowered to a desired value by increasing the doping amount of the second impurity.
【請求項3】 請求項1又は2記載の半導体装置の製造
方法において、 前記半導体層は、SOI基板におけるSOI層であるこ
とを特徴とする半導体装置の製造方法。
3. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor layer is an SOI layer in an SOI substrate.
【請求項4】 請求項3記載の半導体装置の製造方法に
おいて、 前記熱処理工程では、前記第1の不純物の拡散定数を
D、熱処理時間をt、SOI層の膜厚をtSiとしたとき
に、2√(Dt)がtSiよりも大きくなる温度と時間に
より熱処理することを特徴とする半導体装置の製造方
法。
4. The method of manufacturing a semiconductor device according to claim 3, wherein in the heat treatment step, a diffusion constant of the first impurity is D, a heat treatment time is t, and a film thickness of an SOI layer is t Si. 2. A method of manufacturing a semiconductor device, characterized in that heat treatment is performed at a temperature and for a time at which 2√ (Dt) becomes larger than t Si .
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088488A (en) * 2006-10-18 2007-04-05 Renesas Technology Corp Field effect transistor and its manufacturing method
JP2008021874A (en) * 2006-07-13 2008-01-31 Oki Electric Ind Co Ltd Semiconductor device
JP2017174963A (en) * 2016-03-23 2017-09-28 トヨタ自動車株式会社 Method of manufacturing SOI substrate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021874A (en) * 2006-07-13 2008-01-31 Oki Electric Ind Co Ltd Semiconductor device
JP4713415B2 (en) * 2006-07-13 2011-06-29 Okiセミコンダクタ株式会社 Semiconductor element
JP2007088488A (en) * 2006-10-18 2007-04-05 Renesas Technology Corp Field effect transistor and its manufacturing method
JP2017174963A (en) * 2016-03-23 2017-09-28 トヨタ自動車株式会社 Method of manufacturing SOI substrate
US10312133B2 (en) 2016-03-23 2019-06-04 Toyota Jidosha Kabushiki Kaisha Method of manufacturing silicon on insulator substrate

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