JPH0973417A

JPH0973417A - 多重メモリ制御方法

Info

Publication number: JPH0973417A
Application number: JP7226361A
Authority: JP
Inventors: Toshiya Morita; 俊哉森田; Norihiro Uchiyama; 律浩内山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-04
Filing date: 1995-09-04
Publication date: 1997-03-18

Abstract

(57)【要約】【課題】２重化メモリに同一情報を同時に記録する方
法では、両方のメモリのファイルが破壊される可能性が
ある障害には無力であり、簡易な構成と制御で信頼性高
いメモリ制御を可能にする。【解決手段】情報用メモリを領域１と２に区分し、各
書き込みが正常であることを示す正常フラグ１と２の領
域を設け、書き込みに際しては正常フラグを無効とし、
続いて領域１にデータを書き込むステップと、データ書
込終了後、正常フラグ１を書き戻すステップと、続いて
同様にフラグを無効、領域２にデータを書き込み、更に
正常フラグ２を正常と書き戻すステップと、読み出しに
際してはまず正常フラグ１を読み出して正常ならば領域
１のデータを正常として読み出すステップと、正常フラ
グ１が無効で正常フラグ２が正常であれば領域２のデー
タを正常として読み出すステップを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、通信機器や情報
機器のメモリの保持情報に対する信頼性を高めた多重メ
モリ制御方法に関するものである。

【０００２】

【従来の技術】一般に、通信機器等を含む情報処理装置
では、様々な設定情報・履歴情報をメモリに蓄え、この
情報を基に、装置動作及び外部の管理制御装置間との動
作が行える。従って、これらの情報は、極めて重要であ
り、電源の停止及び瞬断又はメモリ基板のオンライン挿
抜により損なわれるものであってはならない。従来は、
信頼性の高い情報保持のため、メモリ基板にバックアッ
プ用バッテリを設けることで対応してきた。しかしなが
ら、保持性や電池使用を避けるため、最近はＲＡＭセル
とＥＥＰＲＯＭセルからなる不揮発性ＲＡＭを用いてい
る。これは、電圧値が、ある値以下（Ｖｓｔとする）に
なると、ＲＡＭセルの内容をＥＥＰＲＯＭセルに転写し
て保持し（以下、ストア動作とする）、電圧値が、ある
値（Ｖｒｃとする）以上になると、ＥＥＰＲＯＭセルの
内容をＲＡＭセルに転写して（以下、リコール動作とす
る）、プロセッサ等のアクセスが可能となる。ところ
が、この方式もＲＡＭセルへの書き込み中の電源ＯＮか
らＯＦＦ（瞬断も含む）の過渡状態においては、電圧変
動等ノイズによるストア動作の誤動作又は電圧＝Ｖｓｔ
より、やや高い電圧値で不揮発性ＲＡＭ周辺の各種ＩＣ
の正常動作が保証されずに、誤った情報がＲＡＭセルに
書き込まれ、電圧＝ＶｓｔでＥＥＰＲＯＭセルに誤った
情報が転写される可能性がある。

【０００３】他の従来例として、これらの要因による誤
った情報を基に、電源復旧後又はメモリ基板のオンライ
ン挿入後、装置が再起動することを防ぐため、特開平６
−３３２８０５号、特開平５−４６４９４号公報では、
下記の方法で情報の信頼性を高めている。即ち、同一情
報を複数の領域に書き込み、電源復旧後に各領域の情報
を読み出して、それぞれ比較を行うことにより信頼性の
判定を行う。その判定は、少なくとも、２つの領域から
読み出した情報が同一であることをもって正常とする。
更に、他の従来例として、特開平２−１２５３５０号公
報では、予めメモリ領域の複数の番地に固定パターンを
書き込み、電源復旧後に情報を読み出した時点で、その
複数の番地の情報が全て予め書き込まれた固定パターン
と一致しているか否かにより、情報の信頼性を判定す
る。図６は、通信装置等のバックアップメモリ制御の一
例のブロック図である。図７には、上記の判定方法によ
るバックアップメモリ制御方式について説明している。
図７では、メモリ領域を領域１（９１）、領域２（９
２）・・・、領域Ｎ（９３）に複数分割している。通常
時、プロセッサ等は、メモリへの書き込み情報が発生す
ると、ステップＳ８１〜Ｓ８４でその情報を、メモリ領
域１（９１）〜Ｎ（９３）それぞれに書き込む（（Ｗ
１）〜（ＷＮ））。その後、電源異常が発生した時、こ
れらの情報は、ＥＥＰＲＯＭセルに転写され復旧後にＲ
ＡＭセルに戻る。この時、ステップＳ９１で領域１〜Ｎ
の情報を、それぞれ読み出し（（Ｒ１）〜（ＲＮ））、
ステップＳ９２，Ｓ９３，Ｓ９６で領域１の情報を中心
に比較を行い、少なくとも１つの他領域の情報と一致す
るなら、領域１の情報を正しいと看做す。この例では、
２つ以上の領域の組み合わせでステップＳ９４，Ｓ９
７，Ｓ９８と、相当繁雑な判断処理が必要となる。

【０００４】更に、他の従来例として、特開平４−３０
５７４３号公報では、正副２つのファイル記憶用メモリ
１０１Ａと１０１Ｂに、ファイル毎に同一ボリュームの
書き込みを行う（ステップＳ１１０，Ｓ１１１）。読み
出し時には、どちらを正に指定したかを調べ（ステップ
Ｓ１０３，Ｓ１０４）、正側のファイル、例えば、１１
１Ａからデータを読み出す（ステップＳ１０５）。とこ
ろで、このシステムは、前提があって、ファイル１１１
Ａと１１１Ｂのどちらが正側になるかは、メモリアクセ
ス実行前に更新記録を調べた上で決定する。つまり、属
性を設定するプロセスがある。一方に不具合があり、更
新がされないと、そちらのファイルは、不具合があると
判定されて古くなり、新の方が正となるという前提があ
る。

【０００５】

【発明が解決しようとする課題】従来のバックアップメ
モリ制御方法は上記のように構成されているので、以下
のような課題があった。即ち、複数の同一情報を読み出
して比較または多数決でデータを得る方法は、回路規模
が大きくなり、かつ処理時間がかかる。異常時には記憶
していた情報を破棄する方法は、再起動に時間がかか
り、かつ履歴情報が得られず障害解析が困難でもある。
また２重化メモリに同一情報を同時に記録する方法で
は、ハードウェアの故障に対しては有効であるが、電源
の瞬断のように両方のメモリのファイルが破壊される可
能性がある障害には無力であり、かつ管理情報ファイル
を持つ必要があった。

【０００６】

【課題を解決するための手段】この発明に係る多重メモ
リ制御方法は、同一情報を含むバックアップ情報用メモ
リを２つの情報領域１と２に区分し、また各情報領域１
ないし２の書き込みが正常であることを示すフラグ１な
いし２の領域を設け、書き込みに際してはまずフラグ１
を無効とし、続いて領域１にデータを書き込むステップ
と、データ書込終了後、フラグ１を書き戻すステップ
と、続いて同様にフラグを無効、領域２にデータを書き
込み、更にフラグ２を正常と書き戻すステップと、読み
出しに際してはまずフラグ１を読み出して正常ならば領
域１のデータを正常として読み出すステップと、フラグ
１が無効でフラグ２が正常であれば領域２のデータを正
常として読み出すステップを備えた。

【０００７】または、バックアップ情報も含むメモリに
少なくとも時間的に新しい情報領域１の書き込みが正常
であることを示すアドレスフラグ１と、結果的に直前の
時間の書き込み情報領域を示すアドレスフラグ２を設
け、書き込みに際しては情報領域１対応のアドレスフラ
グ１を無効と書き込み、また情報領域のアドレス値を設
定するステップと、続いて情報領域１にデータを書き込
むステップと、必要データを所要量書き込み終わるとア
ドレスフラグ１を正常と書き戻すステップと、続いてア
ドレス２の値を必要値に設定するステップと、読み出し
に際してはまずアドレスフラグ１を読み出して正常なら
ば領域１のデータを正常として読み出すステップと、ア
ドレスフラグ１が無効でアドレスフラグ２が正常であれ
ばアドレス２の値から時間的に前の領域までのデータを
正常として読み出すステップを設けた。

【０００８】または、メモリの書き込み情報領域１ない
しＮに対応してそのアドレスとフラグの組からなるフラ
グ情報領域１ないしＮを設け、書き込みに際してはフラ
グ１をいったん無効とし、アドレス１の値を設定するス
テップと、メモリのフラグ情報領域１対応の情報領域１
である上記アドレス１の番地にデータを書き込むステッ
プと、続いてフラグ情報領域１のフラグ１を正常と書き
戻すステップと、更に順に、フラグを２無効、アドレス
２の値を設定、対応するメモリの情報領域２にデータを
書き込み、フラグ２を正常と書き戻すステップを、以
後、情報領域Ｎまで備え、読み出しに際してはフラグ情
報領域１のフラグ１を読み出して正常ならそのアドレス
１の値の情報領域１のデータを正常として読み出すステ
ップと、更に順に、フラグ情報領域２のフラグ２を読み
出して正常ならそのアドレス２対応のメモリの情報領域
２のデータを読み出ステップと、フラグが無効の場合は
対になるアドレス対応の情報領域のデータは破棄するス
テップとを備えてデータを得るようにした。

【０００９】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１で、１１はデータの記録領域Ａを、
１２は同じくバックアップ用の記録領域Ｂを、１は領域
Ａへの正常書き込みが終了したことを示す正常フラグの
領域を示す。また、（Ｗ１）は、プロセッサ等からのフ
ラグＡを無効値書き換え制御、（Ｗ２）は情報領域
（Ａ）への情報書き込み制御、（Ｗ３）はフラグＡ有効
書き換え制御、（Ｗ４）は情報領域（Ｂ）への情報書き
込み制御、（Ｒ１）はフラグＡ読み出し制御、（Ｒ２）
は情報領域（Ａ）からの情報読み出し制御、（Ｒ３）は
情報領域（Ｂ）からの情報読み出し制御を示す。

【００１０】次に、動作について説明する。通常時にス
テップＳ１で、バックアップメモリへの書き込み情報が
発生すると、プロセッサ等はステップＳ２で、フラグＡ
（実際は、１〜２バイトの任意のパターン）の値を無効
値（例えば、ａｌｌ‘１’）に書き換える（Ｗ１）。こ
の後ステップＳ３で、情報領域（Ａ）に情報データを書
き込む（Ｗ２）。書き込みが全て完了した時点のステッ
プＳ４で、フラグＡを有効値に書き戻す（Ｗ３）。この
間に電源異常が発生した場合は、情報領域（Ａ）への書
き込みが完了しておらず、フラグＡは、無効値となって
いる。（Ｗ３）を終えると、ステップＳ６で、プロセッ
サ等は同一情報を情報領域（Ｂ）に書き込む（Ｗ４）。

【００１１】次に、電源異常が発生し、復旧した際の制
御について説明する。プロセッサ等は、電源復旧を認識
すると、ステップＳ１１で、まずフラグＡの値を読み込
み、以下の判定を行う。ステップＳ１３ａ，Ｓ１３ｂ
で、もし、フラグＡが有効値であるなら、情報領域
（Ａ）の情報が最新情報で、かつ、正常な情報であると
判断し、ステップＳ１４で、情報領域（Ａ）の情報を読
み出す。必要なら、この時情報領域（Ｂ）の情報も、情
報領域（Ａ）の情報に書き換えておく。もし、フラグＡ
の値が無効値であった場合は、情報領域（Ａ）への情報
書き込み中に、電源異常が発生したと判断する。

【００１２】情報領域（Ａ）と情報領域（Ｂ）への書き
込み制御は、上記のように、シリアル処理で行われるた
め時間差がある。従って、情報領域（Ａ）への最新情報
書き込み中に、電源異常が発生した場合は、情報領域
（Ｂ）への最新情報書き込み制御が行われておらず、最
新情報の最前の情報が正常に保存されている。このよう
に、もし、フラグＡの値が無効値であった場合は、領域
Ａのデータ書き込み中に異常があったと判断されるの
で、プロセッサ等は、情報領域（Ｂ）の情報を読み出
し、最新情報の直前の情報で装置が再起動し、被害が最
小限度にとどめられ、信頼性の高いシステムが得られ
る。

【００１３】実施の形態２．図２は、実施の形態２の例
を示すものであり、実施の形態１で説明した制御に、更
に、フラグＢを設けたものである。図２において、２は
領域Ｂへの正常書き込みが終了したことを示すＢの正常
フラグの領域を示す。また、（Ｗ５）はフラグＢ無効値
書き換え制御、（Ｗ６）はフラグＢ有効値書き換え制
御、（Ｒ４）はフラグＢ読み出し制御を示す。その他の
（Ｗ１）ないし（Ｗ４），（Ｒ１）ないし（Ｒ３）は、
実施の形態１と同様のことを示す。

【００１４】次に、動作について説明する。通常時に、
ステップＳ１でバックアップメモリへの書き込み情報が
発生すると、プロセッサは、ステップＳ２で、フラグＡ
の値を無効値に書き換える（Ｗ１）。この後ステップＳ
３で、情報を情報領域（Ａ）に書き込む（Ｗ２）。書き
込みが全て完了した時点のステップＳ４で、フラグＡを
有効値以下に書き戻す（Ｗ３）。この間に電源異常が発
生した場合は、情報領域（Ａ）への書き込みが完了して
おらず、フラグＡは、無効値となっている。ここまで
は、実施の形態１と同じであるが、この後にステップＳ
５で、フラグＢの値を無効値に書き換える（Ｗ４）。こ
の後ステップＳ６で、同一情報を情報領域（Ｂ）に書き
込む（Ｗ５）。また、書き込みが全て完了した時点のス
テップＳ７で、フラグＢを有効値に書き戻す（Ｗ６）。
この間に電源異常が発生した場合は、情報領域（Ｂ）へ
の書き込みが完了しておらず、フラグＢは、無効値とな
っている。

【００１５】次に、電源異常が発生し、復旧した際の制
御について説明する。プロセッサ等は、電源復旧を認識
すると、まずステップＳ１１とＳ１２で、フラグＡ，フ
ラグＢの値を読み込み以下の判定を行う。もし、ステッ
プＳ１３で、フラグＡが有効値であるなら、情報領域
（Ａ）の情報が最新情報で、かつ、正常な情報であると
判断し、ステップＳ１４で、情報領域（Ａ）の情報を読
み出す。

【００１６】もし、フラグＡが無効値であるなら、次
に、ステップＳ１５で、フラグＢの判定を行い、フラグ
Ｂの値が有効値であるなら、情報領域（Ｂ）の情報が最
新情報の最前の情報で、かつ、正常な情報であると判断
し、ステップＳ１６で、情報領域（Ｂ）の情報を読み出
す。この時必要なら、情報領域（Ａ）の情報も、情報領
域（Ｂ）の情報に書き換えておく。フラグＢも無効値で
あるなら、ステップＳ１７で、アブノーマルシーケンス
として、デフォルトの情報で再起動し、メモリ基板を障
害とする。この実施例の形態によると、フラグＡ，Ｂ両
方の判定を組み合わせて、よりきめ細かな故障部分の特
定が可能となる。

【００１７】実施の形態３．図３は、実施の形態３の例
を示すものであり、履歴情報等バックアップメモリの特
定番地からシーケンシャルに書き込む（アドレスを１番
地ずつインクリメントして書き込む）ようなメモリ制御
において、その情報量が大きく２面分のバックアップメ
モリ容量を設けるのが困難な場合に対応した例である。
図３において、２１はデータ記録領域、２２はアドレス
Ａ対応の領域、２２ａはその内のフラグＡの正常／無効
（書き込み中）の記録領域、２２ｂはアドレスＡのアド
レス値の記録領域で、２３，２３ｂはそれぞれ同様にア
ドレスＢ対応、アドレスＢ値の領域である。また、（Ｗ
２１）はプロセッサ等からのアドレスＡフラグの無効値
書き換え制御、（Ｗ２２）はアドレスＡのアドレス値イ
ンクリメント制御、（Ｗ２３）は情報領域への情報書き
込み制御（アドレスＡで設定された番地への書き込
み）、（Ｗ２４）はアドレスＡフラグの有効値書き戻し
制御、（Ｗ２５）はアドレスＢのアドレス値設定（最終
のアドレスＡのアドレス値）制御、（Ｒ２１）はアドレ
スＡフラグの読み出し制御を示す。

【００１８】次に、動作について説明する。通常時にス
テップＳ２１で、バックアップメモリへの書き込み情報
が発生すると、プロセッサ等は、ステップＳ２２で、ア
ドレスＡのフラグの値を無効値に書き換える（Ｗ２
１）。次に、ステップＳ２３で、アドレスＡのアドレス
値をインクリメントし（Ｗ２２）、ステップＳ２４で、
そのアドレス値の示す情報領域の番地に情報を書き込む
（Ｗ２３）。以降、情報を全て書き込むまで、上記（Ｗ
２１）〜（Ｗ２３）の動作を繰り返す。全ての情報を書
き換えると、ステップＳ２５で、アドレスＡのフラグの
値を有効値に書き戻す（Ｗ２４）。この間に電源異常が
発生した場合は、情報領域への書き込みが完了しておら
ず、アドレスＡのフラグは無効値となっている。その後
ステップＳ２７で、アドレスＢのアドレス値を最終のア
ドレスＡと同一の値に設定する（Ｗ２５）。

【００１９】次に、電源異常が発生し、復旧した際の制
御について説明する。プロセッサは、電源復旧を認識す
ると、まずステップＳ３１で、アドレスＡのフラグの値
を読み込み以下の判定を行う。もし、ステップＳ３２
で、アドレスＡのフラグの有効値であるなら、アドレス
Ａが示す番地までは、情報領域の情報が最新情報で、か
つ、正常な情報であると判断し、ステップＳ３３で、ア
ドレスＡの領域のデータをアドレス値のところまで読み
出す。必要があれば、アドレスＢのアドレス値を最終の
アドレスＡと同一の値に設定する。もし、アドレスＡの
フラグの値が無効値であった場合は、最新情報の書き込
み中に電源異常が発生したと判断し、予め定められた別
の手順で、例えば、以前のアドレスＢのアドレス値を読
み出す等の処理をする。アドレスＡとアドレスＢの制御
は、上記のように、シリアル処理で行われるため時間差
があり、情報領域への最新情報書き込み中に、電源異常
が発生した場合は、アドレスＢのアドレス値には、最新
情報の最前の情報が書き込まれている番地が正常に保存
されている。従って、もし、アドレスＡのフラグの値が
無効値であった場合は、プロセッサ等は、アドレスＢに
設定されている番地までの情報を読み出し、最新情報の
最前の情報で装置が再起動する（ロールメモリ方式に対
しては、アドレス値にロール情報を付加することで対処
する）。

【００２０】実施の形態４．図４は、実施の形態２と３
を併せて実施した例を示すものであり、実施の形態３で
説明した制御に、更に、アドレスＢにもフラグを設けた
ものである。図４において、２３ａはアドレスＢの正常
／無効フラグ領域で、その他は先の実施の形態３のそれ
と同じものである。また、（Ｗ２６）はアドレスＢのフ
ラグの無効値書き換え制御、（Ｗ２７）はアドレスＢフ
ラグの有効値書き戻し制御、（Ｒ２２）はアドレスＢの
フラグ読み出し制御を示す。その他の（Ｗ２１）〜（Ｗ
２５），（Ｒ２１）は、先の実施の形態３と同様のもの
である。

【００２１】次に、動作について説明する。ステップＳ
２１ないしＳ２４の書き込み、Ｓ２５のフラグの書き戻
しまでは、実施の形態３と同様である。次に、ステップ
Ｓ２６で、アドレスＢのフラグを無効値に書き換え（Ｗ
２６）、ステップＳ２７で、アドレスＢのアドレス値を
最終のアドレスＡと同一の値に設定する（Ｗ２５）。そ
の後ステップＳ２８で、アドレスＢのフラグを有効値に
書き戻す（Ｗ２７）。この間に、電源異常が発生した場
合は、アドレスＢのアドレス値を最終のアドレスＡと同
一の値に設定する制御が完了しておらず、アドレスＢの
フラグは、無効値となっている。

【００２２】次に、電源異常が発生し、復旧した際の制
御について説明する。この場合も、ステップＳ３１ない
しＳ３３は、先の実施の形態３と同様である。ステップ
Ｓ３２で、もし、アドレスＡのフラグが無効値であるな
ら、次に、ステップＳ３４で、アドレスＢのフラグを読
み出し、ステップＳ３５で、アドレスＢのフラグの判定
を行う。フラグＢの値が有効値であるなら、アドレスＢ
のアドレス値が示す番地までは、情報領域の情報が正常
な情報であると判断し、ステップＳ３６で、このデータ
を用いて装置が再起動する。フラグＢも無効値であるな
ら、ステップＳ３６で、アブノーマルシーケンスとし
て、デフォルトの情報で再起動し、メモリ基板を障害と
する（ロールメモリ方式に対しては、アドレス値にロー
ル情報を付加することで対処する）。

【００２３】実施の形態５．図５は、実施の形態５の例
を示すものであり、履歴・設定情報等で番地単位でラン
ダムに書き込まれる重要な情報で、かつ、実施の形態１
に示したように、２面分のバックアップメモリ容量を設
けるのが、困難な場合に対応した実施の例である。図
中、４１はアドレス＊＊＊＊＊対応領域、４１ａはその
内のフラグの正常／無効（書き込み中）の記録領域、４
１ｂは実際のデータ書き込み範囲アドレスの記載領域で
ある。４２，４２ａ，４２ｂはそれぞれアドレス△△△
△△対応領域、同フラグ正常／無効、データ書き込みア
ドレス領域であり、４３，４３ａ，４３ｂもそれぞれア
ドレス□□□□□のそれぞれ対応の領域である。図５
中、（Ｗ４１）はプロセッサ等からの＊＊＊＊＊番地へ
の（フラグ＋情報）の書き込み制御、（Ｗ４２）は△△
△△△番地への（フラグ＋情報）の書き込み制御、（Ｗ
４３）は□□□□□番地への（フラグ＋情報）書き込み
制御、（Ｒ４１）は＊＊＊＊＊番地からの（フラグ＋情
報）の読み出し制御、（Ｒ４２）は△△△△△番地から
の（フラグ＋情報）の読み出し制御、（Ｒ４３）は□□
□□□番地からの（フラグ＋情報）読み出し制御を示
す。

【００２４】次に、動作について説明する。通常時ステ
ップＳ４１で、バックアップメモリへの書き込み情報が
発生すると、プロセッサは、ステップＳ４１で、書き込
み番地（＊＊＊＊＊番地）を設定し、書き込み情報にフ
ラグ（実際は、任意のパターン）を付加して書き込みを
行う。この間に、電源異常が発生した場合は、＊＊＊＊
＊番地に書き込まれたフラグは、無効値になっている。
データ書き込みが終わると、ステップＳ４３で、フラグ
４１ａを正常と書き戻し（Ｗ４１）、更に、ステップＳ
４４で、アドレス△△△△△番地を設定する。アドレス
△△△△△への情報書き込み中に、電源異常が発生した
場合は、△△△△△番地に書き込まれたフラグは、無効
値になっている。このアドレス△△△△△へのデータの
書き込みが終わると、ステップＳ４５で、フラグ４２ａ
を正常と書き戻し（Ｗ４２）、更に、次のアドレス番地
を設定する。この制御を繰り返し、アドレス□□□□□
への最後の書き込み情報終了後、ステップＳ４７で、フ
ラグ４３ａを正常と書き戻す。もし、アドレス□□□□
□へのデータ書き込み中に、電源異常が発生した場合
は、□□□□□番地に書き込まれたフラグは、無効値に
なっている。

【００２５】次に、電源異常が発生し、復旧した際の制
御について説明する。プロセッサは、ステップＳ５１
で、電源復旧を認識すると、通常通り各番地のバックア
ップ情報を読み出す。例えば、ステップＳ５２で、＊＊
＊＊＊番地の情報を読み出した時、（Ｒ４１）フラグの
値を読み込み、もし、ステップＳ５４で、有効値であれ
ば、ステップＳ５６で、＊＊＊＊＊番地の情報を取り込
み、無効値なら書き込み中に、電源異常が発生したと判
定し、その情報を破棄する。以下、上記の動作を繰り返
し、△△△△△番地、□□□□□番地についても同様に
行う（（Ｒ４２），（Ｒ４３））。各番地への書き込み
制御は、上記のように、シリアル処理で行われるため時
間差があり、ある番地への情報書き込み中に、電源異常
が発生した場合は、その他の番地のフラグは有効値であ
り、情報も正常な情報が保持されている。以上により、
バックアップメモリへの書き込み中に、電源異常が発生
した場合にも、多くとも１ブロック番地分の情報損失に
抑えることができる。

【００２６】

【発明の効果】この発明によれば、大規模なＨ／Ｗと、
複雑な管理用のＳ／Ｗを用いないで、電源異常から復旧
した際に、容易にバックアップメモリの最新情報を確認
できる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１の例を示す図である。

【図２】本発明の実施の形態２の例を示す図である。

【図３】本発明の実施の形態３の例を示す図である。

【図４】本発明の実施の形態４の例を示す図である。

【図５】本発明の実施の形態５の例を示す図である。

【図６】バックアップメモリ制御の構成例を示す図で
ある。

【図７】従来のバックアップメモリの構成と動作を示
す図である。

【図８】従来の他のバックアップメモリの構成と動作
を示す図である。

【符号の説明】

１フラグＡ領域、２フラグＢ領域、１１情報（デ
ータ）領域Ａ、１２情報（データ）領域Ｂ、２１情報
（データ）領域、２２アドレスＡ対応領域、２２ａ
アドレスＡフラグ領域、２２ｂアドレスＡ値領域、２
３アドレスＢ対応領域、２３ａアドレスＢフラグ領
域、２３ｂアドレスＢ値領域、４１アドレス＊＊＊＊
＊対応領域、４１ａフラグ領域、４１ｂ情報領域、
４２アドレス△△△△△対応領域、４２ａフラグ領
域、４２ｂ情報領域、４３アドレス□□□□□対応領
域、４３ａフラグ領域、４３ｂ情報領域、Ｓ２フラ
グＡ無効化ステップ、Ｓ３情報Ａ書き込みステップ、
Ｓ４フラグＡ正常化ステップ、Ｓ５フラグＢ無効化
ステップ、Ｓ６情報Ｂ書き込みステップ、Ｓ７フラ
グＢ正常化ステップ、Ｓ１３フラグＡ判定ステップ、
Ｓ１４情報Ａ読み出しステップ、Ｓ１５フラグＢ判
定ステップ、Ｓ１６情報Ｂ読み出しステップ、Ｓ２２
アドレスＡ無効化ステップ、Ｓ２４情報Ａ書き込み
ステップ、Ｓ２５アドレスＡフラグ正常化ステップ、
Ｓ２６アドレスＢ無効化ステップ、Ｓ２７情報Ｂ書
き込みステップ、Ｓ２８アドレスＢフラグ正常化ステ
ップ、Ｓ３２アドレスＡフラグ判定ステップ、Ｓ３３
アドレスＡ値の情報読み出しステップ、Ｓ３５アド
レスＢフラグ判定ステップ、Ｓ３６アドレスＢ値の情
報読み出しステップ。

Claims

【特許請求の範囲】

【請求項１】同一情報を含むバックアップ情報用メモ
リを２つの情報領域１と情報領域２に区分し、また上記
情報領域１の書き込みが正常であることを示すフラグ１
の書き込み領域を設け、書き込みに際してはまず上記フラグ１を無効（書込中）
としてから上記情報領域１にデータを書き込むステップ
と、続いて上記情報領域１への書き込み終了後にフラグ１を
正常と書き戻すステップと、続いて情報領域２にデータを書き込むステップと、読み出しに際しては、まずフラグ１を読み出して正常な
らば情報領域１のデータを正常として読み出すステップ
と、フラグ１が正常でなければ情報領域２のデータを正常と
して読み出すステップを含む多重メモリ制御方法。
【請求項２】また更に、情報領域２の書き込みが正常
であることを示すフラグ２の書き込み領域を付加し、書き込みに際して、情報領域１の書き込みが正常終了し
てフラグ１が書き戻された後、情報領域２にデータを書
き込むステップの前に、フラグ２を無効とするステップ
と、情報領域２にデータを書き込んだ後、フラグ２を正
常と書き戻すステップと、読み出しに際しては、フラグ１が正常でなければ次にフ
ラグ２を読み出し、正常であれば情報領域２のデータを
正常として読み出すステップにつなぎ、フラグ２も正常でなければ故障が発生したと判定するス
テップを付加したことを特徴とする請求項１記載の多重
メモリ制御方法。
【請求項３】バックアップ情報も含むメモリに少なく
とも時間的に新しい情報領域１のアドレス値を書き込む
アドレス１領域と、情報領域１の書き込みが正常である
ことを示すアドレスフラグ１の領域と、結果的に直前の
時間の書き込み情報領域を示すアドレス２領域を設け、書き込みに際しては、まず上記情報領域１対応のアドレ
スフラグ１を無効（書込中）と書き込み、アドレス１の
値を設定するステップと、続いて情報領域１にデータを書き込むステップと、必要データを所要量情報領域に書き込み終わるとアドレ
スフラグ１を正常と書き戻すステップと、続いてアドレス２の値を所定の値に設定するステップ
と、読み出しに際してはまずアドレスフラグ１を読み出して
正常ならば情報領域１のデータを正常として読み出すス
テップと、アドレスフラグ１が無効であればアドレス２の値から前
の情報領域までのデータを正常として読み出すステップ
を含む多重メモリ制御方法。
【請求項４】また更に、アドレスフラグ２を付加し、書き込みに際しては、アドレスフラグ１を正常と書き戻
して後、アドレスフラグ２を無効（書込中）と書き込む
ステップと、アドレス２の値を設定するステップの後、
アドレスフラグ２を正常と書き戻すステップと、読み出しに際しては、アドレスフラグ１が正常でなけれ
ば続いてアドレスフラグ２を読みだし、正常であればア
ドレス２の値から時間的に前の領域までのデータを読み
出すステップにつなぎ、アドレスフラグ２も正常でなけ
れば故障があると判定するステップを付加したことを特
徴とする請求項３記載の多重メモリ制御方法。
【請求項５】メモリの書き込み情報領域１ないしＮに
対応してそのアドレスとフラグの組からなるフラグ情報
領域１ないしＮを設け、書き込みに際してはまず上記フラグ情報領域１のアドレ
ス１の値を設定し、フラグ１を無効（書込中）とするス
テップと、続いてメモリの上記アドレス１の値対応の情報領域１に
データを書き込むステップと、続いて情報領域１へのデータ書き込み終了後に上記フラ
グ情報領域１のフラグを１正常（書き込み終了）と書き
戻すステップと、更に順に、次の書き込みのアドレス２の値を設定し、フ
ラグ２を無効とするステップ、メモリのアドレス２の値
対応の情報領域２へのデータの書き込みステップ、フラ
グ２を正常と書き戻すステップを、以後、情報領域Ｎま
で設け、読み出しに際してはフラグ情報領域１のフラグ１を読み
出して正常なら上記アドレス１の値対応の情報領域１の
データを正常として読み出すステップと、更に順に、フラグ情報領域２のフラグ２を読み出して正
常ならそのアドレス２に対応するメモリの情報領域２の
データを読み出していき、読み出したフラグが無効の場
合は対になるアドレスの値対応の情報領域のデータは破
棄することでデータを得る多重メモリ制御方法。