JPH09503609A

JPH09503609A - ビット・マッピングの装置および方法

Info

Publication number: JPH09503609A
Application number: JP7522084A
Authority: JP
Inventors: シンデラー、ハンズ、ルドルフ; リュッテン、ロナルド、ピィーター
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1994-02-25
Filing date: 1994-02-25
Publication date: 1997-04-08
Also published as: DE69424315D1; WO1995023380A1; EP0746823A1; US6023466A; DE69424315T2; EP0746823B1

Abstract

(57)【要約】内容アドレス可能メモリ（ＣＡＭ）を使用しない高速ｎビット−ｋビット変換装置またはマッピング装置が記載される。これは、本質的に２つの従来の記憶装置（ＲＡＭ）を使用することを特徴とする。第一の記憶装置（３）内には、ｎビット・ワードが、好ましくは２進探索キーによって決定された順序で記憶される。第２の記憶装置（４）は、対応するｋビット変換を保持する。どちらの記憶装置も、入力ｎビット・ワードと第１の記憶装置の内容との一致を見つけるために実行される探索中に確立される本質的に同じアドレスによってアドレス指定される。本発明の変形例では、並列比較の使用およびパイプラインの使用が示される。

Description

【発明の詳細な説明】ビット・マッピングの装置および方法キーワード、アドレス、識別子などのｎビット幅ワードの部分集合からｋビット幅ワード（ｋ＜ｎ）の集合への写像を仮定すれば、本発明は、所与のｎビット・ワードに対応するｋビット・ワードを迅速に探索する方法および装置に関する。さらに詳細には、本発明は、特に高速並列処理や遠隔通信などデジタル・データの高速転送を必要とするアプリケーションで使用するためのｎビット−ｋビット変換装置またはマッピング装置の作成、使用および維持に関する。さらに詳細には、本発明は、デジタル・データが探索キーによって指定された順序でその中に記憶されるランダム・アクセス・メモリを使用するｎ−ｋビット・マッピングの装置および方法に関する。［背景技術］計算および通信では、例えば命令、メモリ位置、ノードまたはホストのアドレスを表わすｎビットを有する２ⁿ個の可能なワードのうち、かなり小さい部分集合だけが実際に特定の場所または時間においてサポートまたは使用される状況に遭遇することが多い。本発明を説明するために、ワードのこの小さい数を２^kによって示す。ｋはｎより小さい整数である。不要な支出および資源の未使用を回避するために、局所的または一時的なアプリケーションで使用されるｎビット・ワードをｋビット・ワードへ変換することによってこの状況を解決することができる。関連技術分野に関連する用語では、この変換を「ルックアップ」機能または「マッピング」機能と呼ぶ。以下に示すＡＴＭ型スイッチング・システム内でのヘッダ変換についての説明は、この一般概念の例となるであろう。現在、ＡＴＭスイッチング技法はすべての大手通信装置メーカが開発中である。ＡＴＭは、非同期転送モードの頭字語である。このスイッチング技術では、顧客の構内から来るデジタル・データ、例えば家やオフィスから、ローカル・エリア・ネットワーク（ＬＡＮ）から、または他のスイッチ、ルータまたはゲートウェイからの接続から来るデジタルデータを交換することができる。ＡＴＭで転送されたデータは、セルと呼ばれる標準サイズのパケットに分割される。各セルは、受取人と受信側のノードまたはユーザに関する情報を含むヘッダを具備する必要がある。現在有効な規格によれば、ＡＴＭセルの受信者を識別するビット列は、２８ビット幅であり、仮想パス識別子（ＶＰＩ）フィールドと仮想チャネル識別子（ＶＣＩ）フィールドに分割される。この可能な２²⁸個のアドレスのうち最新技術のＡＴＭ交換機は一度に約１００００個のアドレスをサポートする。ｋは１３または１４の値をとると仮定する。したがって、このスイッチでは、２^k個の入りＶＰＩ／ＶＣＩを新しいＶＰＩ／ＶＣＩに変換し、次いで、例えばそれぞれのデータ・パケットをその最終宛先アドレスへ「ホップ」させることができる。このヘッダ変換は、着信ＶＰＩ／ＶＣＩを識別し、それと対になるＶＰＩ／ＶＣＩに変換するルックアップ・テーブルを使って実施される。サポートされるＶＰＩ／ＶＣＩの数（２^k）を可能なＶＰＩ／ＶＣＩの数（２ⁿ、ｎ＝２８）と比較すると、ｎビット・ワードを対にする簡単なルックアップ・テーブルは、圧倒的な数のエントリに対応物がないので効果のないことがすぐに分かる。この問題は、交換機によってサポートされるｎビット・アドレスをｋビット・ワードに（中間）変換し、第２のルックアップ・ステップにおいて２^k個のエントリのみを有するテーブル内でｎビット・ワードへ（最終）送変換することによって解決される。この第２のルックアップ・ステップは容易に実施できるので、従来技術では、サポートされるｎビット・ワードをｋビット・ワードにマッピングまたは変換する問題に焦点を絞っている。ｎ−ｋビット変換では一般に内容アドレス可能メモリ（ＣＡＭ）を使用する。この技法の例は、ｎビットＶＰＩ／ＶＣＩを着信ＡＴＭセルのヘッダから抽出し、ＣＡＭ内に入れるヨーロッパ特許明細書ＥＰ−Ａ−０５００２３８号に記載されている。ＣＡＭのｋビット出力ワードを使用して、発信ＡＴＭセルに付与すべき新しいＶＰＩ／ＶＣＩを保持する従来のランダム・アクセス・メモリ（ＲＡＭ）をアドレス指定する。高性能インターネット・ルータ用の類似の方法がＩＢＭのTechnical Disclosure Bulletin，Vol .36，No.02、１９９３年２月、ｐｐ．１５１−１５３に提案されている。本明細書に記載のインターネット・プロトコル（ＰＩ）ネットワークでは、そのノード用に３２ビット・アドレスを使用するが、根本的な問題は変わらない。ＣＡＭの広くは、原理的に実施が容易であるが、そのコストによって普及が妨げられている。ＣＡＭは、同時ｎビット幅比較動作用に特別に設計する必要があり、その結果ランダム・アクセス・メモリと比較してビット当たりのトランジスタの数が著しく多くなる。このため、高価なＣＡＭの代わりにそれほど高価でないＲＡＭを使用するいくつかの試みが企てられた。本発明は広義にはＣＡＭの代わりにＲＡＭを使用する新しい方法と考えられるので、そのような置換についての従来の提案を以下に簡単に要約する。ヨーロッパ特許明細書ＥＰ−Ａ−０４５９７０３号には、ＲＡＭアレイおよびカウンタを含む内容アドレス可能メモリが記載されている。このカウンタは、デコーダを使用してメモリ・アレイのすべてのエントリを循環する。メモリの出力は連続的に入力信号値と比較される。比較器は、一致が生じたか否かを示す信号を発生する。入力信号値と現在ＲＡＭから選択された値が一致した場合、適切なカウンタ値がスタック・バッファに加えられる。このスタック・バッファは、一致したＲＡＭのエントリに対応するカウンタの値を記憶するために使用する。この説明によれば、スタックは待ち行列として編成することもでき、また、単一の値を記憶する単一レジスタでもよい。入力値を変換する方法は記載されていない。さらに、ヨーロッパ特許明細書ＥＰ−Ａ−０４５９７０３号では、ＲＡＭに記憶されるエントリの特定の配列について示唆されていない。ハイブリッドＣＡＭ／ＲＡＭ回路はヨーロッパ特許明細書ＥＰ−Ａ−０２２８９１７号から周知である。被比較数を搬送する信号バスを、ＣＡＭセクションに加えられる第１の部分と、比較器に記憶される第２の部分とに分割する。比較が順調に行われた場合、ＣＡＭセクションは、一致信号と、ＲＡＭセクション内のエントリを指すポインタとを生成する。このエントリを被比較数の第２の部分と比較する。ＲＡＭセクション内のエントリをＣＡＭセクションによって発生されたポインタに従って記憶する。エントリの具体的な順序については記載されていない。探索キーに従って分類リスト内のレコードを維持することが可能なメモリ構造が、ＰＣＴのもとで発表された国際出願ＷＯ９０／０４８４９号に記載されている。メモリ構造の１つの具体的な用途は、内容アドレス可能メモリのコアとして使用することである。本質的に、レコードの定義された順序を複数の隣接するメモリ位置に保持する、高速挿入動作および高速削除動作が記載されている。エントリの分類リストは、適切な探索アルゴリズムによって探索できる。探索アルゴリズムの例として、二分探索が記載されている。上記の従来技術に鑑みて、本発明の目的は、内容アドレス可能メモリを使用しない高速ｎビット−ｋビット変換装置またはマッピング装置を提供することである。広範囲のアプリケーションが可能なようにｋビット・ワードの選択に関する制約はない。本発明の具体的目的は、特にＶＣＩ／ＶＰＩ変換用の、１００Ｍｂｐｓを超えるデータ・スループットを有するデータ交換機用の高速ｎビット−ｋビット変換を可能にすることである。［発明の開示］本発明の基本的な特徴には、本明細書ではそれそれ探索ＲＡＭおよびルックアップＲＡＭと呼ぶ２つのランダム・アクセス・メモリ（ＲＡＭ）が含まれる。探索ＲＡＭへのエントリはｎビット幅であり、一方、ルックアップＲＡＭに記憶されるデータはそのエントリのｋビット変換を表す。着信ｎビット・ワードは探索ＲＡＭ内のエントリと比較され、一致した場合、対応するｋビット変換がルックアップＲＡＭから読み出される。この目的で、探索ＲＡＭ内のｎビット・エントリも、ルックアップＲＡＭ内のそのそれぞれのｋビット変換も、同じアドレスによって直接アドレス可能である。「直接アドレス可能」という用語は、両方のＲＡＭのアドレス間の任意の固定した関係を含むことを意味する。すなわち、探索ＲＡＭに記憶されたｎビット・ワードのアドレスが見つかると、対応するｋビット変換のアドレスが直ちに得られ、あるいは迅速かつ簡単に計算することができる。探索ＲＡＭの一致するエントリのアドレスをそのエントリのｋビット変換として単に使用するのは、最も迅速な変換方法であるが、本発明ではフレキシビリティを大きくするためにこの方法を公表しない。探索ＲＡＭ内の一致するｎビット・エントリの確立されたアドレスを、ルックアップＲＡＭに記憶された実際のｋビット変換を指す中間ポインタとして使用すると、このｋビット変換が、探索プロセスによって課せられる制約なしに選択できる。この好ましい探索プロセスはそれ自体二分探索と呼ばれるが、エントリ数が少ない場合は他の探索プロセスも実施可能である。二分探索は、特定のエントリについて、そのエントリがその中にあることが分かっているテーブルの１／２を連続的に見ることによって、順序付き稠密テーブル（すなわち、テーブルのあらゆるセルがエントリを含む）を迅速に探索する、確立された方法である。本発明の範囲内で、探索ＲＡＭのエントリを二分探索の要件に従って配列させる。本発明の基本的実施形態では、探索ＲＡＭのエントリを昇順（または降順）に記憶する。本発明の他の実施形態では、並列比較に適合するように、または下記で説明するようにルックアヘッド／パイプライン変形が可能なように、この順序を変更する。探索動作は、探索エンジンまたは探索マシンによって制御される。「マシン」または「エンジン」という用語は、当技術分野においてホストまたは専用マイクロプロセッサ上で実行されるソフトウェアかまたは特注ハードウェアである装置を記述するのに普通に使用されることに留意されたい。しかしながら、高速スイッチング技術では、ハードウェアとして有限状態マシンの形での実施のみが実施可能である。探索エンジンは、着信ｎビット・ワードと一致する探索ＲＡＭ内のエントリのアドレスおよびルックアップＲＡＭに記憶されたそれぞれのｋビット変換のアドレスを決定する。この目的で、探索エンジンでは二分探索機構を使用する。アドレス・レジスタの内容は、比較動作の結果に従って変更される。新しいアドレスは、前の探索ステップの後に残る探索可能なエントリのテーブルの中央を指示する。本発明の基本的変形例では、探索ＲＡＭの中央のエントリを入力値と比較する。この比較の結果（およびエントリのテーブルが昇順で記憶されているか降順で記憶されているか）に応じて、探索ＲＡＭアドレス空間の上側半分または下側半分の中央をアドレス指定する。このプロセスは、探索された値に迅速に集束し、あるいは一致するエントリが探索ＲＡＭ内に記憶されていないことを示す。本発明の他の実施形態では、番号ｉの比較を並列で行い、二分探索が大幅に加速される。この実施形態では、１つのｉ ×ｎビット幅探索ＲＡＭを使用するか、またはデータ幅のより小さい適切な数の探索ＲＡＭを使用する必要がある。さらに、探索エンジンは、並列比較の結果を識別し、それに応じてアドレスを修正する手段を有する。本発明の他の実施形態では、パイプライン／ルックアヘッド機構を使用する。すなわち、探索ＲＡＭをアドレス指定するステップを、アドレス指定されたエントリを比較するステップから分離し、両方のステップを同じ命令サイクル内で実施する。この実施形態の実施速度は、もはや両方のステップを実施する時間に左右されず、遅い方のステップに左右される。上述のように、２つの条件に注意する必要がある。第一に、探索ＲＡＭのエントリを、二分探索機構によって規定される順序に保つ必要がある。第二に、ルックアップＲＡＭのエントリを、探索ＲＡＭの対応するエントリのアドレスによって直接アドレス可能にしておく必要がある。したがって、探索ＲＡＭのすべての更新にルックアップＲＡＭの対応する更新が伴う。探索プロセスのためのＲＡＭの操作容易性を維持するために、更新自体、すなわち両方のＲＡＭへのエントリの挿入および削除を「リップリング」モードで行うことが好ましい。二分探索では隣接するエントリが等しい場合でも正しい結果が得られることを利用して、更新プロセスを段階的に行う。リップリング・モードでは、更新プロセスを段階的に行う。エントリを挿入する場合、テーブルの一番上のエントリをすぐ下の位置へ複写する。次いで、すぐ下のエントリを一番上のエントリの元の位置へ複写し、新しいエントリを挿入すべき位置に達するまでこれを繰り返す。次いで、そのエントリをそのアドレスの位置に複写する。このプロセスでは、上述の探索プロセス間で使用できる時間間隔を使用する。エントリを削除する場合、基本的に挿入プロセスの逆転を行う。削除すべきエントリをすぐ下の分類位置のエントリによって上書きし、テーブル全体が再配列されるまでこれを繰り返す。このプロセスも、探索プロセス間で使用できる時間間隔で実行できる。更新頻度は通常探索プロセスの頻度よりも数桁小さいので、挿入も削除もプログラム式マイクロプロセッサによってまたはハードウエアによって容易に実施できる。「リップリング」プロセスを通常探索プロセスにインターリーグすることができない場合、一方が更新され、他方が動作する２対の探索／ルックアップＲＡＭを使用することができる。ＲＡＭの両方の対の間のトグルは、適切に制御されたマルチプレクシング・デバイスによって容易に行える。本発明の特徴であると考えられる上記その他の新規の特徴は、添付の請求の範囲に示す。しかしながら、本発明自体、ならびに好ましい使用方法、および本発明の他の目的および利点は、添付の図面を参照しながら例示的実施形態についての以下の詳しい説明を読めば最もよく理解できよう。以下の図面を参照しながら本発明について詳細に説明する。［図面の簡単な説明］第１図は、１つの比較器を含む本発明の基本構成要素を示すブロック図である。第２図は、並列比較が可能な本発明の実施形態のブロック図である。第３図は、パイプライン／ルックアヘッド機構を使用する本発明の実施形態のブロック図である。第４図は、可能な変換が少数の場合に適した本発明の基本構成要素を示すブロック図である。［発明の好ましい実施例］第１の例は、ＡＴＭスイッチ環境（図示せず）内で実施されるＶＰＩ／ＶＣＩ変換の重要な特徴を示す。ＡＴＭセルのヘッダから、２８ビットＶＰＩ／ＶＣＩデジタル・データ・シーケンスを抽出し、次いで第１図を参照して、それを信号バス１を介して２８ビット比較器２に引加する。さらに第１図を参照すると、２つのランダム・アクセス・メモリが示されている。そのうちの探索ＲＡＭ３と呼ばれる第１のランダム・アクセス・メモリは１６３８４×２８ビット・アレイとして編成されている。その出力データ線は２８ビット比較器２に接続されている。探索ＲＡＭ３はスイッチによって一度にサポートされるすべてのＶＰＩ／ＶＣＩを含む。ルッタアップＲＡＭと呼ばれる第２のランダム・アクセス・メモリ４は１６３８４×１４ビット・アレイとして編成されている。その１４ビット・エントリは例えば入力ＶＰＩ／ＶＣＩがそこから抽出したＡＴＭセルに付与すべき新しい２８ビットＶＰＩ／ＶＣＩを含む他のメモリ・アレイを指すポインタを表す。両方のＲＡＭ３、４のアドレス・バス５は１４ビット・レジスタ６に接続されている。このアドレス・レジスタのビットは探索エンジン７によって設定される。探索エンジンの動作について説明する前に、探索ＲＡＭ３に記憶されるエントリまたはレコードは単調な順序で並べられていることに留意されたい。本明細書では単調を数学的な意味で定義する。すなわち、各エントリは隣接するメモリ・アドレスにあるその先行アドレスよりも大きいかそれに等しい。本質的に、探索ＲＡＭは、エントリがその数値に従って並べられたアレイを含む。探索ＲＡＭが上述のように配列され、ルックアップＲＡＭ４が探索ＲＡＭのそれぞれのエントリと同じアドレスに記憶されている場合、探索エンジン７は、以下のサイクルによって記述される動作を実施する。本明細書では、レジスタ６の内容をＡＤＤＲＲＥＧと呼び、数の２進表現にはその前に「Ｂ」を付ける。サイクル０Ｂ「１」にセットされた最上位ビットを除いて、レジスタ６内のＡＤＤＲＲＥＧの全ての値を０にセットする。ＡＤＤＲＲＥＧの値は探索ＲＡＭ３へ伝播し、探索ＲＡＭの出力が線１によって供給されるｎビット・ワードと比較される。サイクル１ＡＤＤＲＲＥＧの新しい値を次のように決定する。サイクル０の比較の結果が、ｎビット入力ワードが探索ＲＡＭ出力よりも小さかった場合、ＡＤＤＲＲＥＧのビット０（最上位ビット）がＢ「０」にリセットされる。比較と無関係に、ｋビット幅レジスタのビット１はＢ「１」にセットされる。サイクルｉ（０＜ｉ＜ｋ−１の場合）ｎビット入力ワードがサイクルｉ−１の探索ＲＡＭ出力よりも小さい場合、ビットｉ−１はＢ「０」にリセットされ、ＡＤＤＲＲＥＧのビットｉは常にＢ「１」にセットされる。ＡＤＤＲＲＥＧの他のビットは不変である。サイクルｋ−１ｎビット入力ワードがサイクルｋ−２の探索ＲＡＭ内容ルックアップよりも小さい場合、ＡＤＤＲＲＥＧのビットｋ−１がＢ「０」にリセットされる。サイクルｋｎビット入力ワードがサイクルｋ−１の探索ＲＡＭ内容ルックアップに等しい場合、出力信号線８がＢ「１」（ＶＡＬＩＤ）にセットされ、そうでない場合はＢ「０」にリセットされる。この動作は、入力ｎビット・ワードのｋビット変換を表すルックアップＲＡＭ４の出力９によって完了する。ｎ−ｋビット・ルックアップを実行するのに必要なサイクルの数は、せいぜいＫ＋１である。探索ＲＡＭ３に記憶されたテーブル内にｎビット・ワードが存在しない場合、信号線８は０のままとなる。次に、第２図を参照すると、並列になった３つの比較器２２１、２２２、２２３で動作する本発明の例が示されている。探索ＲＡＭ２３は、８つの行と３つの列を有するマトリクスとして編成されている。この例のエントリの数は、その基本原理が容易に理解できるように、１５個に制限されている。それぞれ括弧内に序数を付けたそれら１５個のエントリが、提示の方式に従って探索ＲＡＭ２３内に記憶される。さらに、理解しやすいように行の２進アドレスが与えられている。エントリは、テーブル全体の中央エントリ（８）の同時比較だけでなく、レジスタ２６を介して第１のアドレス（本発明の例ではＢ「１００」）が印加されたときに、テーブルの上半分と下半分の中央エントリ（１２）（４）の同時比較も可能なように配列されている。他のエントリも、後続の探索ステップ中に印加されるアドレスについて同様に配列されている。探索エンジン２７は、アドレス・レジスタ２６１をセットする他に、一致が生じた行に従って最下位ビット（ＬＳＢ）レジスタ２６２から２つのビットを付加して、ルックアップＲＡＭ２４に印加されたｋビット・アドレス２５を完成する。前と同様に、探索エンジン２７は、ルックアップＲＡＭの出力２９が有効な変換を表わすことを示すために信号線２８上に「有効」フラグを提供する。以下に、探索エンジン２７によって実行される命令を詳細に示す。サイクル０初期ＡＤＤＲＲＥＧをＢ「１００」にセットする。線２８を０にセットする。サイクル１次のようにＲＡＭからの３つの出力を並列にｎビット入力ワードと比較する。バス２１のｎビット入力ワードをｉｖ、（１）の探索ＲＡＭ２３の内容をＣ１などとする。（ｉｖ＝Ｃ４）または（ｉｖ＝Ｃ８）または（ｉｖ＝Ｃ１２）の場合、ｆｏｕｎｄへジャンプする。（ｉｖ＜Ｃ４）の場合、ＡＤＤＲＲＥＧをＢ「００１」にセットする。（ｉｖ＜Ｃ８）かつ（ｉｖ＞Ｃ４）の場合、ＡＤＤＲＲＥＧをＢ「０１１」にセットする。（ｉｖ＜Ｃ１２）かつ（ｉｖ＞Ｃ８）の場合、ＡＤＤＲＲＥＧをＢ「１０１」にセットする。（ｉｖ＞Ｃ１２）の場合、ＡＤＤＲＲＥＧをＢ「１１１」にセットする。サイクル２（サイクル１で（ｉｖ＞Ｃ１２）と仮定する）（ｉｖ＝Ｃ１３）または（ｉｖ＝Ｃ１４）または（ｉｖ＝Ｃ１５）の場合、ｆｏｕｎｄへジャンプする。そうでなければｅｘｉｔへジャンプする。ｆｏｕｎｄ一致＝真、ルックアップＲＡＭ２４のアドレス（ＬＵＲＡＤＤＲ）は、ＬＵＲＡＤＤＲ＝ＡＤＤＲＲＥＧに右側位置での一致の場合は、Ｂ「００」中央位置での一致の場合は、Ｂ「０１」左側位置での一致の場合は、Ｂ「１０」を付加したものとなる。ｅｘｉｔ一致を示すために信号線２８を１にセットする。ＬＵＲＡＤＤＲを出力する。以下に、アドレス・レジスタＡＤＤＲＲＥＧをｐビットの任意の長さでカバーするように、探索エンジンの上記命令サイクルを変更する。この場合、探索ＲＡＭは３つの列それぞれに２^P個のエントリを有する。探索ＲＡＭの右側、中央および左側の列の出力をそれぞれＣＲ、ＣＭおよびＣＬで示す。ＡＤＤＲＲＥＧのビット位置をｐ−１、ｐ−２、．．．１、０で示す。前と同様に、２進数に接頭辞「Ｂ」を付ける。サイクル０アドレス・レジスタＡＤＤＲＲＥＧ（ｐ−１、ｐ−２、．．．１、０）をＢ「１００００．．．００」に初期設定する。サイクル１（ｉｖ＝ＣＲ）または（ｉｖ＝ＣＭ）または（ｉｖ＝ＣＬ）の場合、ｆｏｕｎｄへジャンプする。一致が見つからなかった場合、ＡＤＤＲＲＥＧの新しい値を次のように決定する。ｑ＝ｐ−２と置く（ｉｖ＜ＣＲ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「００」（ｉｖ＜ＣＭ）かつ（ｉｖ＞ＣＲ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「０１」（ｉｖ＜ＣＬ）かつ（ｉｖ＞ＣＭ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「１０」（ｉｖ＞ＣＬ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「１１」ＡＤＤＲＲＥＧ（ｑ−１）＝Ｂ「１」にセットするＡＤＤＲＲＥＧの他のすべてのビット＝（不変）サイクルｉ（ｉｖ＝ＣＲ）または（ｉｖ＝ＣＭ）または（ｉｖ＝ＣＬ）の場合、ｆｏｕｎｄへジャンプする。一致が見つからなかった場合、ＡＤＤＲＲＥＧの新しい値を次のように決定する。ｑ＝ｐ−２^*ｉと置く（ｉｖ＜ＣＲ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「００」（ｉｖ＜ＣＭ）かつ（ｉｖ＞ＣＲ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「０１」（ｉｖ＜ＣＬ）かつ（ｉｖ＞ＣＭ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「１０」（ｉｖ＞ＣＬ）の場合、ＡＤＤＲＲＥＧ（ｑ＋１、ｑ）＝Ｂ「１１」ＡＤＤＲＲＥＧ（ｑ−１）＝Ｂ「１」にセットするＡＤＤＲＲＥＧの他のすべてのビット＝（不変）サイクルｋ探索ＲＡＭが深さ２^Pエントリである場合、最後のサイクルはサイクル番号を有する（ｐが偶数であると仮定する）：最後のサイクル番号＝ｐ／２、（ｉｖ＝ＣＲ）または（ｉｖ＝ＣＭ）または（ｉｖ＝ＣＬ）の場合、ｆｏｕｎｄへジャンプする。そうでなければｅｘｉｔへジャンプするｆｏｕｎｄ一致＝真、信号線２８を１にセットする。ルックアップＲＡＭのアドレス（ＬＵＲＡＤＤＲ）は、ＬＵＲＡＤＤＲ＝ＡＤＤＲＲＥＧに、右側位置での一致の場合は、Ｂ「００」中央位置での一致の場合は、Ｂ「０１」左側位置での一致の場合は、Ｂ「１０」を付加したものとなる。ｅｘｉｔＬＵＲＡＤＤＲを出力する。上記の概念は所望の任意の幅に拡張できる。並列／直列２進探索の場合、並列に使用される比較器の数は２^m−１個となる。ｍは整数、すなわち１、３、７、１５または３１などである。ｍ＝１およびｍ＝２の場合の探索命令を示した。当業者なら２よりも大きい値についての命令を容易に導出できよう。並列比較による探索時間の短縮は、以下の式に従って計算できる。ｓｅａｒｃｈｔｉｍｅ（ｍ）＝（ｓｅａｒｃｈｔｉｍｅ（ｍ＝１）／ｍ）の次に大きい整数ｍ＝２（３つのしきい値）の場合、探索時間は１／２に短縮される。必要なＲＡＭの量は、三重比較の場合、単一比較の場合と比較して５０％だけ増加する。本発明の他の例では、パイプライン／ルックアヘッド機構の実施態様を示す。前の例の場合と同様に、エントリ１５個の簡略化したテーブルを使用する。また、探索ＲＡＭ３３の行の２進アドレスをそれぞれ各行に示す（第３図参照）。パイプライン効果を達成するため、テーブルの中心のエントリを別個のレジスタ３３１内に記憶する。このエントリは、直ちに、すなわち第１の命令サイクル中に、比較器３２０（Ｃ０）において入力ワードと比較される。次の各サイクルでは、探索ＲＡＭアドレス指定されたエントリとの比較を行い、同時に次の比較のためのアドレスを探索ＲＡＭに印加することができる。さらに第３図を参照すると、探索ＲＡＭ３３は、エントリの２つの行を含む。行（ＣＲ、ＣＬ）の出力は、２つの比較器３２１、３２２に接続される。３つの比較器３２０、３２１、３２２はすべて、ｎビット幅データ・バス３１から入力ｎビット・ワードを受け取る。他の構成要素は、前の例ですでに示されたものと同じである。また、値の表記法は、それが適切な場合、前の例と一致させてある。ただし、探索エンジン３７のサイクルは変更されている。入力データを探索ＲＡＭエントリ（３）に等しくすることによって結果が導出される。サイクル０ＲＡＭをＡＤＤＲＲＥＧ＝Ｂ「１００」にアドレス指定し、入力ワードを分類テーブルの中央のエントリと比較する。このエントリを右側に示した別個のレジスタ内に記憶する。入力ワードがこのエントリよりも大きい場合、フラグＦ₀ を１にセットし、そうでなければ０にセットする。（結果：Ｆ₀＝０）サイクル１ＲＡＭをＡＤＤＲＲＥＧ＝Ｂ「Ｆ₀、１０」にアドレス指定する。同時に、（前のサイクル中に）アドレスＢ「１００」から読み出された２つのＲＡＭエントリを入力ワードと比較する。フラグＦ₁は、Ｆ₁＝（Ｆ₀かつ（ｉｖ＞ＣＬ））または（（Ｆ₀）でなくかつ（ｉｖ＞ＣＲ））によって導出される（結果：Ｆ₁＝（０かつ０）または（１かつ０）＝０）サイクル２探索ＲＡＭをＡＤＤＲＲＥＧ＝Ｂ「Ｆ₀、Ｆ₁、１」にアドレス指定する。同時に、前のサイクル中に読み出された２つの探索ＲＡＭエントリを入力ワードおよび新しいフラグと比較する。Ｆ₂を導出する。（結果：アドレスＢ「００１」はすでに一致エントリ（３）に達している。より一般的な場合、テーブルが空になるまでこの手順を続ける。）一致が見つかった場合、ｅｘｉｔステップへのジャンプを開始し、信号線３８を１にセットする。ｅｘｉｔルックアップＲＡＭ３４の最後のアドレス、ＬＵＲＡＤＤＲは、一致エントリに、入力ワードがＣＬと一致した場合はＢ「１」、また入力ワードがＣＲと一致した場合はＢ「０」を付加して得られるエントリを指すアドレスに等しくなる。より大きいサイズの探索テーブルへのこの例の拡張は容易に導出できる。しかしながら、より小さいサイズの探索テーブルも、第４図に示す本発明の他の実施形態に従って実施できる。この実施形態では、探索ＲＡＭ４３のｎビット・エントリが任意の方法で記憶できる。それぞれのｋビット変換が、ルックアップＲＡＭ４４内の同じアドレスに記憶される。探索ＲＡＭもルックアップＲＡＭもｎ＋ｋビット幅ＲＡＭ４０の一部である。本質的に、探索エンジン４７はデコーダ４７２に接続されたカウンタ４７１から構成される。このカウンタを使用して０から２^k−１までの値、すなわちすべてのエントリを走査する。組合せ型の探索／ルックアップＲＡＭ４０の適切なアドレスは、デコーダ４７２によって与えられる。比較器４２の信号線４８がデータ・バス４１上の入力ワードと探索ＲＡＭ４３の出力の一致を示した場合、ルックアップＲＡＭの出力は入力ワードの対応するｋビット変換を表す。

【手続補正書】【提出日】１９９６年８月２３日【補正内容】請求の範囲１．複数のｎビット・シーケンスを対応するｋビット・シーケンス（ｋ＜ｎ）に変換する装置において、前記ｎビット・シーケンスを動作中に２進探索キーによって決定された第１のアドレスに所定の順序で記憶する第１の記憶手段（３；２３；３３、３３１；４３）と、前記ｋビット・シーケンスを、前記第１のアドレスから直接導出できる、好ましくは前記第１のアドレスに等しい第２のアドレスに所定の順序で記憶する第２の記憶手段（４；２４；３４；４４）と、前記第１の記憶手段（３；２３；３３、３３１；４３）および前記第２の記憶手段（４；２４；３４；４４）をアドレス指定するアドレス・レジスタ手段（６；２６１、２６２；３６１、３６２）と、前記第１の記憶手段（３；２３；３３、３３１；４３）の出力をｎビット入力シーケンスと比較する比較手段（２；２２１−２２３；３２０−３２２；４２）と、前記比較手段（２；２２１−２２３；３２０−３２２；４２）の出力における比較の結果に従って前記アドレス・レジスタ手段（６；２６１、２６２；３６１、３６２）を増分または減分することによって２進探索を実行する手段（７；２７；３７；４７）とを含む装置。２．第１の記憶手段または第２の記憶手段（３、４；２３、２４；３３、３４；４３、４４）がランダム・アクセス・メモリである請求項１に記載の装置。３．第１の記憶手段および第２の記憶手段（４３、４４）が単一のメモリ・ユニット（４０）の一部である請求項１に記載の装置。４．前記第１の記憶手段内に記憶されたいくつかのｎビット・シーケンスとの入力ｎビット・シーケンスの並列比較が可能なように、第１の記憶手段（２３；３３；３３１）と比較手段（２２１−２２３；３２０−３２２）が分割されている請求項１に記載の装置。５．アドレス・レジスタ手段（６；２６１、２６２；３６１、３６２）が、第１の記憶手段および第２の記憶手段（２３、２４；３３、３４）をアドレス指定する第１の部分（２６１；３６１）と、前記第２の記憶手段（２４、３４）のみをアドレス指定する第２の部分（２６２；３６２）とを含むことを特徴とする請求項４に記載の装置。６．さらに、同じクロック・サイクル中に比較手段（３２１、３２２）を使用して、第１の記憶手段（３３）にアクセスするパイプライン手段（３３１、３２０）を含む請求項１に記載の装置。７．パイプライン手段（３３１、３２０）が、動作中に少なくとも１つのｎビット・シーケンスを記憶するレジスタ手段（３３１）と、前記レジスタ手段（３３１）に接続され、前記１つのｎビット・シーケンスを入力ｎビット・シーケンスと直接比較する比較手段（３２０）とを含む請求項６に記載の装置。８．さらに、新しいエントリ用に使用されるターゲット・アドレスまですべてのエントリを隣接するアドレスに連続的に複写し、前記ターゲット・アドレスのエントリを新しいエントリで置き換えることによって、新しいエントリを第１の記憶手段（３；２３；３３、３３１；４３）および第２の記憶手段（４；２４；３４、４４）に記憶する挿入手段と、前記古いエントリを隣接するエントリのコピーにより前記記憶手段（３；２３；３３、３３１；４３、４；２４；３４；４４）内の最後のエントリに達するまで連続的に上書きすることによって、前記記憶手段（３；２３；３３、３３１；４３、４；２４；３４；４４）の古いエントリを消去する削除手段とを含む請求項１ないし７のいずれか一項に記載の装置。９．上記の請求の範囲のいずれか一項に記載の装置を含む、特に非同期転送モード（ＡＴＭ）伝送用のデータ・スイッチ。１０．ｎビット・シーケンスを対応するｋビット・シーケンス（ｋ＜ｎ）に変換する方法において、前記複数のｎビット・シーケンスを第１の記憶手段（３；２３；３３、３３１；４３）内の２進探索キーによって決定された第１のアドレスに所定の順序で記憶するステップと、対応するｋビット・シーケンスを第２の記憶手段（４；２４；３４；４４）内の前記第１のアドレスから直接導出できる、好ましくは前記第１のアドレスに等しい第２のアドレスに所定の順序で記憶するステップと、入力ｎビット・シーケンスとの一致を見つけるために前記第１の記憶手段（３；２３；３３、３３１；４３）内で２進探索を実行するステップとを含み、前記２進探索が、前記ｎビットと前記第１の記憶手段との比較の結果に従ってアドレス・レジスタ手段を増分または減分し、前記入力ｎビット・シーケンスに対応するｋビット変換シーケンスを出力するために、前記第２の記憶手段（４；２４；３４；４４）をアドレス指定する前記一致のアドレスを印加するステップを含む方法。１１．探索中、第１の記憶手段（２３；３３）内に記憶されたｉ個のｎビット・シーケンスをアドレス指定し、入力ｎビット・シーケンスと並列に比較し、２進数をｉの各値に関係付け、前記２進数を、第２の記憶手段（２４；３４）をアドレス指定する一致のアドレスと組み合わせる請求項１０に記載の方法。１２．新しいｎビット・シーケンスをアドレス指定するステップと、同じクロック・サイクル中に前にアドレス指定されたｎビット・シーケンスを入力シーケンスと比較するステップとを実行することによってパイプラインされた請求項１１に記載の方法。１３．新しいエントリ用に使用されるターゲット・アドレスまですべてのエントリを隣接するアドレスに連続的に複写し、前記ターゲット・アドレスにあるエントリを新しいエントリで置き換えることによって、第１の記憶手段（３；２３；３３、３３１；４３）および第２の記憶手段（４；２４；３４、４４）内の新しいエントリを挿入し、前記古いエントリを隣接するエントリのコピーにより前記記憶手段（３；２３；３３、３３１；４３、４；２４；３４；４４）内の最後のエントリに達するまで連続的に上書きすることによって、前記記憶手段（３；２３；３３、３３１；４３、４；２４；３４、４４）の古いエントリを消去する請求項１０ないし１２のいずれか一項に記載の方法。

Claims

【特許請求の範囲】１．複数のｎビット・シーケンスを対応するｋビット・シーケンス（ｋ＜ｎ）に変換する装置において、 −前記ｎビット・シーケンスを動作中に第１のアドレスに記憶する第１の記憶手段（３；２３；３３、３３１；４３）と、 −前記ｋビット・シーケンスを、前記第１のアドレスから直接導出できる、好ましくは前記第１のアドレスに等しい第２のアドレスに記憶する第２の記憶手段（４；２４；３４；４４）と、 −前記第１のアドレス手段および前記第２のアドレス手段をアドレス指定するアドレス・レジスタ手段（６；２６１、２６２；３６１、３６２）と、 −前記第１の記憶手段の出力をｎビット入力シーケンスと比較する比較手段（２；２２１−２２３；３２０−３２２；４２）と、 −前記比較手段の出力に従って前記アドレス・レジスタ手段のビットをセットする手段（７；２７；３７；４７）とを含む装置。２．第１のアドレスを２進探索キーによって決定する請求項１に記載の装置。３．第１の記憶手段または第２の記憶手段（３、４；２３、２４；３３、３４；４３、４４）がランダム・アクセス・メモリである請求項１に記載の装置。４．第１の記憶手段および第２の記憶手段（４３、４４）が単一のメモリ・ユニット（４０）の一部である請求項１に記載の装置。５．前記第１の記憶手段内に記憶されたいくつかのｎビット・シーケンスと入力ｎビット・シーケンスの並列比較が可能なように、第１の記憶手段（２３；３３；３３１）と比較手段（２２１−２２３；３２０−３２２）が分割されている請求項１に記載の装置。６．アドレス・レジスタ手段が、第１の記憶手段および第２の記憶手段（２３、２４；３３、３４）をアドレス指定する第１の部分（２６１；３６１）と、前記第２の記憶手段のみをアドレス指定する第２の部分（２６２；３６２）とを含むことを特徴とする請求項５に記載の装置。７．さらに、同じクロック・サイクル中に比較手段（３２１、３２２）を使用して、第１の記憶手段（３３）にアクセスするパイプライン手段（３３１、３２０）を含む請求項１に記載の装置。８．パイプライン手段が、動作中に少なくとも１つのｎビット・シーケンスを記憶するレジスタ手段（３３１）と、前記レジスタ手段に接続され、前記１つのｎビット・シーケンスを入力ｎビット・シーケンスと直接比較する比較手段（３２０）とを含む請求項７に記載の装置。９．さらに、新しいエントリ用に使用されるターゲット・アドレスまですべてのエントリを隣接するアドレスに連続的に複写し、ターゲット・アドレスのエントリを新しいエントリで置き換えることによって、新しいエントリを第１の記憶手段および第２の記憶手段に記憶する挿入手段と、前記古いエントリを隣接するエントリのコピーにより前記記憶手段内の最後のエントリに達するまで連続的に上書きすることによって、前記記憶手段の古いエントリを消去する削除手段とを含む請求項１に記載の装置。１０．上記の請求の範囲のいずれか一項に記載の装置を含む、特に非同期転送モードＡＴＭ伝送用のデータ・スイッチ。１１．ｎビット・シーケンスを対応するｋビット・シーケンス（ｋ＜ｎ）に変換する方法において、 −前記複数のｎビット・シーケンスを第１の記憶手段（３；２３；３３、３３１；４３）内の第１のアドレスに記憶するステップと、 −対応するｋビット・シーケンスを第２の記憶手段（４；２４；３４；４４）内の前記第１のアドレスから直接導出できる、好ましくは前記第１のアドレスに等しい第２のアドレスに記憶するステップと、 −入力ｎビット・シーケンスとの一致を見つけるために前記第１の記憶手段内で探索を実行するステップと、 −前記入力ｎビット・シーケンスに対応するｋビット変換を出力するために、前記第２の記憶手段をアドレス指定するアドレスを前記一致に適用するステップとを含む方法。１２．第１のアドレスを２進探索キーによって決定し、２進探索が第１の記憶手段内で行われる請求項１１に記載の方法。１３．探索中、 −第１の記憶手段（２３；３３）内に記憶されたｉ個のｎビット・シーケンスをアドレス指定し、入力ｎビット・シーケンスと並列に比較し、 −２進数をｉの各値に関係付け、 −前記２進数を、第２の記憶手段（２４；３４）をアドレス指定する一致のアドレスと組み合わせる請求項１１に記載の方法。１４．新しいｎビット・シーケンスをアドレス指定するステップと、同じクロック・サイクル中に前にアドレス指定されたｎビット・シーケンスを入力シーケンスと比較するステップとを実行することによってパイプラインされた請求項１３に記載の方法。１５．−新しいエントリ用に使用されるターゲット・アドレスまですべてのエントリを隣接するアドレスに連続的に複写し、ターゲット・アドレスにあるエントリを新しいエントリで置き換えることによって、第１の記憶手段および第２の記憶手段内の新しいエントリを挿入し、 −前記古いエントリを隣接するエントリのコピーにより前記記憶手段内の最後のエントリに達するまで連続的に上書きすることによって、前記記憶手段の古いエントリを消去する請求項１１に記載の方法。