【発明の詳細な説明】
ディジタル的に可変の相互コンダクタンスを有する
相互コンダクタンス増幅器並びに可変利得段及びこ
のような可変利得段を具える自動利得制御回路
本発明は、可変相互コンダクタンスを有する相互コンダクタンス増幅器であっ
て、非反転及び反転入力端子、出力端子及び前記可変相互コンダクタンスを制御
する制御端子を有し、前記非反転及び反転入力端子が差動段の各別の入力端子に
結合され、前記差動段が第１カレントミラーの第１出力ブランチを経て前記出力
端子に結合された第１差動出力端子及び第２カレントミラーと第３カレントミラ
ーの第１出力ブランチを経て前記出力端子に結合された第２差動出力端子を有し
ている相互コンダクタンス増幅器に関するものである。
本発明は、非反転及び反転入力端子、出力端子及び利得制御入力端子を有する
演算増幅器を具える可変利得段であって、前記出力端子と基準端子との間に結合
された抵抗ラダー回路を具え、前記反転入力端子を前記利得制御入力端子に供給
される２進利得制御信号に応答して前記抵抗ラダー回路の複数のタップのうちの
一つに選択的に接続して当該可変利得段の利得をディジタル的に制御しうる可変
利得段にも関するものである。
本発明は、更に、ピーク検出器に結合された可変利得段を具え、前記ピーク検
出器の出力信号が前記可変利得段の利得制御入力端子に供給される自動利得制御
回路にも関するものである。
頭書に記載された相互コンダクタンス増幅器は「IEEE Journal of Solid-Stat
e circuits，Vol.SC-17，No.3」,June 1982，第522頁から既知である。この既知
の相互コンダクタンス増幅器は第１及び第２出力ブランチを有する差動段を具え
、これらのブランチの各々は同相電流と非反転及び反転入力端子の電圧の差に比
例する差動電流を流す。これらの２つの電流ブランチは、第１ブランチの差動電
流が第２ブランチの差動電流に対し極性が反対である点が相違するだけである。
これらの電流を一つの出力端子で減算すると、この出力端子には差動電流の和の
み
が現れる。差動段のテール電流を変化させることにより相互コンダクタンス増幅
器の相互コンダクタンスをアナログ制御信号を用いて変化させることができる。
しかし、アナログ及びディジタル併合用途においては、相互コンダクタンスを
２進制御信号に応答して変化しうるようにする必要がある。この場合には２進制
御信号をアナログ制御信号に変換するＤ／Ａ変換器の使用が通常必要とされる。
この方法の欠点はＤ／Ａ変換器を必要とする点にある。
本発明の目的は、相互コンダクタンスをディジタル的に変化しうる相互コンダ
クタンス増幅器を提供することにある。
本発明の他の目的は本発明の相互コンダクタンス増幅器を具える可変利得段を
提供することにある。
本発明の更に他の目的は本発明の可変利得段を具える自動利得制御回路を提供
することにある。
最初に述べた目的を達成するために、本発明の相互コンダクタンス増幅器にお
いては、前記第１及び第３カレントミラーが追加の出力ブランチを具え、これら
の追加の出力ブランチが、前記制御入力端子に供給される２進相互コンダクタン
ス制御信号に応答してそれらの出力電流を前記出力端子に選択的に供給するよう
に前記出力端子に結合されていることを特徴とする。
第１及び第３カレントミラーに追加の出力ブランチを設け、これらの出力ブラ
ンチから追加のスイッチ可能な出力電流を供給することにより、２進制御信号を
用いて増幅器の相互コンダクタンスをディジタル的に制御することが可能になる
。他の利点は、対称なレイアウトのために出力端子における同相電圧が相互コン
ダクタンスの変化により影響されない点にある。相互コンダクタンスは第１及び
第３カレントミラーの追加の出力ブランチをスイッチオン又はオフすることによ
り変化されるので、相互コンダクタンスの変化の影響は相互コンダクタンス増幅
器の入力端子に現れない。
本発明の相互コンダクタンス増幅器の一実施例においては、前記第１及び第３
カレントミラーの前記第１出力ブランチを、前記制御入力端子に供給される２進
相互コンダクタンス制御信号に応答してそれらの出力電流を前記出力端子に選択
的に供給するように前記出力端子に結合する。
第１及び第３カレントミラーの第１出力ブランチを、２進相互コンダクタンス
制御信号に応答してそれらの出力電流を前記出力端子に選択的に供給するように
前記出力端子に結合することによって、相互コンダクタンス増幅器の入力端子に
供給される信号と無関係に出力電流を零に減少させることにより相互コンダクタ
ンスの値をほぼ零に減少させることができる。この手段を用いない場合には第１
及び第３カレントミラーの第１出力ブランチが出力端子に常時接続されるので、
零でない出力電流が常に出力端子に供給される。
本発明の相互コンダクタンス増幅器の一実施例においては、前記第１及び第３
カレントミラーの前記追加の出力ブランチを各別のスイッチを経て前記出力端子
に結合し、これらのスイッチを前記制御入力端子に供給される２進相互コンダク
タンス制御信号に応答して動作しうるように構成する。
この実施例では第１及び第３カレントミラーの出力ブランチがスイッチを経て
出力端子に接続される。
本発明の相互コンダクタンス増幅器の他の実施例においては、前記第１及び第
３カレントミラーの前記出力ブランチの前記出力電流をそれぞれ第１バイアス信
号及び第２バイアス信号により制御し、これらのバイアス信号は、これらのバイ
アス信号を前記２進相互コンダクタンス制御信号に応答して選択的に受信する各
別のスイッチを経て出力カレントミラートランジスタの各別の制御電極に供給す
るように構成する。
この実施例では、出力ブランチを出力端子に永久接続し、これらの出力ブラン
チ内の出力トランジスタの制御電極にバイアス電圧を選択的に供給することによ
りそれらの出力電流を変化させる。
本発明の可変利得段は、前記演算増幅器が請求の範囲１、２、３又は４に記載
された相互コンダクタンス増幅器であり、且つ前記相互コンダクタンス増幅器の
相互コンダクタンスが前記可変利得段の利得の変化に応じて変化するよう構成さ
れていることを特徴とする。
高い固定相互コンダクタンスを有する可変利得段は、帯域幅が極めて大きくな
るにつれて低い利得値において不安定になる。相互コンダクタンス増幅器の相互
コンダクタンスを低い利得値のときに減少させると、可変利得段の帯域幅がそれ
に応じて減少するので、不安定性を有効に避けられる。高い利得値のときは帯域
幅が低い利得値のときより自動的に小さくなるので、高い相互コンダクタンスが
許容される。
本発明の可変利得段の有利な実施例においては、前記２進利得制御信号及び２
進相互コンダクタンス制御信号は同一の信号とする。
本発明の自動利得制御回路は、前記可変利得段がＡ／Ｄ変換器を経て前記ピー
ク検出器に結合され、且つ前記可変利得段が請求の範囲５又は６に記載された可
変利得段であることを特徴とする。
ディジタル的に制御可能な利得を有する可変利得段を使用することにより、ア
ナログ及びディジタル混合技術を用いて自動利得制御回路を実現することができ
る。
本発明の上述の及び他の特徴及び利点は以下に図面を参照して説明する本発明
の実施例の記載から明らかになる。
図１はＭＯＳトランジスタを用いる本発明の相互コンダクタンス増幅器の第１
の実施例の回路図であり、
図２は図１の相互コンダクタンス増幅器に使用するスイッチングブロックの回
路図であり、
図３はＭＯＳトランジスタを用いる本発明の相互コンダクタンス増幅器の第２
の実施例の回路図であり、
図４は本発明による可変利得段の回路図であり、
図５は本発明による自動利得制御回路の回路図である。
図１はＭＯＳトランジスタを用いる本発明の相互コンダクタンス増幅器の第１
の実施例を示す。この相互コンダクタンス増幅器はトランジスタＴ１及びＴ２の
差動段を具え、これらのトランジスタのソースは定電流を供給する電流源の出力
端子に相互結合される。この電流源はトランジスタＴ４により実現され、このト
ランジスタは抵抗Ｒ０及びトランジスタＴ３によりバイアスされる。抵抗Ｒ０は
正電源端子６とトランジスタＴ３のドレイン及びゲートとの間に結合され、トラ
ンジスタＴ３のソースが基準端子５に結合される。トランジスタＴ３のゲートは
トランジスタＴ４のゲートに接続され、トランジスタＴ４のソースは基準端子５
に結合され、トランジスタＴ４のドレインはトランジスタＴ１及びＴ２のソース
に接続される。抵抗Ｒ０を流れる電流がトランジスタＴ３を介してトランジスタ
Ｔ４のドレインに鏡影される。この電流源は、トランジスタＴ１及びＴ２に定電
流を供給するかぎり、他の方法で実現することもできる。差動段の第１差動出力
端子を構成するトランジスタＴ１のドレインは第１カレントミラーの入力ブラン
チに結合される。この第１カレントミラーは入力段としてそのゲート及びソース
がトランジスタＴ１のドレインに接続されたトランジスタＴ５を具え、出力段と
してそれらのゲートがトランジスタＴ５のゲートに結合されたトランジスタＴ６
，Ｔ６1．．Ｔ６Nを具える。この第１カレントミラーの第１出力ブランチ（トラ
ンジスタＴ６のドレインに相当する）は出力端子３に接続される。他の出力ブラ
ンチ、即ちトランジスタＴ６1．．Ｔ６Nのドレインは各別のスイッチＳ１1．．
Ｓ１Nを経て出力端子３に結合される。差動段の第２差動出力端子を構成するト
ランジスタＴ２のドレインは第２カレントミラーの入力ブランチに結合される。
この第２カレントミラーは入力段としてそのゲート及びソースが前記第２差動出
力端子に接続されたトランジスタＴ７を具え、出力段としてトランジスタＴ８を
具える。トランジスタＴ８のゲートはトランジスタＴ７のゲートに接続され、そ
のドレインが第３カレントミラーの入力端子に接続される。この第３カレントミ
ラーは入力ブランチとしてそのゲート及びドレインがトランジスタＴ８のドレイ
ンに接続されたトランジスタＴ９を具え、出力ブランチとしてそれらのゲートが
トランジスタＴ９のゲートの結合されたトランジスタＴ１０，Ｔ１０1．．Ｔ１
０Nを具える。この第３カレントミラーの第１出力ブランチ（トランジスタＴ１
０のドレインに相当する）は出力端子３に接続される。他の出力ブランチ、即ち
トランジスタＴ１０1．．Ｔ１０Nのドレインは各別のスイッチＳ２1．．Ｓ２Nを
経て出力端子３に結合される。トランジスタＴ１．．Ｔ４，Ｔ９，Ｔ１０，Ｔ１
０1．．Ｔ１０NはＮチャネルＭＯＳトランジスタであり、トランジスタＴ５．．
Ｔ８，Ｔ６1．．Ｔ６NはＰチャネルＭＯＳトランジスタである。差動段の第１差
動出力端子には同相電流（電流源Ｔ４により供給される）と差動電流（入力端子
１及び２間の差動入力電圧に比例する）に比例する第１出力電流が流れる。差動
段の第２差動出力端子には第２出力電流が第１出力電流に対向して流れる。
トランジスタＴ６により供給される電流は差動段の第１差動出力端子の第１出力
電流の所定比の複写電流であり、トランジスタＴ１０により供給される出力電流
は差動段の第２差動出力端子の第２出力電流の所定比の複写電流であり、両複写
電流の電流比はほぼ同一である。これらの両出力電流を出力端子３において互い
に減算すると、同相電流は互いに相殺されるので差動段の差動電流にのみ比例す
る出力電流が得られる。スイッチＳ１1及びＳ２1を同時に閉じると、トランジス
タＴ６及びＴ１０により供給される出力電流に追加の出力電流が加算される。ス
イッチＳ１i及びＳ２iを同時に閉じると（ここでｉは１〜Ｎの範囲内の任意の変
数）、出力端子に追加の出力電流を供給することができる。従って、スイッチ対
（Ｓ１1，Ｓ２1），．．（Ｓ１N，Ｓ２N）の適当な駆動により総合出力電流を変
化させることができる。これらのスイッチは２進相互コンダクタンス制御信号を
相互コンダクタンス増幅器の制御入力端子４に供給することにより駆動される。
この２進制御信号はＮビットからなり、各ビットが各スイッチ対（Ｓ１1，Ｓ２1
），．．（Ｓ１N，Ｓ２N）をオン、オフする。従って、複数のビット組合せによ
りディジタル的に制御可能な相互コンダクタンスを得ることができる。トランジ
スタＴ６，Ｔ６1．．Ｔ６N及びＴ１０，Ｔ１０1．．Ｔ１０Nの電流比を適当に選
択することにより、可制御相互コンダクタンスの特性を任意に選択することがで
きる。
図２は図１の相互コンダクタンス増幅器用のスイッチボックスを示す。このス
イッチボックスはそれぞれトランジスタＴ１５及びＴ１６により実現されたスイ
ッチＳ１1及びＳ１2を具える。他の各スイッチ対（Ｓ１2，Ｓ２2），．．（Ｓ１N
，Ｓ２N）に対しても同様のスイッチボックスを設ける。このスイッチボックス
は、更に、スイッチＳ１1及びＳ２1を制御する制御端子８、この制御端子８の電
圧を反転するインバータ１３、トランジスタＴ１１．．Ｔ１４及び電圧源１１及
び１２を具える。トランジスタＴ１１，Ｔ１２及びＴ１５はＰチャネルＭＯＳト
ランジスタであり、トランジスタＴ１３，Ｔ１４，Ｔ１６はＮチャネルＭＯＳト
ランジスタである。トランジスタＴ１５のソースはトランジスタＴ６1のドレイ
ンに接続され、トランジスタＴ１６のソースはトランジスタＴ１０1のドレイン
に接続される。トランジスタＴ１５及びＴ１６のドレインは出力端子３
に接続される。トランジスタＴ１５のゲートはトランジスタＴ１１及びＴ１２の
ドレインに接続される。トランジスタＴ１６のゲートはトランジスタＴ１４のド
レイン及びトランジスタＴ１３のソースに接続される。トランジスタＴ１２のソ
ースは電圧源１２に接続され、トランジスタＴ１３のドレインは電圧源１１に接
続される。制御端子８はトランジスタＴ１１及びＴ１３のゲートに接続されると
ともにインバータ１３の入力端子に接続される。インバータ１３の出力端子はト
ランジスタＴ１２及びＴ１４のゲートに接続される。トランジスタＴ１１及びＴ
１４のソースは電源端子６及び５にそれぞれ接続される。制御端子８の電圧が高
レベル（電源端子６の電圧にほぼ等しい）のとき、トランジスタＴ１３が導通し
、その結果トランジスタＴ１６のゲートが電圧源１１により供給される適切な電
圧でバイアスされてこのトランジスタが導通する。同時に制御端子８の電圧はイ
ンバータ１３により反転されて電源端子５の電圧にほぼ等しい電圧になる。従っ
て、トランジスタＴ１２が導通し、その結果トランジスタＴ１５のゲートが電圧
源１２により供給される適切な電圧によりバイアスされてこのトランジスタが導
通する。トランジスタＴ１４及びＴ１１はそれぞれのゲート電圧のために導通し
ない。トランジスタＴ１５及びＴ１６が導通すると、トランジスタＴ６1及びＴ
１０1により供給される電流がトランジスタＴ１５及びＴ１６を経て出力端子３
へ流れる。制御端子８の電圧が低レベル（電源端子５の電圧にほぼ等しい）のと
き、トランジスタＴ１２及びＴ１３が非導通になり、トランジスタＴ１１及びＴ
１４が導通するので、トランジスタＴ１５及びＴ１６のゲートが電源端子６及び
５にそれぞれ結合され、その結果トランジスタＴ１５及びＴ１６は非導通になる
ので、これらのトランジスタを経て何の電流も流れない。制御端子８は相互コン
ダクタンス増幅器の相互コンダクタンス制御入力端子４を構成するＮ個の制御端
子のうちの一つである。一度に１対のスイッチＳ１i，Ｓ２iのみを駆動しうるよ
うにすることもできる。この場合には相互コンダクタンス制御信号にＰ個の制御
ビットを必要とするのみであが（ここで、Ｐは2log(N)以上のこの値に最も近い
整数）、Ｎ対のスイッチを制御するのにＰ−Ｎデコーダが必要になる。図２にお
いて、トランジスタＴ１２及びＴ１３のドレイン及びソースの接続は入れ替える
ことができる。その理由は、これらのトランジスタは殆ど電流を流さないので、
ソースと
ドレインの差は意味をなさないからである。
図３はＭＯＳトランジスタを用いる本発明相互コンダクタンス増幅器の第２の
実施例を示す。図３の実施例は図１の実施例と次の点で相違する。本例ではトラ
ンジスタＴ６1．．Ｔ６N，Ｔ１０1．．Ｔ１０Nのドレインを出力端子３に直接接
続する。トランジスタＴ６1．．Ｔ６NのゲートをそれぞれスイッチＳ１1．．Ｓ
１Nを経てトランジスタＴ５のゲートに存在するバイアス電圧Ｖ１又は電源端子
６に選択的に結合する。トランジスタＴ１０1．．Ｔ１０Nのゲートをそれぞれス
イッチＳ２1．．Ｓ２Nを経てトランジスタＴ９のゲートに存在するバイアス電圧
Ｖ２又は電源端子５に選択的に結合する。従って、トランジスタＴ６1．．Ｔ６N
，Ｔ１０1．．Ｔ１０Nを流れる電流を、これらのトランジスタのゲートを電源端
子に選択的に結合することによりスイッチオフすることができる。図１及び図３
において、トランジスタＴ６及びＴ１０は出力端子３に直接接続されている。こ
れは相互コンダクタンスの最小値を与えるためである。トランジスタＴ６及びＴ
１０の出力電流もスイッチ可能にすることにより、相互コンダクタンスの値をほ
ぼ零にすることもできる。
図４は本発明の可変利得段を示す。この可変利得段は例えば図１又は図３に示
す相互コンダクタンス増幅器１０を具える。非反転入力端子（１）が入力信号を
受信する。相互コンダクタンス増幅器の出力端子３を抵抗Ｒ１．．Ｒｍを具える
抵抗ラダー回路を経て基準端子９に結合する。負入力端子２をスイッチＳ３1．
．Ｓ３mによりラダー回路のタップの一つに選択的に接続して可変利得段の利得
を固定することができる。容量性負荷を出力端子３に接続すると、可変利得段の
帯域幅は相互コンダクタンス増幅器の相互コンダクタンスに比例するとともに、
出力端子３と反転入力端子２との間の抵抗値に比例する。これは、可変利得段の
利得及び従って端子２及び３間の抵抗値が変化すると帯域幅も変化することを意
味する。これは、端子２及び３間の抵抗値が小さくなる極めて低い利得値（ほぼ
１）において不安定性をもたらす。この不安定性は可変利得段の帯域幅の増大に
より生ずる。この不安定性を回避するために、可変利得段の利得が低下するとき
相互コンダクタンス増幅器１０の相互コンダクタンスを減少させることにより帯
域幅を減少させることができる。低利得時に相互コンダクタンスを減少させる他
の利
点は、相互コンダクタンスの減少は電力消費の減少も生ずる点にある。これは、
この場合には少数の出力ブランチが電流を供給するだけであり、且つこれらの電
流は同相電流成分及び差動電流成分を含むためである。この同相電流成分は出力
端子３に現れないもので、この成分が相互コンダクタンス増幅器の電力消費の主
要部を構成する。従って、出力ブランチの数の減少が電力消費の低減をもたらす
。高い利得が必要とされるときだけ、高い電力消費を生ずるのみである。この可
変利得段はスイッチＳ３1．．Ｓ３mをディジタル的に制御して一時に一つのスイ
ッチのみを導通させるととももに相互コンダクタンスを同時に制御する利得制御
入力端子７を具える。この目的のために、Ｎ−Ｍデコーダ１４を設けて利得制御
入力端子７のＮビット制御信号を前記スイッチＳ３1．．Ｓ３mを制御するＭビッ
ト制御信号、即ち一時にＭビットの任意の１ビットだけが高レベルを有し、一時
に一つのスイッチのみを導通させる制御信号に変換する。
図５は本発明の自動利得制御回路を示す。図４の可変利得段２０の出力端子３
をアナログ−ディジタル変換器３０のアナログ入力端子に結合し、これにより可
変利得段のアナログ出力信号をディジタル出力信号に変換する。このディジタル
出力信号をディジタルピーク検出器４０に供給し、これによりディジタル出力信
号の振幅を基準値と比較し、２進利得制御信号を可変利得段２０の利得制御入力
端子７に出力する。ディジタル出力信号の振幅が基準値を越えると、可変利得段
２０の利得が低減され、相互コンダクタンス増幅器１０の相互コンダクタンスも
低減される。ディジタル出力信号の振幅が基準値より低い場合には、可変利得段
２０の利得及び相互コンダクタンス増幅器１０の相互コンダクタンスが増大され
る。当業者であれば、本発明の範囲から逸脱することなくこの自動利得制御回路
にもっと精巧なピーク検出器を使用することができること明らかである。
本発明は上述の実施例にのみ限定されない。トランジスタはバイポーラ型トラ
ンジスタとすることもできる。カレントミラーは図示のタイプのものに限定され
ない。当業者であれば、本発明の範囲から逸脱することなく、本発明を他のカレ
ントミラーを用いて実現することができ、例えばトランジスタＴ３．．Ｔ１０に
対し、更にまたトランジスタＴ６1．．Ｔ６N，Ｔ１０1．．Ｔ１０Nに対してカス
コード配置のトランジスタを付加することにより実現することができる。ま
た、当業者であれば、例えば第１、第２及び第３カレントミラーを２重にし、差
動段の第１及び第２差動出力端子第１及び第２カレントミラーの複製に交換可能
に結合することにより対称出力を有する相互コンダクタンス増幅器を実現するこ
とができること明らかである。更にまた、スイッチＳ１1．． Ｓ１N， Ｓ２1
．．Ｓ２NをトランジスタＴ６1．．Ｔ６N，Ｔ１０1．．Ｔ１０Nのソースと直列
に配置することもできる。図２に示すスイッチボックスはスイッチＳ１1．．Ｓ
１N，Ｓ２1．．Ｓ２Nの一実施例を例示しただけであり、本発明の範囲をこれに
限定するものではない。Detailed Description of the Invention
Has digitally variable transconductance
Transconductance amplifier and variable gain stage
Gain Control Circuit with Variable Gain Stage Like
The present invention is a transconductance amplifier with variable transconductance.
Control non-inverting and inverting input terminals, output terminals and the variable transconductance
Control terminals, and the non-inverting and inverting input terminals are connected to different input terminals of the differential stage.
The differential stage is coupled to the output via the first output branch of the first current mirror
A first differential output terminal coupled to the terminals, a second current mirror and a third current mirror
A second differential output terminal coupled to the output terminal via a first output branch of the
The transconductance amplifier.
The present invention has non-inverting and inverting input terminals, an output terminal and a gain control input terminal.
A variable gain stage comprising an operational amplifier coupled between the output terminal and a reference terminal.
And a resistance ladder circuit provided to supply the inverting input terminal to the gain control input terminal.
Of the plurality of taps of the resistor ladder circuit in response to a binary gain control signal
A variable that can be selectively connected to one to digitally control the gain of the variable gain stage.
It also relates to the gain stage.
The invention further comprises a variable gain stage coupled to the peak detector, the peak detection
Automatic gain control in which the output signal of the output device is supplied to the gain control input terminal of the variable gain stage
It also relates to circuits.
The transconductance amplifier described in the foreword is "IEEE Journal of Solid-Stat
e circuits, Vol. SC-17, No. 3 ", June 1982, page 522. This known
Of a transconductance amplifier comprising a differential stage having first and second output branches
, Each of these branches is proportional to the difference between the common mode current and the voltage at the non-inverting and inverting input terminals.
Apply differential current as an example. These two current branches are the differential currents of the first branch.
The only difference is that the flow is opposite in polarity to the differential current in the second branch.
Subtracting these currents at one output terminal gives the sum of the differential currents at this output terminal.
Only
Appears. Transconductance amplification by changing the tail current of the differential stage
The transconductance of the vessel can be changed using analog control signals.
However, in combined analog and digital applications, transconductance is
It must be able to change in response to a binary control signal. Binary system in this case
The use of a D / A converter to convert the control signal to an analog control signal is usually required.
The drawback of this method is that it requires a D / A converter.
An object of the present invention is to provide a transconductor capable of changing transconductance digitally.
It is to provide a cactance amplifier.
Another object of the invention is to provide a variable gain stage comprising the transconductance amplifier of the invention.
To provide.
Yet another object of the present invention is to provide an automatic gain control circuit comprising the variable gain stage of the present invention.
To do.
In order to achieve the first mentioned objective, the transconductance amplifier according to the invention is
And the first and third current mirrors have additional output branches,
An additional output branch of the binary transconductance fed to said control input terminal.
To selectively supply their output currents to the output terminals in response to control signals.
Is coupled to the output terminal.
An additional output branch is provided for the first and third current mirrors, and these output branches are
A binary control signal by providing an additional switchable output current from the
Can be used to digitally control the transconductance of an amplifier
. Another advantage is that the common mode voltage at the output terminals is
It is not affected by changes in dactance. The transconductance is first and
By switching on or off the additional output branch of the third current mirror
The effect of changes in transconductance is
Does not appear on the input terminals of the instrument.
In an embodiment of the transconductance amplifier of the present invention, the first and third
The first output branch of the current mirror is fed to the control input terminal by a binary
Selects their output current to the output terminals in response to a transconductance control signal
Coupled to the output terminal so as to electrically supply.
The first output branches of the first and third current mirrors are connected to the binary transconductance.
To selectively supply their output currents to the output terminals in response to control signals
By coupling to the output terminal, the input terminal of the transconductance amplifier
A transconductor by reducing the output current to zero independent of the signal supplied.
Value can be reduced to almost zero. If this means is not used, first
And the first output branch of the third current mirror is always connected to the output terminal,
A non-zero output current is always supplied to the output terminal.
In an embodiment of the transconductance amplifier of the present invention, the first and third
The additional output branch of the current mirror through the separate switch to the output terminal
And these switches are connected to a binary mutual conductor supplied to the control input terminal.
It is configured to operate in response to a closet control signal.
In this embodiment, the output branches of the first and third current mirrors are connected via switches.
Connected to the output terminal.
In another embodiment of the transconductance amplifier of the present invention, the first and the second
The output currents of the output branches of the three current mirrors are respectively fed to the first bias signal.
Signal and a second bias signal, and these bias signals are controlled by these bias signals.
Each selectively receiving an ass signal in response to the binary transconductance control signal.
Supply via separate switch to each separate control electrode of output current mirror transistor
To configure.
In this example, the output branches are permanently connected to the output terminals,
By selectively supplying a bias voltage to the control electrode of the output transistor in
Change their output current.
In the variable gain stage of the present invention, the operational amplifier is defined in claim 1, 2, 3 or 4.
Of the transconductance amplifier, and
The transconductance is configured to change in response to changes in the gain of the variable gain stage.
It is characterized by being.
Variable gain stages with high fixed transconductance have extremely high bandwidth.
Becomes unstable as the gain value gets lower. Mutual conductance amplifier mutual
Decreasing the conductance at low gain values reduces the bandwidth of the variable gain stage.
Instability can be effectively avoided because it decreases in accordance with. Bandwidth at high gain values
High transconductance is achieved because the width is automatically reduced compared to low gain values.
Permissible.
In an advantageous embodiment of the variable gain stage of the invention, said binary gain control signal and 2
The progressive transconductance control signals are the same signal.
In the automatic gain control circuit of the present invention, the variable gain stage passes through the A / D converter and then the peak
And a variable gain stage according to claim 5 or 6
It is characterized by a variable gain stage.
By using a variable gain stage with digitally controllable gain,
Automatic gain control circuits can be implemented using mixed analog and digital techniques.
You.
The above and other features and advantages of the present invention will be described below with reference to the drawings.
It becomes clear from the description of the embodiment of.
FIG. 1 shows a first transconductance amplifier of the present invention using a MOS transistor.
It is a circuit diagram of an embodiment of
FIG. 2 is a circuit diagram of the switching block used in the transconductance amplifier of FIG.
Is a road map,
FIG. 3 shows a second embodiment of the transconductance amplifier of the present invention using MOS transistors.
It is a circuit diagram of an embodiment of
FIG. 4 is a circuit diagram of a variable gain stage according to the present invention,
FIG. 5 is a circuit diagram of an automatic gain control circuit according to the present invention.
FIG. 1 shows a first transconductance amplifier of the present invention using a MOS transistor.
The following shows an example. This transconductance amplifier is composed of transistors T1 and T2.
With a differential stage, the source of these transistors is the output of a current source that supplies a constant current.
Mutually coupled to terminals. This current source is realized by the transistor T4,
The transistor is biased by resistor R0 and transistor T3. The resistance R0 is
The transistor T3 is coupled between the positive power supply terminal 6 and the drain and gate of the transistor T3.
The source of transistor T3 is coupled to reference terminal 5. The gate of transistor T3 is
It is connected to the gate of the transistor T4, and the source of the transistor T4 is the reference terminal 5
, The drain of transistor T4 is the source of transistors T1 and T2.
Connected to. The current flowing through the resistor R0 is transmitted through the transistor T3 to the transistor
It is mirrored on the drain of T4. This current source supplies a constant current to the transistors T1 and T2.
Other methods can be used as long as the flow is supplied. First differential output of differential stage
The drain of the transistor T1 forming the terminal is the input blank of the first current mirror.
Be combined with Ji. This first current mirror has its gate and source as an input stage.
Comprises a transistor T5 connected to the drain of the transistor T1,
A transistor T6 whose gate is coupled to the gate of the transistor T5.
, T61. . T6NEquipped with. The first output branch of this first current mirror
(Corresponding to the drain of the transistor T6) is connected to the output terminal 3. Other output bra
Or transistor T61. . T6NThe drain of each is a separate switch S11. .
S1NIs coupled to the output terminal 3 via. To configure the second differential output terminal of the differential stage
The drain of transistor T2 is coupled to the input branch of the second current mirror.
This second current mirror has an input stage whose gate and source are the second differential output.
A transistor T7 connected to the input terminal and a transistor T8 as an output stage.
Equipped. The gate of the transistor T8 is connected to the gate of the transistor T7,
Is connected to the input terminal of the third current mirror. This third current
Ra is an input branch whose drain and drain is the transistor T8.
With a transistor T9 connected to the
Transistor T10, T10 with the gate of transistor T9 coupled1. . T1
0NEquipped with. The first output branch of this third current mirror (transistor T1
Corresponding to the drain of 0) is connected to the output terminal 3. The other output branch, ie
Transistor T101. . T10NThe drain of each is a separate switch S21. . S2NTo
And is coupled to the output terminal 3. Transistor T1. . T4, T9, T10, T1
01. . T10NIs an N channel MOS transistor, and the transistor T5. .
T8, T61. . T6NIs a P-channel MOS transistor. First difference of differential stage
The common output current (supplied by the current source T4) and the differential current (input terminal)
The first output current is proportional to (proportional to the differential input voltage between 1 and 2). Differential
A second output current flows in the second differential output terminal of the stage opposite to the first output current.
The current supplied by the transistor T6 is the first output of the first differential output terminal of the differential stage.
Output current supplied by transistor T10, which is a copy current of a predetermined ratio of current
Is a copy current of a predetermined ratio of the second output current of the second differential output terminal of the differential stage.
The current ratios of the currents are almost the same. Both of these output currents at output terminal 3
, The common mode currents cancel each other out and are therefore proportional only to the differential current of the differential stage.
Output current is obtained. Switch S11And S21If you close the
An additional output current is added to the output current provided by the transistors T6 and T10. S
Switch S1iAnd S2iAre closed simultaneously (where i is any variable within the range 1 to N).
Number), an additional output current can be supplied to the output terminal. Therefore, the switch pair
(S11, S21) ,. . (S1N, S2N) To change the total output current.
Can be changed. These switches provide binary transconductance control signals.
It is driven by supplying it to the control input terminal 4 of the transconductance amplifier.
This binary control signal consists of N bits, and each bit consists of each switch pair (S11, S21
) ,. . (S1N, S2N) On and off. Therefore, multiple bit combinations
A digitally controllable transconductance can be obtained. Transi
Star T6, T61. . T6NAnd T10, T101. . T10NThe current ratio of
The characteristics of the controllable transconductance can be arbitrarily selected by selecting
Wear.
FIG. 2 shows a switch box for the transconductance amplifier of FIG. This
The switch box is a switch realized by transistors T15 and T16.
Touch S11And S12Equipped with. Each other switch pair (S12, S22) ,. . (S1N
, S2N) Will be provided with a similar switch box. This switch box
Is the switch S11And S21Control terminal 8 for controlling the
Inverter 13 for inverting the voltage, transistor T11. . T14 and voltage source 11 and
And 12 are included. Transistors T11, T12 and T15 are P-channel MOS transistors.
It is a transistor and the transistors T13, T14 and T16 are N-channel MOS transistors.
It is a randista. The source of the transistor T15 is the transistor T61Dray of
The source of the transistor T16 is connected to the transistor T10.1Drain of
Connected to. The drains of the transistors T15 and T16 are output terminals 3
Connected to. The gate of the transistor T15 is the gate of the transistors T11 and T12.
Connected to the drain. The gate of the transistor T16 is the gate of the transistor T14.
It is connected to the rain and the source of the transistor T13. Transistor T12
Is connected to the voltage source 12, and the drain of the transistor T13 is connected to the voltage source 11.
Continued. When the control terminal 8 is connected to the gates of the transistors T11 and T13,
Both are connected to the input terminal of the inverter 13. The output terminal of the inverter 13 is
It is connected to the gates of the transistors T12 and T14. Transistors T11 and T
The sources of 14 are connected to the power supply terminals 6 and 5, respectively. High voltage at control terminal 8
At the level (approximately equal to the voltage of the power supply terminal 6), the transistor T13 becomes conductive.
, So that the gate of the transistor T16 has a suitable voltage supplied by the voltage source 11.
Biased with pressure, this transistor conducts. At the same time, the voltage at the control terminal 8
It is inverted by the inverter 13 and becomes a voltage substantially equal to the voltage of the power supply terminal 5. Follow
Transistor T12 becomes conductive, and as a result, the gate of transistor T15 becomes
This transistor is biased by the appropriate voltage supplied by source 12
Pass. Transistors T14 and T11 conduct due to their respective gate voltages.
Absent. When transistors T15 and T16 conduct, transistor T61And T
101Is supplied to the output terminal 3 through the transistors T15 and T16.
Flows to When the voltage of the control terminal 8 is low level (approximately equal to the voltage of the power supply terminal 5)
The transistors T12 and T13 become non-conductive, the transistors T11 and T13
14 is conductive, the gates of the transistors T15 and T16 are connected to the power supply terminal 6 and
5, respectively, so that transistors T15 and T16 are non-conducting
So no current flows through these transistors. Control terminal 8 is a mutual
N control terminals forming the transconductance control input terminal 4 of the dactance amplifier
One of the children. One pair of switches S1 at a timei, S2iCan drive only
You can do it. In this case, P controls for the transconductance control signal
Only needs a bit (where P is closest to this value above 2log (N))
(Integer), a P-N decoder is required to control the N pairs of switches. Figure 2
Therefore, the connections of the drain and source of the transistors T12 and T13 are exchanged.
be able to. The reason is that these transistors draw almost no current, so
With sauce
This is because the difference in drain does not make sense.
FIG. 3 shows a second embodiment of the transconductance amplifier of the present invention using MOS transistors.
An example is shown. The embodiment of FIG. 3 differs from the embodiment of FIG. 1 in the following points. In this example, the tiger
Register T61. . T6N, T101. . T10NDirectly connect the drain of the to the output terminal 3
Continue. Transistor T61. . T6NThe gate of each switch S11. . S
1NBias voltage V1 existing at the gate of the transistor T5 via the
Selectively binds to 6. Transistor T101. . T10NEach gate of
Switch S21. . S2NBias voltage present at the gate of transistor T9 via
Selectively coupled to V2 or power supply terminal 5. Therefore, the transistor T61. . T6N
, T101. . T10NThe current flowing through the gates of these transistors
It can be switched off by selectively coupling to the child. 1 and 3
In, the transistors T6 and T10 are directly connected to the output terminal 3. This
This is to give the minimum value of transconductance. Transistors T6 and T
By making the output current of 10 switchable, the value of transconductance can be reduced.
It can be zero.
FIG. 4 illustrates the variable gain stage of the present invention. This variable gain stage is shown, for example, in FIG. 1 or FIG.
A transconductance amplifier 10 is provided. The non-inverting input terminal (1) receives the input signal
To receive. The output terminal 3 of the transconductance amplifier is connected to the resistor R1. . With Rm
It is coupled to the reference terminal 9 via a resistance ladder circuit. Switch the negative input terminal 2 to switch S3.1.
. S3mThe gain of the variable gain stage by selectively connecting to one of the taps of the ladder circuit.
Can be fixed. If a capacitive load is connected to output terminal 3,
The bandwidth is proportional to the transconductance of the transconductance amplifier and
It is proportional to the resistance value between the output terminal 3 and the inverting input terminal 2. This is a variable gain stage
It is meant that the bandwidth changes as the gain and thus the resistance between terminals 2 and 3 changes.
To taste. This is an extremely low gain value (almost
Instability results in 1). This instability causes an increase in the bandwidth of the variable gain stage.
Arising from To avoid this instability, when the gain of the variable gain stage decreases.
By reducing the transconductance of the transconductance amplifier 10,
Bandwidth can be reduced. Others reduce transconductance at low gain
Interest
The point is that a decrease in transconductance also results in a decrease in power consumption. this is,
In this case, only a few output branches supply current and these
This is because the flow includes the in-phase current component and the differential current component. This common-mode current component is output
This component does not appear at terminal 3, and this component is the main component of the power consumption of the transconductance amplifier.
It constitutes the main part. Therefore, reducing the number of output branches results in lower power consumption
. It only results in high power consumption when high gain is required. This is possible
The variable gain stage is switch S31. . S3mDigitally control one switch at a time.
Gain control that simultaneously controls the transconductance while conducting only the switch
An input terminal 7 is provided. For this purpose, an NM decoder 14 is provided to control the gain.
The N-bit control signal from the input terminal 7 is sent to the switch S3.1. . S3mM bit to control
Control signal, ie, only one of the M bits at a time has a high level
To a control signal that turns on only one switch.
FIG. 5 shows the automatic gain control circuit of the present invention. Output terminal 3 of variable gain stage 20 of FIG.
Is connected to the analog input terminal of the analog-to-digital converter 30.
The analog output signal of the variable gain stage is converted into a digital output signal. This digital
The output signal is supplied to the digital peak detector 40, which then outputs the digital output signal.
The amplitude of the signal is compared with the reference value and the binary gain control signal is input to the gain control of the variable gain stage 20.
Output to terminal 7. If the amplitude of the digital output signal exceeds the reference value, the variable gain stage
The gain of 20 is reduced, and the transconductance of the transconductance amplifier 10 is also reduced.
Will be reduced. If the amplitude of the digital output signal is lower than the reference value, the variable gain stage
The gain of 20 and the transconductance of the transconductance amplifier 10 are increased.
You. Those skilled in the art will appreciate that this automatic gain control circuit can be made without departing from the scope of the invention.
It is clear that a more sophisticated peak detector can be used.
The invention is not limited to the embodiments described above. The transistor is a bipolar transistor
It can also be a register. Current mirrors are limited to the type shown
Absent. Those skilled in the art will appreciate that the present invention is not limited to those skilled in the art without departing from the scope of the invention.
Can be implemented using a transistor, for example transistor T3. . At T10
Again, the transistor T61. . T6N, T101. . T10NAgainst Kas
It can be realized by adding a transistor having a code arrangement. Ma
Also, those skilled in the art may, for example, double the first, second and third current mirrors and
The first and second differential output terminals of the moving stage can be exchanged for replicas of the first and second current mirrors.
Realization of a transconductance amplifier with symmetrical output by coupling to
It is clear that Furthermore, the switch S11. . S1N, S21
. . S2NTransistor T61. . T6N, T101. . T10NIn series with
It can also be placed in. The switch box shown in FIG. 2 is a switch S1.1. . S
1N, S21. . S2NHowever, the scope of the present invention is not limited to this.
It is not limited.