JPH0946216A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 少ない製造工程数で形成して、低コスト化す
るとともに、高集積化が可能であり、リーク電流が小さ
く、適正な出力レベルが得られるようにする。 【解決手段】 ｐＭＯＳトランジスタＱ１とＱ２のソー
ス及びドレインは、電源とグラウンドとの間に直列に接
続され、ｐＭＯＳトランジスタＱ１のゲートには、入力
（ＩＮ）側から正論理又は負論理が印加され、ｐＭＯＳ
トランジスタＱ２のゲートには、反転入力（￣ＩＮ）側
から入力（ＩＮ）を反転した論理が印加される。そし
て、その反転入力（￣ＩＮ）からｐＭＯＳトランジスタ
Ｑ２のゲートに致る間に、ｐＭＯＳトランジスタＱ３の
ソース・ドレインを介在させ、そのｐＭＯＳトランジス
タＱ３の出力側とｐＭＯＳトランジスタＱ２のゲートと
の間と、ｐＭＯＳトランジスタＱ１とＱ２の接続部との
間にコンデンサＣ１を介在させたことにより、出力端部
（ＯＵＴ）からの出力レベルが適正化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には、同じ導電型のＭＯＳトランジスタからな
る半導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置、例えば、薄膜トラン
ジスタ（ＴＦＴ：Thin Film Transistor）などからなる
薄膜半導体装置は、ＡＮＤ（論理積）回路、ＮＡＮＤ
（否定的論理積）回路、ＯＲ（論理和）回路、ＮＯＲ
（否定的論理和）回路、ＥＸＯＲ（排他的論理和）回
路、ＥＸＮＯＲ（否定的排他的論理和）回路、あるいは
ＩＮＶ（インバータ：否定）回路などの論理回路や種々
の基本回路素子を構成することが可能である。そして、
これらの基本回路を組み合わせて構成する装置には、例
えば、全ての論理演算を行うことができる演算装置や、
液晶表示ディスプレイなどの液晶駆動装置などがある。

【０００３】上記したように、半導体装置を用いた従来
の論理回路や種々の基本回路素子には、通常、ｐＭＯＳ
トランジスタとｎＭＯＳトランジスタとを組み合わせた
ＣＭＯＳ回路が用いられている。このＣＭＯＳ回路は、
低消費電力であって、適正な出力が得られることなどの
利点があり、広く用いられている。

【０００４】例えば、図１４は、ＣＭＯＳインバータ回
路１の構成を示す図である。図１４に示すように、ＣＭ
ＯＳインバータ回路１は、ｐＭＯＳ２とｎＭＯＳ３の二
種類のトランジスタを対にして用いている。このＣＭＯ
Ｓインバータ回路１は、ＩＮ（入力）が「０」のときに
ｐＭＯＳ２がオンして電源（Ｖdd）から「１」がＯＵＴ
（出力）される。また、入力が「１」のときは、ｎＭＯ
Ｓ３がオンとなってグラウンドからの「０」が出力され
る。このように、ＣＭＯＳインバータ回路１は、入力を
反転したものが出力される。

【０００５】また、これとは別に、ｐＭＯＳもしくはｎ
ＭＯＳの何れか一方のトランジスタを用いてインバータ
回路を構成することも可能である。このインバータ回路
には、比率形インバータ回路と無比率形インバータ回路
とがあり、さらに、比率形インバータ回路の中には、抵
抗負荷形、Ｅ／Ｅ形、Ｅ／Ｄ形などがある。

【０００６】例えば、図１５は、無比率形インバータ回
路４の構成を示す図であり、ここでは２個のｐＭＯＳ５
とｐＭＯＳ６とを使って構成している。この無比率形イ
ンバータ回路４は、同じ導電型（ここではｐ型）のＭＯ
Ｓトランジスタで構成しているので、イオンドーピング
工程をＣＭＯＳの場合に比べて少なくすることができ
る。

【０００７】上記従来例では、インバータ回路を例にあ
げて説明したが、これ以外の論理回路として、ＡＮＤ・
ＮＡＮＤ回路、ＯＲ・ＮＯＲ回路、ＥＸＯＲ・ＥＸＮＯ
Ｒ回路等を構成する場合もＣＭＯＳ等が使われていた。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図１４に示すＣＭＯ
Ｓインバータ回路１がｐＭＯＳ２とｎＭＯＳ３の二種類
のトランジスタから構成されているため、ＣＭＯＳイン
バータ回路を製造する際に、ｐＭＯＳとｎＭＯＳの両方
を作る必要があり、イオンドーピング工程が増加すると
ともに、マスク枚数も増えるため、製造コスト高くなる
という問題があった。そこで、上記したＣＭＯＳを使わ
ずに、ｐＭＯＳもしくはｎＭＯＳの何れか一方のトラン
ジスタのみを用いる無比率形インバータ回路とすること
が考えられる。

【０００９】しかし、この無比率形インバータ回路４
は、図１５に示すように、ＰＭＯＳ５のゲートに「０」
が入力されると、ＰＭＯＳ５がオンして、電源から
「１」が出力される。また、このときＰＭＯＳ６のゲー
トには、「１」が入力されるため、ＰＭＯＳ６がオフし
て、電源からの電流はグラウンド側に流れない。

【００１０】逆に、ＰＭＯＳ５のゲートに「１」が入力
されると、ＰＭＯＳ５がオフし、また、ＰＭＯＳ６のゲ
ートには、「０」が入力されるため、ＰＭＯＳ６がオン
して、グラウンド電位の「０」が出力されるはずであ
る。ところが、この出力されるロー側の「０」は、トラ
ンジスタのしきい値電圧分だけ上昇するため、グラウン
ド電位のように充分低い電位を出力することができない
という問題がある。

【００１１】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、ｐＭＯＳあるいはｎＭＯＳのように
同じ導電型のトランジスタで構成することにより、少な
い製造工程で形成できるとともに、高集積化が可能であ
り、リーク電流が小さく、適正な出力レベルが得られる
半導体装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】請求項１記載の半導体装
置は、同一導電型のＭＯＳトランジスタのソースもしく
はドレインを電源からグラウンドに向かって少なくとも
２個直列に接続した第１および第２のＭＯＳトランジス
タと、その何れか一方のＭＯＳトランジスタのゲートに
正または負極性のゲート信号を入力する入力端部と、他
方のＭＯＳトランジスタのゲートに前記入力端部とは逆
極性のゲート信号を入力する反転入力端部と、前記第１
のＭＯＳトランジスタと第２のＭＯＳトランジスタの接
続部から前記入力端部または反転入力端部からの入力信
号の極性を反転させた出力信号を出力する出力端部と、
を備えたインバータ回路からなる半導体装置であって、
前記インバータ回路の入力端部と反転入力端部の少なく
とも一方とゲートとの間に前記出力端部から出力される
出力レベルを補正するレベル補正回路を備えていること
により、上記目的を達成する。

【００１３】従って、前記インバータ回路のＭＯＳトラ
ンジスタは、同一導電型であって、例えば、ｐＭＯＳト
ランジスタのみで構成するようにしたため、半導体工程
を使って基板上にインバータ回路を形成する際のイオン
ドーピング工程数やマスク枚数が、ＣＭＯＳトランジス
タの場合よりも少なくなり、製造コストを低減すること
ができる。もちろん、ｐＭＯＳトランジスタに代えて、
ｎＭＯＳトランジスタのみで構成することもできる。

【００１４】また、前記インバータ回路は、レベル補正
回路を備えているため、インバータ回路の出力端部から
常に適正なレベルを出力できることから、このインバー
タ回路を組込んだ回路を構成しても誤動作等が発生せ
ず、信頼性の高い回路とすることができる。

【００１５】請求項２記載の半導体装置は、同一導電型
のＭＯＳトランジスタを複数用いて複数の入力に対する
論理演算を実行する論理回路と、前記論理回路と同じ導
電型のＭＯＳトランジスタのソースもしくはドレインを
電源からグラウンドに向かって少なくとも２個直列に接
続し、その２個のＭＯＳトランジスタの各ゲートに前記
論理回路の出力部から論理出力がそれぞれ入力され、直
列に接続された２個のＭＯＳトランジスタの間の接続部
の出力端部から論理演算結果を出力するインバータ回路
と、前記論理回路の出力部と前記インバータ回路のゲー
トとの間に設けられ、前記インバータ回路の出力端部か
ら出力される出力レベルを補正するレベル補正回路と、
を備えていることにより、上記目的を達成する。

【００１６】従って、前記論理演算を実行する論理回路
は、その出力段にインバータ回路を設けて論理出力の出
力レベルを適正化するとともに、そのインバータ回路の
ゲート部分にレベル補正回路を設けて、インバータ回路
から出力される出力レベルを補正することで、適正な出
力レベルが得られることから、この論理回路を組込んだ
回路を構成しても誤動作等が発生せず、信頼性の高い回
路とすることができる。

【００１７】また、上記論理回路を構成するＭＯＳトラ
ンジスタは、同一導電型の、例えば、ｐＭＯＳトランジ
スタのみで構成するようにしたため、イオンドーピング
工程数やマスク枚数が少なくて済み、製造コストを低減
することができる。もちろん、この場合もｐＭＯＳトラ
ンジスタに代えて、ｎＭＯＳトランジスタのみで構成す
ることもできる。

【００１８】請求項３記載の半導体装置の論理回路は、
論理積を実行する論理回路を含むようにしてもよい。従
って、論理積を実行する論理回路、すなわち、ＡＮＤ回
路では、その出力段にインバータ回路を設けることによ
り論理積の出力レベルが適正化され、そのインバータ回
路のゲート部分にはレベル補正回路を設けて、インバー
タ回路から出力される出力レベルを補正することによ
り、適正な論理積の出力レベルが得られることから、こ
のＡＮＤ回路を組込んだ回路を構成しても誤動作等が発
生せず、信頼性の高い回路とすることができる。

【００１９】請求項４記載の半導体装置の論理回路は、
論理和を実行する論理回路を含むようにしてもよい。従
って、論理和を実行する論理回路、すなわち、ＯＲ回路
では、その出力段にインバータ回路を設けることにより
論理和の出力レベルが適正化され、そのインバータ回路
のゲート部分にはレベル補正回路を設けて、インバータ
回路から出力される出力レベルを補正することにより、
適正な論理和の出力レベルが得られることから、このＯ
Ｒ回路を組込んだ回路を構成しても誤動作等が発生せ
ず、信頼性の高い回路とすることができる。

【００２０】請求項５記載の半導体装置の論理回路は、
排他的論理和を実行する論理回路を含むようにしてもよ
い。従って、排他的論理和を実行する論理回路、すなわ
ち、ＥＸＯＲ回路では、その出力段にインバータ回路を
設けることにより排他的論理和の出力レベルが適正化さ
れ、そのインバータ回路のゲート部分にはレベル補正回
路を設けて、インバータ回路から出力される出力レベル
を補正することにより、適正な排他的論理和の出力レベ
ルが得られることから、このＥＸＯＲ回路を組込んだ回
路を構成しても誤動作等が発生せず、信頼性の高い回路
とすることができる。

【００２１】請求項１から請求項５の何れかに記載の半
導体装置は、例えば、請求項６に記載されているよう
に、前記レベル補正回路は、前記インバータ回路と同じ
導電型のＭＯＳトランジスタとコンデンサとで構成さ
れ、前記レベル補正回路を構成するＭＯＳトランジスタ
が、前記インバータ回路の少なくとも一方のＭＯＳトラ
ンジスタのゲートと入力との間にソースとドレインを介
して接続され、前記レベル補正回路を構成するコンデン
サの両端が、レベル補正回路のＭＯＳトランジスタの出
力側とゲートとの間と、前記インバータ回路の直列に接
続された２個のＭＯＳトランジスタの間の接続部との間
に接続され、前記インバータ回路のＭＯＳトランジスタ
のゲート電位の変動を補償するようにしてもよい。

【００２２】従って、前記レベル補正回路は、インバー
タ回路のゲート容量をＭＯＳトランジスタとコンデンサ
とを使って増大させて、インバータ回路を構成するＭＯ
Ｓトランジスタのゲート電位の変動を補償する、いわゆ
る、ブートストラップ法を採用することにより、インバ
ータ回路から適正な出力レベルを得ることができる。

【００２３】また、前記レベル補正回路は、論理回路や
インバータ回路と同じ導電型の、例えば、ｐＭＯＳトラ
ンジスタを用いており、全てのＭＯＳトランジスタを同
一導電型に統一することが可能なため、イオンドーピン
グ工程数やマスク枚数が少なくなり、製造コストを低減
することができる。もちろん、ｐＭＯＳトランジスタに
代えて、ｎＭＯＳトランジスタとしてもよい。

【００２４】請求項２から請求項６の何れかに記載の半
導体装置は、例えば、請求項７に記載されているよう
に、前記インバータ回路は、前記論理回路に対して２組
設けられ、該論理回路から出力される逆極性の２つの論
理出力に対して前記２組のインバータ回路の各ＭＯＳト
ランジスタのゲートへの接続位置が正反対になるように
接続され、前記２組のインバータ回路からの出力が、当
該論理回路の論理結果と、その否定とからなるようにし
てもよい。

【００２５】従って、各論理回路は、インバータ回路を
１組追加するだけで、ＡＮＤ回路とＮＡＮＤ回路、ＯＲ
回路とＮＯＲ回路、ＥＸＯＲ回路とＥＸＮＯＲ回路の２
つの論理回路を合わせ持つことができ、その場合も、同
一導電型のＭＯＳトランジスタで構成できるとともに、
適正な出力レベルを得ることができる。

【００２６】

【発明の実施の形態】以下、本発明に係る半導体装置の
実施の形態を図面に基づいて説明する。図１〜図１３
は、本発明の半導体装置の実施の形態例を示す図であ
り、ここでは、半導体装置に用いる同一導電型のトラン
ジスタとしてｐＭＯＳトランジスタのみを使って実施し
たものである。

【００２７】（第１の実施の形態）図１は、第１の実施
の形態に係るｐＭＯＳインバータ回路１１の構成を示す
図であり、図２は、図１のｐＭＯＳインバータ回路１１
のシンボルとその入出力信号とを示す図である。まず、
構成を説明する。図１に示すｐＭＯＳインバータ回路１
１は、２つのインバータ回路１２および１３とから構成
されている。

【００２８】インバータ回路１２は、電源（Ｖdd）から
グラウンド（ＧＮＤ）に向かってｐＭＯＳトランジスタ
Ｑ１とＱ２のソースもしくはドレインを直列に接続し、
ｐＭＯＳトランジスタＱ１のゲートに入力端部（ＩＮ）
からの入力信号が入力され、ｐＭＯＳトランジスタＱ２
のゲートに反転入力端部（￣ＩＮ）からの入力信号が入
力されるように接続されている。そして、本第１の実施
の形態の特徴は、ｐＭＯＳトランジスタＱ２のゲート側
にゲート電位の変動を補償して出力レベルを補正するレ
ベル補正回路１４を付加したことにある。

【００２９】このレベル補正回路１４は、前記インバー
タ回路１２がｐＭＯＳトランジスタのみで構成されてい
ることから、ｐＭＯＳトランジスタＱ２をオンしてグラ
ウンドレベル「０」を出力する際に、出力レベルがトラ
ンジスタのしきい値電圧分だけ上昇するため、これを補
正することで充分低いグラウンド電位を出力するように
したものである。具体的には、図１に示すように、ｐＭ
ＯＳトランジスタＱ２のゲートと反転入力端部（￣Ｉ
Ｎ）との間に、ゲートがグラウンドに接地されたｐＭＯ
ＳトランジスタＱ３のソースおよびドレインが接続さ
れ、さらに、そのｐＭＯＳトランジスタＱ３の出力側
と、前記ｐＭＯＳトランジスタＱ１とＱ２の接続部との
間に、コンデンサＣ１を接続するようにしたブートスト
ラップ法を採用している。

【００３０】このように、レベル補正回路１４は、ｐＭ
ＯＳトランジスタＱ３とコンデンサＣ１とを使うことに
より、ｐＭＯＳトランジスタＱ２のゲート容量が大きく
なって、ｐＭＯＳトランジスタＱ２を確実にオンさせる
ためのゲート電位が保持されることから、ＭＯＳトラン
ジスタのしきい値電圧分だけ出力レベルが上昇すること
が無くなり、充分に低いグラウンド電位が出力できるよ
うになった。

【００３１】また、インバータ回路１３は、インバータ
回路１２と同様にｐＭＯＳトランジスタＱ４とＱ５とで
構成されており、さらに、ｐＭＯＳトランジスタＱ６と
コンデンサＣ２とでレベル補正回路１５が構成されてい
る。インバータ回路１２と異なる点は、入力端部（Ｉ
Ｎ）と反転入力端部（￣ＩＮ）とがインバータ回路１３
のｐＭＯＳトランジスタＱ４とＱ５のゲートに対して逆
に接続されていることにある。このため、インバータ回
路１３の出力は、インバータ回路１２から出力される論
理の否定が出力される。すなわち、インバータ回路１２
の出力端部（ＯＵＴ）からは、入力端部（ＩＮ）から入
力される信号の極性を反転させた信号が出力され、イン
バータ回路１３の反転出力端部（￣ＯＵＴ）からは、反
転入力端部（ＩＮ）から入力される信号の極性を反転さ
せた信号が出力されることになる。

【００３２】図１で説明したｐＭＯＳインバータ回路１
１のシンボルは、図２のようになり、その入力端部（Ｉ
Ｎ）から入力される論理の否定が出力端部（ＯＵＴ）か
ら出力され、また、反転入力端部（￣ＩＮ）から入力さ
れる論理の否定が反転出力端部（￣ＯＵＴ）から出力さ
れる。

【００３３】また、本第１の実施の形態に係るｐＭＯＳ
インバータ回路１１では、インバータ回路１２、１３
と、そのレベル補正回路１４、１５とに用いるトランジ
スタをｐＭＯＳトランジスタのみで構成したため、半導
体工程を使って基板上にインバータ回路を形成する場
合、イオンドーピング工程数やマスク枚数が少なくなっ
て、製造工程が簡略化されることにより、製造コストを
低減することができる。

【００３４】なお、本実施の形態で使用したｐＭＯＳト
ランジスタは、例えば、トランジスタサイズがＬ（チャ
ネル長）＝４μｍ，Ｗ（チャネル幅）＝４μｍ、しきい
値電圧が−３Ｖ、電界効果移動度が４０ｃｍ²／Ｖ・
Ｓ、ゲート電極容量が１．２２×１０^-14Ｆ、Ｓ／Ｄ
（ソース／ドレイン）抵抗が２００Ω、基板電圧が電源
電圧（Ｖdd）と等電位のものを使用している。また、基
本回路に用いたコンデンサは、０．２ｐＦの容量のもの
を使用している。

【００３５】また、上記したｐＭＯＳインバータ回路１
１では、使用するＭＯＳトランジスタにｐＭＯＳトラン
ジスタのみを使って構成したが、これに限定されず、ｐ
ＭＯＳトランジスタに代えてｎＭＯＳトランジスタを用
いて回路を構成した場合でも、同様の効果が得られる。

【００３６】次に、動作を説明する。ｐＭＯＳインバー
タ回路１１は、例えば、入力端部（ＩＮ）に負論理
「０」が入力され、反転入力端部（￣ＩＮ）に正論理
「１」が入力されると、インバータ回路１２のｐＭＯＳ
トランジスタＱ１がオンして、電源Ｖddから「１」が出
力（ＯＵＴ）され、ｐＭＯＳトランジスタＱ２はオフす
る。

【００３７】逆に、インバータ回路１３は、ｐＭＯＳト
ランジスタＱ４がオフし、ｐＭＯＳトランジスタＱ５が
オンして、反転出力（￣ＯＵＴ）としてグラウンドレベ
ルの「０」が出力される。

【００３８】さらに、上記ｐＭＯＳインバータ回路１１
において、入力端部（ＩＮ）と反転入力端部（￣ＩＮ）
の論理が上記と逆の場合は、出力端部（ＯＵＴ）側から
「０」が出力され、反転出力端部（￣ＯＵＴ）側からは
「１」が出力されることになる。このように、本実施の
形態のｐＭＯＳインバータ回路１１は、正論理・負論理
の両方が入力および反転入力として入力されると、それ
らを否定した論理が出力端部および反転出力端部から出
力される。

【００３９】また、本実施の形態のｐＭＯＳインバータ
回路１１は、インバータ回路１２のｐＭＯＳトランジス
タＱ２あるいはインバータ回路１３のｐＭＯＳトランジ
スタＱ５がオンした場合、グラウンドレベルが出力ある
いは反転出力として出力される。このとき、本実施の形
態では、図１に示すように、レベル補正回路１４および
１５がｐＭＯＳトランジスタＱ２およびＱ５のゲート側
に設けられているため、出力や反転出力としてローレベ
ルを出力する際に、そのローレベルの上昇を防止するこ
とが可能となる。従って、本実施の形態のｐＭＯＳイン
バータ回路１１は、常に適正なＶddレベルの「１」とグ
ラウンドレベルの「０」とを出力端部あるいは反転出力
端部から出力することができる。

【００４０】そして、上記した図１のｐＭＯＳインバー
タ回路１１をシンボルで書き表したのが図２であり、入
力端部（ＩＮ）から入力される信号の極性を反転させた
信号が出力端部（ＯＵＴ）から出力され、反転入力端部
（ＩＮ）から入力される信号の極性を反転させた信号が
反転出力端部（￣ＯＵＴ）から出力される。

【００４１】（第２の実施の形態）図３は、第２の実施
の形態に係るＡＮＤ・ＮＡＮＤ回路２１の構成を示す図
であり、図４は、図３のＡＮＤ・ＮＡＮＤ回路２１のシ
ンボルとその入出力信号とを示す図である。

【００４２】まず、構成を説明する。図３に示すＡＮＤ
・ＮＡＮＤ回路２１は、インバータ回路２２、２３と、
レベル補正回路２４、２５と、論理回路２６とで構成さ
れている。

【００４３】論理回路２６を構成する４個のｐＭＯＳト
ランジスタＱ２１〜Ｑ２４は、パス・トランジスタ・ロ
ジックを用いて４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対
する論理積とその否定とを生成するものである。すなわ
ち、入力がａ、ｂ２つの場合は、その否定である反転ａ
（￣ａ）と反転ｂ（￣ｂ）も入力される。そして、ａの
入力端部とグラウンドとの間には、ｐＭＯＳトランジス
タＱ２１とＱ２２とが直列に接続され、また、反転ａの
入力端部と電源（Ｖdd）との間には、ｐＭＯＳトランジ
スタＱ２３とＱ２４とが直列に接続されている。上記の
ｐＭＯＳトランジスタＱ２２とＱ２４のゲートには、ｂ
が入力されてスイッチングが行われ、また、ｐＭＯＳト
ランジスタＱ２１とＱ２３のゲートには、反転ｂが入力
されてスイッチングが行われる。そして、上記した４個
のｐＭＯＳトランジスタのスイッチングの結果に応じ
て、ｐＭＯＳトランジスタＱ２１とＱ２２の接続部、お
よびｐＭＯＳトランジスタＱ２３とＱ２４の接続部から
ハイレベル「１」又はローレベル「０」の信号が出力さ
れる。

【００４４】しかし、論理回路２６は、上記のｐＭＯＳ
トランジスタＱ２１〜Ｑ２４だけで構成すると、ローレ
ベルを出力する際にトランジスタのしきい値電圧分だけ
損失した出力レベルが出力される。このため、本実施の
形態のＡＮＤ・ＮＡＮＤ回路２１では、論理回路２６の
出力側にインバータ回路２２、２３を付加して、論理回
路２６の出力をインバータ回路２２、２３のゲートに印
加し、各ｐＭＯＳトランジスタをスイッチングさせるこ
とで、電源電位（Ｖdd）あるいはグラウンド電位（ＧＮ
Ｄ）を出力するようにしたものである。

【００４５】しかし、上記インバータ回路２２、２３
は、ｐＭＯＳトランジスタのみで構成されているため、
図３のｐＭＯＳトランジスタＱ２７、３０をオンさせて
グラウンドレベル「０」を出力する場合、出力レベルが
トランジスタのしきい値電圧分だけ上昇する。このた
め、本実施の形態では、さらにレベル補正回路２４、２
５を設けて出力レベルの補正を行うことにより、充分に
低いグラウンド電位を出力するようにしている。

【００４６】本第２の実施の形態における具体的なレベ
ル補正回路２４の構成は、論理回路２６からの一方の出
力と、ｐＭＯＳトランジスタＱ２７のゲートとの間に、
ゲートがグラウンドに接地されたｐＭＯＳトランジスタ
Ｑ２５のソースおよびドレインが接続され、さらに、そ
のｐＭＯＳトランジスタＱ２５の出力側と、前記ｐＭＯ
ＳトランジスタＱ２６とＱ２７の接続部との間に、コン
デンサＣ２１を接続したブートストラップ法を採用して
いる。

【００４７】このように、レベル補正回路２４は、ｐＭ
ＯＳトランジスタＱ２５とコンデンサＣ２１とを付加し
たことにより、ｐＭＯＳトランジスタＱ２７のゲート容
量が大きくなって、ｐＭＯＳトランジスタＱ２７が確実
にオンするのに必要なゲート電位が保持されることか
ら、ＭＯＳトランジスタのしきい値電圧分だけ出力レベ
ルが上昇することが無くなり、充分に低いグラウンド電
位に補正して出力することができる。

【００４８】また、レベル補正回路２５は、レベル補正
回路２４と同様に、ｐＭＯＳトランジスタＱ２８とコン
デンサＣ２２とを使うことにより、ｐＭＯＳトランジス
タＱ３０のゲート容量を大きくして、ｐＭＯＳトランジ
スタＱ３０を確実にオンするのに必要なゲート電位を保
持するので、しきい値電圧分だけ出力レベルが上昇する
ことが無くなり、充分低いグラウンド電位に補正して出
力することができる。

【００４９】上記のように構成されたＡＮＤ・ＮＡＮＤ
回路２１は、４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対し
て、インバータ回路２２からは論理積（ＡＮＤ）が、イ
ンバータ回路２３からはその論理積の否定（ＮＡＮＤ）
が出力される。図３で説明したＡＮＤ・ＮＡＮＤ回路２
１のシンボルは、図４のようになり、そのａ入力端部と
ｂ入力端部に対する、ＡＮＤ出力とＮＡＮＤ出力とが出
力される。

【００５０】また、本実施の形態に係るＡＮＤ・ＮＡＮ
Ｄ回路２１は、インバータ回路２２、２３と、そのレベ
ル補正回路２４、２５と、パス・トランジスタ・ロジッ
クからなる論理回路２６に用いるトランジスタをｐＭＯ
Ｓトランジスタのみで構成したため、半導体工程を使っ
て基板上にＡＮＤ・ＮＡＮＤ回路を形成する場合、イオ
ンドーピング工程数やマスク枚数が少なくなって、製造
工程が簡略化されることにより、製造コストを低減する
ことができる。なお、上記ＡＮＤ・ＮＡＮＤ回路２１で
は、ｐＭＯＳトランジスタを使って回路を構成している
が、このｐＭＯＳトランジスタの代わりにｎＭＯＳトラ
ンジスタを使って構成してもよい。

【００５１】次に、動作を説明する。入力されるａが
「０」（反転ａは「１」）で、ｂが「０」（反転ｂは
「１」）の場合は、図３に示すように、ｐＭＯＳトラン
ジスタのＱ２１とＱ２３がオフし、Ｑ２２とＱ２４がオ
ンするため、インバータ回路２２、２３のｐＭＯＳトラ
ンジスタＱ２６とＱ３０はオフするが、ｐＭＯＳトラン
ジスタＱ２７とＱ２９がオンして、ＡＮＤ出力が
「０」、ＮＡＮＤ出力が「１」となる。

【００５２】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、ＡＮＤ出力が「０」、ＮＡＮＤ出力が「１」とな
る。また、入力されるａが「１」（反転ａは「０」）
で、ｂが「０」（反転ｂは「１」）の場合は、ＡＮＤ出
力が「０」、ＮＡＮＤ出力が「１」となる。

【００５３】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
ＡＮＤ出力が「１」、ＮＡＮＤ出力が「０」となる。こ
のように、本実施の形態のＡＮＤ・ＮＡＮＤ回路２１
は、ａ、ｂの入力に対する論理積と否定的論理積とがイ
ンバータ回路２２、２３からそれぞれ出力される。

【００５４】そして、本実施の形態のＡＮＤ・ＮＡＮＤ
回路２１は、インバータ回路２２、２３のｐＭＯＳトラ
ンジスタＱ２７あるいはＱ３０がオンした場合、グラウ
ンドレベルをＡＮＤ出力あるいはＮＡＮＤ出力として出
力する。このとき、本実施の形態では、図３に示すよう
に、レベル補正回路２４および２５がｐＭＯＳトランジ
スタＱ２７およびＱ３０のゲート側に設けられているた
め、ＡＮＤ出力やＮＡＮＤ出力としてローレベルを出力
する際に、そのローレベルの上昇を防止することができ
る。従って、本実施の形態に係るＡＮＤ・ＮＡＮＤ回路
２１は、常に適正なＶddレベルの「１」とグラウンドレ
ベルの「０」とをＡＮＤ出力あるいはＮＡＮＤ出力とし
て出力することができる。

【００５５】そして、上記図３で説明したＡＮＤ・ＮＡ
ＮＤ回路２１は、シンボルで書き表すと図４のようにな
り、２つの入力（ａ、ｂ）に対して、ＡＮＤ・ＮＡＮＤ
回路２１の出力側から論理積（ＡＮＤ）と、その論理積
の否定（ＮＡＮＤ）とが出力されている。

【００５６】（第３の実施の形態）図５は、第３の実施
の形態に係るＯＲ・ＮＯＲ回路３１の構成を示す図であ
り、図６は、図５のＯＲ・ＮＯＲ回路３１のシンボルと
その入出力信号とを示す図である。

【００５７】まず、構成を説明する。図５に示すＯＲ・
ＮＯＲ回路３１は、インバータ回路３２、３３と、レベ
ル補正回路３４、３５と、論理回路３６とで構成されて
いる。

【００５８】論理回路３６を構成する４個のｐＭＯＳト
ランジスタＱ３１〜Ｑ３４は、パス・トランジスタ・ロ
ジックを用いて４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対
する論理和とその否定とを生成するものである。すなわ
ち、入力がａ、ｂ２つの場合は、その否定である反転ａ
（￣ａ）と反転ｂ（￣ｂ）も入力される。そして、反転
ａの入力端部とグラウンドとの間には、ｐＭＯＳトラン
ジスタＱ３１とＱ３２とが直列に接続され、また、ａの
入力端部と電源（Ｖdd）との間には、ｐＭＯＳトランジ
スタＱ３３とＱ３４とが直列に接続されている。上記の
ｐＭＯＳトランジスタＱ３２とＱ３４のゲートには反転
ｂが入力されてスイッチングが行われ、また、ｐＭＯＳ
トランジスタＱ３１とＱ３３のゲートにはｂが入力され
てスイッチングが行われる。そして、上記４つのＭＯＳ
トランジスタのスイッチングの結果に応じて、ｐＭＯＳ
トランジスタＱ３１とＱ３２の接続部、およびｐＭＯＳ
トランジスタＱ３３とＱ３４の接続部からハイレベル
「１」又はローレベル「０」の信号が出力される。

【００５９】しかし、論理回路３６は、上記のｐＭＯＳ
トランジスタＱ３１〜Ｑ３４だけで構成すると、ローレ
ベルを出力する際にトランジスタのしきい値電圧分だけ
損失した出力レベルが出力される。このため、本実施の
形態のＯＲ・ＮＯＲ回路３１では、論理回路３６の出力
側にインバータ回路３２、３３を付加して、論理回路３
６の出力をインバータ回路３２、３３のゲートに印加
し、各ｐＭＯＳトランジスタをスイッチングさせること
で、電源電位（Ｖdd）あるいはグラウンド電位（ＧＮ
Ｄ）を出力するようにしたものである。

【００６０】しかし、上記インバータ回路３２、３３
は、ｐＭＯＳトランジスタのみで構成されているため、
図５のｐＭＯＳトランジスタＱ３７、４０をオンさせて
グラウンドレベル「０」を出力する場合、出力レベルが
トランジスタのしきい値電圧分だけ上昇する。このた
め、本実施の形態では、さらにレベル補正回路３４、３
５を設けて出力レベルの補正を行うことにより、充分に
低いグラウンド電位を出力するようにしている。

【００６１】本第３の実施の形態における具体的なレベ
ル補正回路３４の構成は、論理回路３６からの一方の出
力とｐＭＯＳトランジスタＱ３７のゲートとの間に、ゲ
ートがグラウンドに接地されたｐＭＯＳトランジスタＱ
３５のソースおよびドレインが接続され、さらに、その
ｐＭＯＳトランジスタＱ３５の出力側と、前記ｐＭＯＳ
トランジスタＱ３６とＱ３７の間の接続部との間にコン
デンサＣ３１を接続したブートストラップ法を採用して
いる。

【００６２】従って、レベル補正回路３４では、ｐＭＯ
ＳトランジスタＱ３５とコンデンサＣ３１とを使うこと
により、ｐＭＯＳトランジスタＱ３７のゲート容量が大
きくなって、ｐＭＯＳトランジスタＱ３７を確実にオン
させるためのゲート電位が保持されることから、出力レ
ベルがしきい値電圧分だけ上昇することが無くなり、充
分に低いグラウンド電位にレベルを補正して出力するこ
とができる。

【００６３】また、レベル補正回路３５では、レベル補
正回路３４と同様にｐＭＯＳトランジスタＱ４０のゲー
ト容量を大きくして、ｐＭＯＳトランジスタＱ４０を確
実にオンさせるためのゲート電位が保持されるため、出
力レベルが補正されて適正なレベルを出力することがで
きる。

【００６４】上記のように構成されたＯＲ・ＮＯＲ回路
３１は、４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対して、
インバータ回路３２からは論理和（ＯＲ）が、インバー
タ回路３３からはその論理和の否定（ＮＯＲ）が出力さ
れる。図５で説明したＯＲ・ＮＯＲ回路３１のシンボル
は、図６のようになり、そのａ入力端部とｂ入力端部に
対する、ＯＲ出力とＮＯＲ出力とが出力される。

【００６５】また、本実施の形態に係るＯＲ・ＮＯＲ回
路３１は、インバータ回路３２、３３と、そのレベル補
正回路３４、３５と、パス・トランジスタ・ロジックか
らなる論理回路３６に用いるトランジスタをｐＭＯＳト
ランジスタのみで構成したため、半導体工程を使って基
板上にインバータ回路を形成する場合、イオンドーピン
グ工程数やマスク枚数が少なくなって、製造工程が簡略
化されることにより、製造コストを低減することができ
る。なお、上記ＯＲ・ＮＯＲ回路３１では、ｐＭＯＳト
ランジスタを使って回路を構成したが、このｐＭＯＳト
ランジスタの代わりにｎＭＯＳトランジスタを使って構
成してもよい。

【００６６】次に、動作を説明する。入力されるａが
「０」（反転ａは「１」）で、ｂが「０」（反転ｂは
「１」）の場合は、図５に示すように、ｐＭＯＳトラン
ジスタのＱ３２とＱ３４がオフし、Ｑ３１とＱ３３がオ
ンするため、インバータ回路３２、３３のｐＭＯＳトラ
ンジスタＱ３６とＱ４０はオフするが、ｐＭＯＳトラン
ジスタＱ３７とＱ３９がオンして、ＯＲ出力が「０」、
ＮＯＲ出力が「１」となる。

【００６７】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、ＯＲ出力が「１」、ＮＯＲ出力が「０」となる。
また、入力されるａが「１」（反転ａは「０」）で、ｂ
が「０」（反転ｂは「１」）の場合は、ＯＲ出力が
「１」、ＮＯＲ出力が「０」となる。

【００６８】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
ＯＲ出力が「１」、ＮＯＲ出力が「０」となる。このよ
うに、本実施の形態のＯＲ・ＮＯＲ回路３１は、ａ、ｂ
の入力に対する論理和がＯＲ出力端部から出力され、そ
れを否定した否定的論理和がＮＯＲ出力端部からそれぞ
れ出力される。

【００６９】そして、本実施の形態のＯＲ・ＮＯＲ回路
３１は、インバータ回路３２、３３のｐＭＯＳトランジ
スタＱ３７あるいはＱ４０がオンした場合、グラウンド
レベルがＯＲ出力あるいはＮＯＲ出力として出力する。
このとき、本実施の形態では、図５に示すように、レベ
ル補正回路３４および３５がｐＭＯＳトランジスタＱ３
７およびＱ４０のゲート側に設けられているため、ＯＲ
出力やＮＯＲ出力としてローレベルを出力する際に、そ
のローレベルの上昇を防止することができる。従って、
本実施の形態に係るＯＲ・ＮＯＲ回路３１は、常に適正
なＶddレベルの「１」とグラウンドレベルの「０」とを
ＯＲ出力あるいはＮＯＲ出力として出力することができ
る。

【００７０】そして、上記図５で説明したＯＲ・ＮＯＲ
回路３１は、シンボルで書き表すと図６のようになり、
２つの入力（ａ、ｂ）に対して、ＯＲ・ＮＯＲ回路３１
の出力側から論理和（ＯＲ）と、その論理和の否定（Ｎ
ＯＲ）とが出力されている。

【００７１】（第４の実施の形態）図７は、第４の実施
の形態に係るＥＸＯＲ・ＥＸＮＯＲ回路４１の構成を示
す図であり、図８は、図７のＥＸＯＲ・ＥＸＮＯＲ回路
４１のシンボルとその入出力信号とを示す図である。

【００７２】まず、構成を説明する。図７に示すＥＸＯ
Ｒ・ＥＸＮＯＲ回路４１は、インバータ回路４２、４３
と、レベル補正回路４４、４５と、論理回路４６とで構
成されている。論理回路４６を構成する４個のｐＭＯＳ
トランジスタＱ４１〜Ｑ４４は、パス・トランジスタ・
ロジックを用いて４つの入力（ａ、￣ａ、ｂ、￣ｂ）に
対する排他的論理和（ＥＸＯＲ）とその否定（ＥＸＮＯ
Ｒ）とを生成するものである。すなわち、入力がａ、ｂ
２つの場合は、その否定である反転ａ（￣ａ）と反転ｂ
（￣ｂ）も入力される。

【００７３】そして、反転ｂの入力は、ｐＭＯＳトラン
ジスタＱ４１を介して次段のレベル補正回路４４に入力
され、また、ｂの入力は、ｐＭＯＳトランジスタＱ４２
を介して次段のレベル補正回路４５に入力されるととも
に、前記ｐＭＯＳトランジスタＱ４１の入力側からｐＭ
ＯＳトランジスタＱ４３を介して前記ｐＭＯＳトランジ
スタＱ４２の出力側に接続され、また、前記ｐＭＯＳト
ランジスタＱ４２の入力側からｐＭＯＳトランジスタＱ
４４を介して前記ｐＭＯＳトランジスタＱ４１の出力側
に接続されている。

【００７４】上記のｐＭＯＳトランジスタＱ４１とＱ４
２のゲートには、反転ａが入力されてスイッチングを行
い、ｐＭＯＳトランジスタＱ４３とＱ４４のゲートに
は、ａが入力されてスイッチングを行うことにより、排
他的論理和の論理回路４６を構成している。そして、上
記ＭＯＳトランジスタのスイッチング結果に応じて、レ
ベル補正回路４４と４５にハイレベル「１」又はローレ
ベル「０」の信号が出力される。

【００７５】しかし、論理回路４６は、上記のｐＭＯＳ
トランジスタＱ４１〜Ｑ４４だけで構成すると、ローレ
ベルを出力する際に、トランジスタのしきい値電圧分だ
け損失した出力レベルが出力される。このため、本実施
の形態のＥＸＯＲ・ＥＸＮＯＲ回路４１では、論理回路
４６の出力側にインバータ回路４２、４３を付加して、
論理回路４６の出力をインバータ回路４２、４３のゲー
トに印加し、各ｐＭＯＳトランジスタをスイッチングさ
せることで、電源電位（Ｖdd）あるいはグラウンド電位
（ＧＮＤ）を出力するようにしたものである。

【００７６】しかし、上記インバータ回路３２、３３
は、ｐＭＯＳトランジスタのみで構成されているため、
図７のｐＭＯＳトランジスタＱ４７とＱ５０をオンさせ
てグラウンドレベル「０」を出力する場合、出力レベル
がトランジスタのしきい値電圧分だけ上昇する。このた
め、本実施の形態では、さらにレベル補正回路４４、４
５を設けて出力レベルの補正を行うことにより、充分に
低いグラウンド電位を出力するようにしている。

【００７７】本第４の実施の形態における具体的なレベ
ル補正回路４４の構成は、論理回路４６からの一方の出
力とｐＭＯＳトランジスタＱ４７のゲートとの間に、ゲ
ートがグラウンドに接地されたｐＭＯＳトランジスタＱ
４５のソースおよびドレインが接続され、さらに、その
ｐＭＯＳトランジスタＱ４５の出力側と、前記ｐＭＯＳ
トランジスタＱ４６とＱ４７の間の接続部との間にコン
デンサＣ４１を接続したブートストラップ法を採用して
いる。

【００７８】従って、レベル補正回路４４では、ｐＭＯ
ＳトランジスタＱ４５とコンデンサＣ４１とを使うこと
により、ｐＭＯＳトランジスタＱ４７のゲート容量が大
きくなって、ｐＭＯＳトランジスタＱ４７を確実にオン
させるためのゲート電位が保持されることから、出力レ
ベルがしきい値電圧分だけ上昇することが無くなり、充
分に低いグラウンド電位にレベルを補正して出力するこ
とができる。

【００７９】また、レベル補正回路４５では、レベル補
正回路４４と同様にｐＭＯＳトランジスタＱ５０のゲー
ト容量が大きくして、ｐＭＯＳトランジスタＱ５０を確
実にオンさせるためのゲート電位が保持されるため、出
力レベルが補正されて適正なレベルを出力することがで
きる。

【００８０】上記のように構成されたＥＸＯＲ・ＥＸＮ
ＯＲ回路４１は、４つの入力（ａ、￣ａ、ｂ、￣ｂ）に
対して、インバータ回路４２からは排他的論理和（ＥＸ
ＯＲ）が、インバータ回路４３からは否定的排他的論理
和（ＥＸＮＯＲ）が出力される。

【００８１】図７で説明したＥＸＯＲ・ＥＸＮＯＲ回路
４１のシンボルは、図８のようになり、ａ入力端部とｂ
入力端部に対する、ＥＸＯＲ出力とＥＸＮＯＲ出力とが
出力される。また、本実施の形態に係るＥＸＯＲ・ＥＸ
ＮＯＲ回路４１は、インバータ回路４２、４３と、その
レベル補正回路４４、４５と、パス・トランジスタ・ロ
ジックからなる論理回路４６に用いるトランジスタをｐ
ＭＯＳトランジスタのみで構成したため、半導体工程を
使って基板上にインバータ回路を形成する場合、イオン
ドーピング工程数やマスク枚数が少なくなって、製造工
程が簡略化されることにより、製造コストを低減するこ
とができる。

【００８２】なお、上記ＥＸＯＲ・ＥＸＮＯＲ回路４１
では、ｐＭＯＳトランジスタを使って回路を構成した
が、このｐＭＯＳトランジスタの代わりにｎＭＯＳトラ
ンジスタを使って構成してもよい。

【００８３】次に、動作を説明する。入力されるａが
「０」（反転ａは「１」）で、ｂが「０」（反転ｂは
「１」）の場合は、図７に示すように、ｐＭＯＳトラン
ジスタのＱ４１とＱ４２がオフし、Ｑ４３とＱ４４がオ
ンするため、インバータ回路４２、４３のｐＭＯＳトラ
ンジスタＱ３６とＱ４０はオフするが、ｐＭＯＳトラン
ジスタＱ４７とＱ４９がオンして、ＥＸＯＲ出力が
「０」、ＥＸＮＯＲ出力が「１」となる。

【００８４】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、ＥＸＯＲ出力が「１」、ＥＸＮＯＲ出力が「０」
となる。また、入力されるａが「１」（反転ａは
「０」）で、ｂが「０」（反転ｂは「１」）の場合は、
ＥＸＯＲ出力が「１」、ＥＸＮＯＲ出力が「０」とな
る。

【００８５】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
ＥＸＯＲ出力が「０」、ＥＸＮＯＲ出力が「１」とな
る。このように、本実施の形態のＥＸＯＲ・ＥＸＮＯＲ
回路４１は、ａ、ｂの入力に対する排他的論理和がＥＸ
ＯＲ出力端部から出力され、それを否定した否定的排他
的論理和がＥＸＮＯＲ出力端部からそれぞれ出力され
る。

【００８６】また、本実施の形態のＥＸＯＲ・ＥＸＮＯ
Ｒ回路４１は、インバータ回路４２および４３のｐＭＯ
ＳトランジスタＱ４７あるいはｐＭＯＳトランジスタＱ
５０がオンした場合、グラウンドレベルがＯＲ出力ある
いはＮＯＲ出力として出力される。このとき、本実施の
形態では、図５に示すように、レベル補正回路４４およ
び４５がｐＭＯＳトランジスタＱ４７およびＱ５０のゲ
ート側に設けられているため、ＥＸＯＲ出力やＥＸＮＯ
Ｒ出力としてローレベルを出力する際に、そのローレベ
ルの上昇を防止することができる。従って、本実施の形
態のＥＸＯＲ・ＥＸＮＯＲ回路４１は、常に適正なＶdd
レベルの「１」とグラウンドレベルの「０」とをＥＸＯ
Ｒ出力あるいはＥＸＮＯＲ出力として出力される。

【００８７】そして、上記した図７のＥＸＯＲ・ＥＸＮ
ＯＲ回路４１をシンボルで書き表すと図８のようにな
り、２つの入力（ａ、ｂ）に対して、ＥＸＯＲ・ＥＸＮ
ＯＲ回路４１からは排他的論理和（ＥＸＯＲ）と、その
排他的論理和の否定（ＥＸＮＯＲ）とが出力される。

【００８８】以上述べたように、上記第１〜第４までの
実施の形態では、インバータ回路にレベル補正回路を付
加した４種類の基本的な論理回路と、その否定回路の構
成を説明したが、これらの論理回路同士を組み合わせる
ことによって、１６個のプール代数を全て演算すること
が可能となる。

【００８９】また、インバータ回路にレベル補正回路を
付加した上記実施の形態で説明した回路構成は、論理回
路以外の基本回路として、例えば、ラッチ回路やトライ
ステート回路等を構成することができる。そこで、以下
の第５の実施の形態ではラッチ回路の構成例を、また、
第６の実施の形態ではトライステート回路の構成例を説
明する。

【００９０】（第５の実施の形態）図９は、第５の実施
の形態に係るラッチ回路５１の構成を示す図である。ま
ず、構成を説明する。図９に示すラッチ回路５１は、図
１で説明した第１の実施の形態に係るｐＭＯＳインバー
タ回路１１の構成に対して、その入力側からの入力信号
を制御する入力信号制御部５６と、出力側から入力側に
出力信号をフィードバックさせるフィードバック信号制
御部５７とを加えて構成したものである。

【００９１】そこで、図１のｐＭＯＳインバータ回路１
１に相当する部分の構成は、図９に示すように、各ｐＭ
ＯＳトランジスタではＱ１→Ｑ５６、Ｑ２→Ｑ５７、Ｑ
３→Ｑ５５、Ｑ４→Ｑ５９、Ｑ５→Ｑ６０、Ｑ６→Ｑ５
８にそれぞれ相当し、コンデンサではＣ１→Ｃ５１、Ｃ
２→Ｃ５２にそれぞれ相当し、２組のインバータ回路５
２、５３とそのレベル補正回路５４、５５とを構成して
いる。

【００９２】そして、上記２組のインバータ回路５２、
５３を構成するｐＭＯＳトランジスタの各ゲートと入力
端部（Ｉ）および反転入力端部（￣Ｉ）との間には、入
力信号を制御する入力信号制御部５６が設けられてい
る。この入力信号制御部５６は、スイッチング素子であ
るｐＭＯＳトランジスタＱ５１とＱ５２とで構成されて
おり、このｐＭＯＳトランジスタＱ５１、Ｑ５２のゲー
トには、スイッチングさせるための反転クロック信号
（￣ｃｌｋ）が反転制御信号入力端部（￣Ｌ）から入力
される。

【００９３】また、インバータ回路５２、５３の出力側
と入力側との間には、フィードバック信号制御部５７が
設けられ、フィードバックループとｐＭＯＳトランジス
タＱ５３、Ｑ５４とで構成されている。

【００９４】すなわち、インバータ回路５２の出力端部
（￣Ｏ）からの出力（￣ＯＵＴ）は、フィードバックル
ープによって上記したｐＭＯＳトランジスタＱ５２のド
レイン側に、スイッチング素子であるｐＭＯＳトランジ
スタＱ５４を介して接続され、また、インバータ回路５
３の出力端部（Ｏ）からの出力（ＯＵＴ）は、フィード
バックループによって上記したｐＭＯＳトランジスタＱ
５１のドレイン側に、スイッチング素子であるｐＭＯＳ
トランジスタＱ５３を介して接続されている。

【００９５】そして、上記したｐＭＯＳトランジスタＱ
５３とＱ５４のゲートには、スイッチングを制御するた
めのクロック信号（ｃｌｋ）が制御信号入力端部（Ｌ）
から入力されるように構成されている。このように、図
９に示すラッチ回路５１は、図１に示すインバータ回路
に４個のｐＭＯＳトランジスタＱ５１〜Ｑ５４を新たに
付加したものである。そして、ｐＭＯＳトランジスタＱ
５１〜Ｑ５４は、外部からの反転制御信号入力端部（￣
Ｌ）および制御信号入力端部（Ｌ）からの制御信号によ
って、ラッチ回路５１をスルー動作させるかラッチ動作
させるかを切換えるものである。

【００９６】次に、動作を説明する。図９に示すラッチ
回路５１は、制御信号入力端部（Ｌ）に入力されるクロ
ック信号（ｃｌｋ）がハイ「１」で、反転制御信号入力
端部（￣Ｌ）の反転クロック信号（￣ｃｌｋ）がロー
「０」の場合は、スルー状態となり、逆に、制御信号入
力端部（Ｌ）に入力されるクロック信号（ｃｌｋ）がロ
ー「０」で、反転制御信号入力端部（￣Ｌ）の反転クロ
ック信号（￣ｃｌｋ）がハイ「１」の場合は、ラッチ状
態となる。

【００９７】上記したスルー状態とは、入力端部（Ｉ）
からの入力信号（ＩＮ）がそのまま出力端部（Ｏ）の出
力信号（ＯＵＴ）として出力され、反転入力端部（￣
Ｉ）からの反転入力信号（￣ＩＮ）がそのまま反転出力
端部（￣Ｏ）の反転出力信号（￣ＯＵＴ）として出力さ
れる状態をいう。また、上記したラッチ状態とは、ラッ
チ前の出力状態を保持することをいう。

【００９８】具体的には、図９に示すように、クロック
信号（ｃｌｋ）がハイ「１」で、反転クロック信号（￣
ｃｌｋ）がロー「０」の場合は、スルー状態となり、ｐ
ＭＯＳトランジスタＱ５３とＱ５４はオフし、ｐＭＯＳ
トランジスタＱ５１とＱ５２はオンとなる。

【００９９】このため、入力信号（ＩＮ）が「０」で、
反転入力信号（￣ＩＮ）が「１」の場合は、ｐＭＯＳト
ランジスタＱ５７とＱ５９がオフし、ｐＭＯＳトランジ
スタＱ５６とＱ６０がオンするため、そのまま出力され
るスルー状態となり、出力信号（ＯＵＴ）に「０」が、
反転出力信号（￣ＯＵＴ）に「１」が出力される。

【０１００】次に、クロック信号（ｃｌｋ）がロー
「０」で、反転クロック信号（￣ｃｌｋ）がハイ「１」
の場合は、ラッチ状態となり、図９のｐＭＯＳトランジ
スタＱ５３とＱ５４はオンし、ｐＭＯＳトランジスタＱ
５１とＱ５２はオフする。このため、入力端部（Ｉ）と
反転入力端部（￣Ｉ）の入力信号に関わりなく、直前の
スルー状態における出力信号（ＯＵＴ）の「０」がｐＭ
ＯＳトランジスタＱ５３を介して、ｐＭＯＳトランジス
タＱ５６とＱ６０とをオンさせ、反転出力信号（￣ＯＵ
Ｔ）の「１」がｐＭＯＳトランジスタＱ５４を介して、
ｐＭＯＳトランジスタＱ５７とＱ５９とをオフするた
め、従前の出力状態が保持され、出力信号（ＩＮ）が
「０」で反転入力信号（￣ＩＮ）の「１」がそのまま出
力される。

【０１０１】このように、図９に示すラッチ回路は、４
個のｐＭＯＳトランジスタＱ５１〜Ｑ５４のゲートを外
部からの制御信号に従って、スルー動作とラッチ動作の
切換えを行っている。

【０１０２】また、上記実施の形態のラッチ回路５１
は、図９に示すように、インバータ回路５２、５３のｐ
ＭＯＳトランジスタＱ５７、Ｑ６０のゲート部分に、ｐ
ＭＯＳトランジスタＱ５５、Ｑ５８とコンデンサＣ５
１、Ｃ５２とからなるレベル補正回路５４、５５がそれ
ぞれ設けられているため、出力レベルの損失が無くなる
とともに、直流的なリーク電流が無くなり、消費電力を
低減化することができる。

【０１０３】さらに、上記実施の形態のラッチ回路５１
は、使用するＭＯＳトランジスタを全て同一導電型のｐ
ＭＯＳトランジスタで構成したため、半導体工程を用い
て基板上に形成する際に、イオンドーピング工程数やマ
スク枚数が従来のＣＭＯＳを使った回路と比べて少くで
きることから、製造コストを低減することができる。

【０１０４】なお、上記ラッチ回路５１では、ｐＭＯＳ
トランジスタで回路を構成したが、これに限定されるも
のではなく、ｐＭＯＳトランジスタに代えてｎＭＯＳト
ランジスタで構成してもよい。

【０１０５】（第６の実施の形態）図１０は、交流化電
圧を生成するトライステート回路６１の一構成例を示す
図である。このトライステート回路６１は、例えば、液
晶駆動装置などで液晶を駆動する際に、液晶に直流電圧
を印加すると液晶が劣化することから、交流化された駆
動電圧を生成する場合などに用いられる。

【０１０６】まず、構成を説明する。図１０に示すよう
に、ｐＭＯＳトランジスタＱ６１〜Ｑ６８は、ｄ、反転
ｄ（￣ｄ）、ＷＦ、反転ＷＦ（￣ＷＦ）の４つの入力信
号に基づいて、所定の論理を生成する論理回路６６を構
成している。そして、このトライステート回路６１は、
ｄ、ＷＦそれぞれに正論理・負論理を入力することによ
り、３種類の電源電圧ＶH 、ＶC 、ＶL を切換えて生成
される交流化電圧が出力Ｄから出力するものである（但
し、ＶH ＞ＶC ＞ＶL ）。ここでは、上記した実施の形
態と同様にパス・トランジスタ・ロジックの手法を用い
ている。

【０１０７】そして、例えば、このトライステート回路
６１を液晶駆動装置に用いる場合は、上記入力信号のｄ
が書き込みデータの有り／無し、すなわち、液晶を駆動
するか／しないかを表し、ＷＦが液晶駆動電圧の正／負
を表すように用いることができる。

【０１０８】次に、論理回路６６の出力側には、インバ
ータ回路６２、６３が形成されている。例えば、このイ
ンバータ回路６２は、電源（Ｖdd）からグラウンド（Ｇ
ＮＤ）に向かって、ｐＭＯＳトランジスタＱ７１とＱ７
０のソースもしくはドレインが直列に接続されていて、
論理回路６６からの出力がｐＭＯＳトランジスタＱ７
１、Ｑ７０のゲートに入力されている。そして、本実施
の形態では、インバータ回路６２のｐＭＯＳトランジス
タＱ７０のゲートと、論理回路６６の所定の出力端部と
の間にゲートをグラウンドに接地したｐＭＯＳトランジ
スタＱ６９が接続され、そのｐＭＯＳトランジスタＱ６
９の出力側と前記ｐＭＯＳトランジスタＱ７１とＱ７０
との接続部の間にコンデンサＣ６１を接続してレベル補
正回路６４を構成している。

【０１０９】また、インバータ回路６３は、上記したイ
ンバータ回路６２と同様にｐＭＯＳトランジスタＱ７
４、Ｑ７３で構成されるとともに、レベル補正回路６５
がｐＭＯＳトランジスタＱ７２とコンデンサＣ６２とで
構成されている。このように、インバータ回路６２、６
３のｐＭＯＳトランジスタのゲートには、レベル補正回
路６４、６５が設けられたことにより、ｐＭＯＳトラン
ジスタＱ７０またはＱ７３のゲート容量が増大して確実
にスイッチングが行われて、適正なローレベル「Ｌ」の
信号を出力することができる。

【０１１０】そして、本実施の形態に係るトライステー
ト回路６１は、上記したインバータ回路６２、６３から
の出力信号をｐＭＯＳトランジスタＱ７５、Ｑ７６のゲ
ートにそれぞれ印加してスイッチングさせることによ
り、高電位の電源電圧ＶH 、あるいは、低電位の電源電
圧ＶL を選択的に出力端部Ｄから出力するとともに、中
間電位の電源電圧ＶC は、ｐＭＯＳトランジスタＱ７７
がｄ入力によってスイッチングされて出力される。

【０１１１】本実施の形態では、上記構成に加えて、さ
らに、ｐＭＯＳトランジスタＱ７５のゲートとグラウン
ドとの間にコンデンサＣ６３を介して接続され、また、
ｐＭＯＳトランジスタＱ７６のゲートとグラウンドとの
間にコンデンサＣ６４を介して接続されている。このた
め、高電位（ＶH ）と低電位（ＶL ）の電源電圧に接続
されたｐＭＯＳトランジスタＱ７５、Ｑ７６は、ゲート
容量が増大することから、ｐＭＯＳトランジスタＱ７
５、Ｑ７６を確実にスイッチングすることが可能とな
り、電圧の上昇や電圧降下の無い適正なレベルの電源電
圧ＶH 、ＶL が出力される。

【０１１２】このように、本実施の形態のトライステー
ト回路６１は、論理回路６６の出力側にインバータ回路
６２、６３を設けたことにより、論理回路６６の出力レ
ベルが適正化される。特に、そのインバータ回路６２、
６３がｐＭＯＳトランジスタで構成されている場合は、
グラウンド側のｐＭＯＳトランジスタＱ７０やＱ７３側
に、ｐＭＯＳトランジスタＱ６９あるいはＱ７２と、コ
ンデンサＣ６１あるいはＣ６２からなるレベル補正回路
６４、６５を設けることにより、ｐＭＯＳトランジスタ
のしきい値電圧分だけ出力レベルが上昇することを防止
することができる。さらに、本実施の形態に係るトライ
ステート回路６１は、上記インバータ回路６２、６３の
出力が高電位（ＶH ）と低電位（ＶL ）の電源電圧に接
続されたｐＭＯＳトランジスタＱ７５、Ｑ７６をスイッ
チングさせて選択出力するため、それらのゲート側にコ
ンデンサＣ６３、Ｃ６４を設けてゲート容量を増大さ
せ、適正なレベルの電源電圧ＶH 、ＶL を出力するもの
である。

【０１１３】次に、動作について説明する。図１０に示
すトライステート回路６１は、ｄとＷＦのそれぞれに正
論理・負論理の何れかを入力することにより、ＤからＶ
H 、ＶC 、ＶL の何れかが選択的に出力される。実際に
は、入力ｄ、ＷＦを変化させることによって、ＶH 、Ｖ
C 、ＶL からなる交流化信号が生成される。

【０１１４】まず、入力信号のｄとＷＦが「０」の場合
は、ｐＭＯＳトランジスタＱ７５、Ｑ７６がオフとな
り、ｐＭＯＳトランジスタＱ７７がオンするため、Ｄか
ら中間電位（ＶC ）が出力される。また、入力信号のｄ
が「０」で、ＷＦが「１」の場合も上記と同様にＤから
中間電位（ＶC ）が出力される。これは、ｄが「０」の
場合は、論理回路６６のｐＭＯＳトランジスタＱ６１、
Ｑ６３、Ｑ６５、Ｑ６７がオフするため、ＷＦの入力信
号に影響されることなくｐＭＯＳトランジスタＱ７７を
オンして、ＤからＶｃが出力されることによる。

【０１１５】また、入力信号のｄが「１」の場合は、ス
イッチングトランジスタのＱ７７がオフし、論理回路６
６のｐＭＯＳトランジスタＱ６２、Ｑ６４、Ｑ６６、Ｑ
６８がオフするとともに、逆に、ｐＭＯＳトランジスタ
Ｑ６１、Ｑ６３、Ｑ６５、Ｑ６７がオンする。このた
め、ＷＦの入力信号に基づいてＤからの出力電圧が変化
する。

【０１１６】そこで、ＷＦが「０」の場合は、ｐＭＯＳ
トランジスタＱ７６がオンしてＱ７５がオフするため、
Ｄから低電位（ＶL ）が出力される。また、ＷＦが
「１」の場合は、ｐＭＯＳトランジスタＱ７５がオンし
てＱ７６がオフするため、Ｄから高電位（ＶH ）が出力
される。

【０１１７】このように、本実施の形態のトライステー
ト回路６１は、ｐＭＯＳトランジスタとコンデンサだけ
で構成できることから、構造が簡単となり、少ない工程
数で製造できるため、低コスト化が図れる。

【０１１８】また、上記実施の形態のトライステート回
路６１は、インバータ回路６２、６３とレベル補正回路
６４、６５とを用いることにより、ｐＭＯＳトランジス
タＱ６１〜Ｑ６８で構成された論理回路６６の出力レベ
ルを補正するとともに、コンデンサＣ６３、Ｃ６４を設
けてｐＭＯＳトランジスタＱ７５、Ｑ７６を確実にスイ
ッチングさせることにより、適正なレベルの電源電圧Ｖ
H 、ＶL を選択的に出力することができる。特に、ｐＭ
ＯＳトランジスタで構成されている場合は、ローレベル
の出力電圧であるＶL が充分下がりきらないという問題
を解決することができ、常に所定の電位まで確実に下が
った状態の電圧レベルを出力することができるようにな
った。

【０１１９】なお、上記トライステート回路６１では、
ｐＭＯＳトランジスタを使って回路構成したが、このｐ
ＭＯＳトランジスタの代わりにｎＭＯＳトランジスタを
使って構成してもよい。

【０１２０】（第７の実施の形態）図１１は、本発明の
半導体装置を適用した駆動回路一体型のＴＦＴ−ＬＣＤ
７１の概略構成図である。この駆動回路一体型ＴＦＴ−
ＬＣＤ７１は、ＬＣＤ（Liquid Crystal Display）の表
示領域において、ガラス基板上の各画素毎にスイッチン
グ素子となるＴＦＴ（Thin Film Transistor）を形成す
るとともに、ドレインドライバ（データ線駆動回路）や
ゲートドライバ（走査線駆動回路）からなる液晶駆動回
路をガラス基板上に一体形成したものである。

【０１２１】まず、構成を説明する。図１１に示すよう
に、駆動回路一体型ＴＦＴ−ＬＣＤ７１は、ガラス基板
７２上の表示領域内の各画素毎にＴＦＴを形成する液晶
表示パネル（ＴＦＴ−ＬＣＤ）７３と、その液晶表示パ
ネル７３の各ＴＦＴのゲートに走査信号を印加して選択
状態と非選択状態とを作り出すゲートドライバ７４と、
そのゲートドライバ７４によって選択状態にしたＴＦＴ
に表示信号を印加して各画素毎の液晶を駆動するドレイ
ンドライバ７５とで構成されている。

【０１２２】上記した液晶表示パネル７３、ゲートドラ
イバ７４およびドレインドライバ７５は、ガラス基板７
２上に一体形成されている。図１２は、図１１に示すド
レインドライバ７５をｐＭＯＳトランジスタからなる論
理回路とインバータ回路とレベル補正回路とを備えた上
記ラッチ回路、ＡＮＤ・ＮＡＮＤ回路、およびトライス
テート回路とで構成した部分回路図である。。

【０１２３】図１２に示すドレインドライバ７５は、ラ
ッチ回路８１、８２、８３……、ＡＮＤ・ＮＡＮＤ回路
９１、９２……、ラッチ回路１０１、１０２……、ラッ
チ回路１１１、１１２、……、トライステート回路１２
１、１２２……などで構成されている。

【０１２４】ラッチ回路８１、８２、８３は、図示しな
いコントローラから入力される水平同期信号（ＸＳＣ
Ｌ）と、反転水平同期信号（￣ＸＳＣＬ）とが制御信号
入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）とに１
つ置きに逆の位相で入力されて、制御信号入力端部
（Ｌ）に「１」が入ると入力信号をスルーで出力し、
「０」が入ると従前の入力信号をラッチする。

【０１２５】ラッチ回路８１への入力信号は、ＸＤクロ
ックと反転ＸＤクロックが入力され、スルー状態とラッ
チ状態に応じた出力信号が出力端部（Ｏ）と反転出力端
部（￣Ｏ）から出力され、ＡＮＤ・ＮＡＮＤ回路９１と
次段のラッチ回路８２の入力端部に入力される。同様
に、ラッチ回路８２の出力信号は、ＡＮＤ・ＮＡＮＤ回
路９１と９２および次段のラッチ回路８３の入力端部に
入力される。

【０１２６】そして、ＡＮＤ・ＮＡＮＤ回路９１は、上
記ラッチ回路８１の出力（ＯＵＴ）とラッチ回路８２の
反転出力（￣ＯＵＴ）とを入力して、論理積とその否定
とをラッチ回路１０１の制御信号入力端部（Ｌ）と反転
制御信号入力端部（￣Ｌ）とに入力する。ＡＮＤ・ＮＡ
ＮＤ回路９２も同様に、ラッチ回路８２の反転出力（￣
ＯＵＴ）とラッチ回路８３の出力（ＯＵＴ）とが入力さ
れて、論理積とその否定とがラッチ回路１０２の制御信
号入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）に入
力される。

【０１２７】ラッチ回路１０１とラッチ回路１０２は、
上記したＡＮＤ・ＮＡＮＤ回路９１と９２からの出力信
号のタイミングに応じて、図示しないデータ変換回路か
ら入力される各画素毎のデータをラッチし、そのラッチ
したデータをそれぞれ次段のラッチ回路１１１と１１２
に出力する。ラッチ回路１１１と１１２は、クロックＯ
Ｐのタイミングで入力された各画素毎のデータをラッチ
して、その出力をそれぞれのトライステート回路１２１
と１２２に出力する。

【０１２８】トライステート回路１２１と１２２は、上
記したラッチ回路１１１と１１２からの入力信号と、交
流化信号ＷＦとの組み合わせによって、ＶH 、ＶC 、Ｖ
L からなる３種類の電源電圧を適宜選択することによ
り、交流化された表示信号が生成される。トライステー
ト回路１２１から出力される交流化された表示信号は、
ドレインラインのＤ１に出力され、トライステート回路
１２２から出力される交流化された表示信号は、ドレイ
ンラインのＤ２に出力される。

【０１２９】なお、図１２は、２ライン分のドレインラ
インに供給するドレインドライバ７５の一部の構成を説
明したにすぎず、実際には上記各回路が水平走査方向に
画素数に応じて連なって配置されている。これにより、
各ドレインラインには、その位置に応じた表示信号を供
給することができる。

【０１３０】上記したように、ラッチ回路、ＡＮＤ・Ｎ
ＡＮＤ回路およびトライステート回路で構成されたドレ
インドライバ７５は、ｐＭＯＳトランジスタとコンデン
サだけで構成することが可能なため、従来例のＣＭＯＳ
トランジスタで構成した場合と比べると、トランジスタ
構造が簡単になって、製造工程数が少なくなるととも
に、画素のＴＦＴトランジスタにもｐＭＯＳトランジス
タを採用するならば、ガラス基板の同一平面上に駆動回
路一体型ＴＦＴ−ＬＣＤを同時に作成することができ、
低コスト化が図れるという利点がある。

【０１３１】また、本実施の形態に係るドレインドライ
バ７５は、ＣＭＯＳトランジスタで構成した場合と同様
に直流のリーク電流が少なく、低消費電力性を有し、適
正な出力レベル、特に、ローレベルの出力を充分低く抑
えることができるという利点がある。

【０１３２】次に、図１３は、図１１に示すゲートドラ
イバ７４をｐＭＯＳトランジスタからなる論理回路とイ
ンバータ回路とレベル補正回路とを備えたラッチ回路、
ＮＯＲ回路、およびインバータ回路とで構成した部分回
路図である。図１３に示すゲートドライバ７４は、ラッ
チ回路１３１、１３２、１３３、１３４……、ＮＯＲ回
路１４１、１４２、１４３、１４４……、インバータ回
路１５１、１５２、１５３、１５４……、インバータ回
路１６１、１６２、１６３、１６４……、インバータ回
路１７１、１７２、１７３、１７４……などで構成され
ている。

【０１３３】ラッチ回路１３１、１３２、１３３、１３
４……は、図示しないコントローラから入力される垂直
同期信号（ＹＳＣＬ）と、反転垂直同期信号（￣ＹＳＣ
Ｌ）とが制御信号入力端部（Ｌ）と反転制御信号入力端
部（￣Ｌ）とに１つ置きに逆の位相で入力され、制御信
号入力端部（Ｌ）に「１」が入ると入力信号をスルーで
出力し、「０」が入ると従前の入力信号をラッチする。

【０１３４】ラッチ回路１３１への入力信号は、ＹＤク
ロックが入力され、スルー状態とラッチ状態に応じた出
力信号が出力端部（Ｏ）と反転出力端部（￣Ｏ）から出
力され、ＮＯＲ回路１４１と次段のラッチ回路１３２の
入力端部に入力される。同様に、ラッチ回路１３２の出
力信号は、ＮＯＲ回路１４１とＮＯＲ回路１４２および
次段のラッチ回路１３３の入力端部に入力される。

【０１３５】そして、ＮＯＲ回路１４１は、上記ラッチ
回路１３１の出力（ＯＵＴ）とラッチ回路１３２の反転
出力（￣ＯＵＴ）とが入力されて、否定的論理和がイン
バータ回路１５１から１６１、１７１と連続して入力さ
れてゲートラインＧ１にゲート信号が出力される。上記
と同様の動作により、各インバータ回路１７２、１７
３、１７４の出力端部からは、ゲートラインＧ２、Ｇ
３、Ｇ４に対してそれぞれゲート信号が順次出力され
る。

【０１３６】なお、図１３は、２ライン分のゲートライ
ンに供給するゲートドライバ７４の一部の構成を説明し
たにすぎず、上記した各回路が垂直方向に配列されたラ
イン数に応じて配列されている。これにより、各ゲート
ラインを所定の走査方式によってライン走査することに
より、それぞれのゲートラインを選択状態、あるいは非
選択状態とするものである。

【０１３７】上記したように、ラッチ回路、ＮＯＲ回路
およびインバータ回路で構成されたゲートドライバ７４
は、ドレインドライバ７５の場合と同様に、ｐＭＯＳト
ランジスタとコンデンサだけで構成することができるた
め、従来例のＣＭＯＳトランジスタで構成した場合と比
べると、トランジスタ構造が簡単になり、製造工程数を
少なくすることができる。特に、画素のＴＦＴトランジ
スタにｐＭＯＳトランジスタを採用すれば、ガラス基板
の同一平面上に駆動回路一体型ＴＦＴ−ＬＣＤを作成す
ることができるため、低コスト化が図れる。また、本実
施例のゲートドライバ７４は、ＣＭＯＳと同様の低消費
電力性と、適正な出力レベル、特に、ローレベルの出力
を充分低く抑えることができるという利点がある。

【０１３８】以上述べたように、同一導電型のＭＯＳト
ランジスタ（ｐＭＯＳ、ｎＭＯＳ）とコンデンサとを用
いて４種類の基本論理回路を構成して、これを組み合わ
せることにより、あらゆる論理演算が可能な回路を構成
することができ、これらの回路を低コストで製造するこ
とができる。また、レベル補正回路を必ず付加したた
め、同一導電型のＭＯＳトランジスタを用いて構成して
も、出力レベルの低下が発生せず、適正な出力レベルが
得られる。

【０１３９】もちろん、上記した同一導電型のＭＯＳト
ランジスタ（ｐＭＯＳ、ｎＭＯＳ）とコンデンサとを用
いて論理回路だけでなく、ラッチ回路やトライステート
回路等の基本回路を構成し、これらを組み合わせて用い
ることにより、上記と同様の効果を得ることができる。

【０１４０】

【発明の効果】請求項１記載の半導体装置によれば、イ
ンバータ回路のＭＯＳトランジスタが同一導電型からな
るので、半導体工程を使って基板上にインバータ回路を
形成する際のイオンドーピング工程数やマスク枚数が、
従来のＣＭＯＳトランジスタの場合と比べて少なくな
り、製造コストを低減することができる。また、前記イ
ンバータ回路は、レベル補正回路を備えているため、イ
ンバータ回路の出力端部から常に適正なレベルを出力す
ることができる。

【０１４１】請求項２〜５記載の半導体装置によれば、
ＡＮＤ回路、ＯＲ回路、ＥＸＯＲ回路の出力段にインバ
ータ回路を設けて論理出力の出力レベルを適正化すると
ともに、そのインバータ回路のゲート部分にレベル補正
回路を設けて、インバータ回路から出力される出力レベ
ルを補正することで、適正な出力レベルが得られる。ま
た、そのＡＮＤ回路、ＯＲ回路、ＥＸＯＲ回路を構成す
るＭＯＳトランジスタは、同一導電型のみで構成するよ
うにしたため、イオンドーピング工程数やマスク枚数が
少なくて済み、製造コストを低減することができる。

【０１４２】請求項６記載の半導体装置によれば、請求
項１〜請求項５に記載された半導体装置のレベル補正回
路は、ＭＯＳトランジスタとコンデンサとからなり、イ
ンバータ回路のゲート容量を増大させて、インバータ回
路を構成するＭＯＳトランジスタのゲート電位の変動を
補償する、いわゆる、ブートストラップ法を採用するこ
とにより、インバータ回路から適正な出力レベルが得ら
れる。また、そのレベル補正回路は、論理回路やインバ
ータ回路と同じ導電型のＭＯＳトランジスタを用いてい
るため、イオンドーピング工程数やマスク枚数が少なく
なり、製造コストを低減することができる。

【０１４３】請求項７記載の半導体装置は、請求項２〜
請求項６に記載のインバータ回路が論理回路に対して２
組設けられ、その論理回路から出力される逆極性の２つ
の論理出力に対して前記２組のインバータ回路の各ＭＯ
Ｓトランジスタのゲートへの接続位置が正反対になるよ
うに接続するようにしたので、２組のインバータ回路か
らの出力が、当該論理回路の論理結果と、その否定とを
出力することができる。もちろん、その場合も、同一導
電型のＭＯＳトランジスタで構成できるとともに、適正
な出力レベルが得られる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るｐＭＯＳインバータ回
路の構成を示す図。

【図２】図１のｐＭＯＳインバータ回路のシンボルとそ
の入出力信号とを示す図。

【図３】第２の実施の形態に係るＡＮＤ・ＮＡＮＤ回路
の構成を示す図。

【図４】図３のＡＮＤ・ＮＡＮＤ回路のシンボルとその
入出力信号とを示す図。

【図５】第３の実施の形態に係るＯＲ・ＮＯＲ回路の構
成を示す図。

【図６】図５のＯＲ・ＮＯＲ回路のシンボルとその入出
力信号とを示す図。

【図７】第４の実施の形態に係るＥＸＯＲ・ＥＸＮＯＲ
回路の構成を示す図。

【図８】図７のＥＸＯＲ・ＥＸＮＯＲ回路のシンボルと
その入出力信号とを示す図。

【図９】第５の実施の形態に係るラッチ回路の構成を示
す図。

【図１０】交流化電圧を生成するトライステート回路の
一構成例を示す図。

【図１１】本発明の半導体装置を適用した駆動回路一体
型のＴＦＴ−ＬＣＤの概略構成図。

【図１２】図１１に示すドレインドライバをｐＭＯＳト
ランジスタからなる論理回路とインバータ回路とレベル
補正回路とを備えた上記ラッチ回路、ＡＮＤ・ＮＡＮＤ
回路、およびトライステート回路とで構成した部分回路
図。

【図１３】図１１に示すゲートドライバをｐＭＯＳトラ
ンジスタからなる論理回路とインバータ回路とレベル補
正回路とを備えたラッチ回路、ＮＯＲ回路、およびイン
バータ回路とで構成した部分回路図。

【図１４】ＣＭＯＳインバータ回路の構成を示す図。

【図１５】無比率形インバータ回路の構成を示す図。

【符号の説明】

１１ ｐＭＯＳインバータ回路 １２、１３ インバータ回路 １４、１５ レベル補正回路 ２１ ＡＮＤ・ＮＡＮＤ回路 ２２、２３ インバータ回路 ２４、２５ レベル補正回路 ２６ 論理回路 ３１ ＯＲ・ＮＯＲ回路 ３２、３３ インバータ回路 ３４、３５ レベル補正回路 ３６ 論理回路 ４１ ＥＸＯＲ・ＥＸＮＯＲ回路 ４２、４３ インバータ回路 ４４、４５ レベル補正回路 ４６ 論理回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年４月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 半導体装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には、同じ導電型の薄膜トランジスタからなる
半導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置、例えば、薄膜トラン
ジスタ（ＴＦＴ：Thin Film Transistor）などからなる
薄膜半導体装置は、ＡＮＤ（論理積）回路、ＮＡＮＤ
（否定的論理積）回路、ＯＲ（論理和）回路、ＮＯＲ
（否定的論理和）回路、ＥＸＯＲ（排他的論理和）回
路、ＥＸＮＯＲ（否定的排他的論理和）回路、あるいは
ＩＮＶ（インバータ：否定）回路などの論理回路や種々
の基本回路素子を構成することが可能である。そして、
これらの基本回路を組み合わせて構成する装置には、例
えば、全ての論理演算を行うことができる演算装置や、
液晶表示ディスプレイなどの液晶駆動装置などがある。

【０００３】上記したように、半導体装置を用いた従来
の論理回路や種々の基本回路素子には、通常、ｐＭＯＳ
トランジスタとｎＭＯＳトランジスタとを組み合わせた
ＣＭＯＳ回路が用いられている。このＣＭＯＳ回路は、
低消費電力であって、適正な出力が得られることなどの
利点があり、広く用いられている。

【０００４】例えば、図１４は、ＣＭＯＳインバータ回
路１の構成を示す図である。図１４に示すように、ＣＭ
ＯＳインバータ回路１は、ｐＭＯＳ２とｎＭＯＳ３の二
種類のトランジスタを対にして用いている。このＣＭＯ
Ｓインバータ回路１は、ＩＮ（入力）が「０」のときに
ｐＭＯＳ２がオンして電源（Ｖdd）から「１」がＯＵＴ
（出力）される。また、入力が「１」のときは、ｎＭＯ
Ｓ３がオンとなってグラウンドからの「０」が出力され
る。このように、ＣＭＯＳインバータ回路１は、入力を
反転したものが出力される。

【０００５】また、これとは別に、ｐＭＯＳもしくはｎ
ＭＯＳの何れか一方のトランジスタを用いてインバータ
回路を構成することも可能である。このインバータ回路
には、比率形インバータ回路と無比率形インバータ回路
とがあり、さらに、比率形インバータ回路の中には、抵
抗負荷形、Ｅ／Ｅ形、Ｅ／Ｄ形などがある。

【０００６】例えば、図１５は、無比率形インバータ回
路４の構成を示す図であり、ここでは２個のｐＭＯＳ５
とｐＭＯＳ６とを使って構成している。この無比率形イ
ンバータ回路４は、同じ導電型（ここではｐ型）のＭＯ
Ｓトランジスタで構成しているので、イオンドーピング
工程をＣＭＯＳの場合に比べて少なくすることができ
る。

【０００７】上記従来例では、インバータ回路を例にあ
げて説明したが、これ以外の論理回路として、ＡＮＤ・
ＮＡＮＤ回路、ＯＲ・ＮＯＲ回路、ＥＸＯＲ・ＥＸＮＯ
Ｒ回路等を構成する場合もＣＭＯＳ等が使われていた。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図１４に示すＣＭＯ
Ｓインバータ回路１がｐＭＯＳ２とｎＭＯＳ３の二種類
のトランジスタから構成されているため、ＣＭＯＳイン
バータ回路を製造する際に、ｐＭＯＳとｎＭＯＳの両方
を作る必要があり、イオンドーピング工程が増加すると
ともに、マスク枚数も増えるため、製造コスト高くなる
という問題があった。そこで、上記したＣＭＯＳを使わ
ずに、ｐＭＯＳもしくはｎＭＯＳの何れか一方のトラン
ジスタのみを用いる無比率形インバータ回路とすること
が考えられる。

【０００９】しかし、この無比率形インバータ回路４
は、図１５に示すように、ＰＭＯＳ５のゲートに「０」
が入力されると、ＰＭＯＳ５がオンして、電源から
「１」が出力される。また、このときＰＭＯＳ６のゲー
トには、「１」が入力されるため、ＰＭＯＳ６がオフし
て、電源からの電流はグラウンド側に流れない。

【００１０】逆に、ＰＭＯＳ５のゲートに「１」が入力
されると、ＰＭＯＳ５がオフし、また、ＰＭＯＳ６のゲ
ートには、「０」が入力されるため、ＰＭＯＳ６がオン
して、グラウンド電位の「０」が出力されるはずであ
る。ところが、この出力されるロー側の「０」は、トラ
ンジスタのしきい値電圧分だけ上昇するため、グラウン
ド電位のように充分低い電位を出力することができない
という問題がある。

【００１１】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、ｐＭＯＳあるいはｎＭＯＳのように
同じ導電型のトランジスタで構成することにより、少な
い製造工程で形成できるとともに、高集積化が可能であ
り、リーク電流が小さく、適正な出力レベルが得られる
半導体装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】請求項１記載の半導体装
置は、同一導電型の薄膜トランジスタのソースもしくは
ドレインを電源からグラウンドに向かって少なくとも２
個直列に接続した第１および第２の薄膜トランジスタ
と、その何れか一方の薄膜トランジスタのゲートに正ま
たは負極性のゲート信号を入力する入力端部と、他方の
薄膜トランジスタのゲートに前記入力端部とは逆極性の
ゲート信号を入力する反転入力端部と、前記第１の薄膜
トランジスタと第２の薄膜トランジスタの接続部から前
記入力端部または反転入力端部からの入力信号の極性を
反転させた出力信号を出力する出力端部と、を備えたイ
ンバータ回路からなる半導体装置であって、前記インバ
ータ回路の入力端部と反転入力端部の少なくとも一方と
ゲートとの間に前記出力端部から出力される出力レベル
を補正するレベル補正回路を備えていることにより、上
記目的を達成する。

【００１３】従って、前記インバータ回路の薄膜トラン
ジスタは、同一導電型であって、例えば、ｐＭＯＳトラ
ンジスタのみで構成するようにしたため、半導体工程を
使って基板上にインバータ回路を形成する際のイオンド
ーピング工程数やマスク枚数が、ＣＭＯＳトランジスタ
の場合よりも少なくなり、製造コストを低減することが
できる。もちろん、ｐＭＯＳトランジスタに代えて、ｎ
ＭＯＳトランジスタのみで構成することもできる。

【００１４】また、前記インバータ回路は、レベル補正
回路を備えているため、インバータ回路の出力端部から
常に適正なレベルを出力できることから、このインバー
タ回路を組込んだ回路を構成しても誤動作等が発生せ
ず、信頼性の高い回路とすることができる。

【００１５】請求項２記載の半導体装置は、同一導電型
の薄膜トランジスタを複数用いて複数の入力に対する論
理演算を実行する論理回路と、前記論理回路と同じ導電
型の薄膜トランジスタのソースもしくはドレインを電源
からグラウンドに向かって少なくとも２個直列に接続
し、その２個の薄膜トランジスタの各ゲートに前記論理
回路の出力部から論理出力がそれぞれ入力され、直列に
接続された２個の薄膜トランジスタの間の接続部の出力
端部から論理演算結果を出力するインバータ回路と、前
記論理回路の出力部と前記インバータ回路のゲートとの
間に設けられ、前記インバータ回路の出力端部から出力
される出力レベルを補正するレベル補正回路と、を備え
ていることにより、上記目的を達成する。

【００１６】従って、前記論理演算を実行する論理回路
は、その出力段にインバータ回路を設けて論理出力の出
力レベルを適正化するとともに、そのインバータ回路の
ゲート部分にレベル補正回路を設けて、インバータ回路
から出力される出力レベルを補正することで、適正な出
力レベルが得られることから、この論理回路を組込んだ
回路を構成しても誤動作等が発生せず、信頼性の高い回
路とすることができる。

【００１７】また、上記論理回路を構成する薄膜トラン
ジスタは、同一導電型の、例えば、ｐＭＯＳトランジス
タのみで構成するようにしたため、イオンドーピング工
程数やマスク枚数が少なくて済み、製造コストを低減す
ることができる。もちろん、この場合もｐＭＯＳトラン
ジスタに代えて、ｎＭＯＳトランジスタのみで構成する
こともできる。

【００１８】請求項３記載の半導体装置の論理回路は、
論理積を実行する論理回路を含むようにしてもよい。従
って、論理積を実行する論理回路、すなわち、ＡＮＤ回
路では、その出力段にインバータ回路を設けることによ
り論理積の出力レベルが適正化され、そのインバータ回
路のゲート部分にはレベル補正回路を設けて、インバー
タ回路から出力される出力レベルを補正することによ
り、適正な論理積の出力レベルが得られることから、こ
のＡＮＤ回路を組込んだ回路を構成しても誤動作等が発
生せず、信頼性の高い回路とすることができる。

【００１９】請求項４記載の半導体装置の論理回路は、
論理和を実行する論理回路を含むようにしてもよい。従
って、論理和を実行する論理回路、すなわち、ＯＲ回路
では、その出力段にインバータ回路を設けることにより
論理和の出力レベルが適正化され、そのインバータ回路
のゲート部分にはレベル補正回路を設けて、インバータ
回路から出力される出力レベルを補正することにより、
適正な論理和の出力レベルが得られることから、このＯ
Ｒ回路を組込んだ回路を構成しても誤動作等が発生せ
ず、信頼性の高い回路とすることができる。

【００２０】請求項５記載の半導体装置の論理回路は、
排他的論理和を実行する論理回路を含むようにしてもよ
い。従って、排他的論理和を実行する論理回路、すなわ
ち、ＥＸＯＲ回路では、その出力段にインバータ回路を
設けることにより排他的論理和の出力レベルが適正化さ
れ、そのインバータ回路のゲート部分にはレベル補正回
路を設けて、インバータ回路から出力される出力レベル
を補正することにより、適正な排他的論理和の出力レベ
ルが得られることから、このＥＸＯＲ回路を組込んだ回
路を構成しても誤動作等が発生せず、信頼性の高い回路
とすることができる。

【００２１】請求項１から請求項５の何れかに記載の半
導体装置は、例えば、請求項６に記載されているよう
に、前記レベル補正回路は、前記インバータ回路と同じ
導電型の薄膜トランジスタとコンデンサとで構成され、
前記レベル補正回路を構成する薄膜トランジスタが、前
記インバータ回路の少なくとも一方の薄膜トランジスタ
のゲートと入力との間にソースとドレインを介して接続
され、前記レベル補正回路を構成するコンデンサの両端
が、レベル補正回路の薄膜トランジスタの出力側とゲー
トとの間と、前記インバータ回路の直列に接続された２
個の薄膜トランジスタの間の接続部との間に接続され、
前記インバータ回路の薄膜トランジスタのゲート電位の
変動を補償するようにしてもよい。

【００２２】従って、前記レベル補正回路は、インバー
タ回路のゲート容量を薄膜トランジスタとコンデンサと
を使って増大させて、インバータ回路を構成する薄膜ト
ランジスタのゲート電位の変動を補償する、いわゆる、
ブートストラップ法を採用することにより、インバータ
回路から適正な出力レベルを得ることができる。

【００２３】また、前記レベル補正回路は、論理回路や
インバータ回路と同じ導電型の、例えば、ｐＭＯＳトラ
ンジスタを用いており、全てのＭＯＳトランジスタを同
一導電型に統一することが可能なため、イオンドーピン
グ工程数やマスク枚数が少なくなり、製造コストを低減
することができる。もちろん、ｐＭＯＳトランジスタに
代えて、ｎＭＯＳトランジスタとしてもよい。

【００２４】請求項２から請求項６の何れかに記載の半
導体装置は、例えば、請求項７に記載されているよう
に、前記インバータ回路は、前記論理回路に対して２組
設けられ、該論理回路から出力される逆極性の２つの論
理出力に対して前記２組のインバータ回路の各薄膜トラ
ンジスタのゲートへの接続位置が正反対になるように接
続され、前記２組のインバータ回路からの出力が、当該
論理回路の論理結果と、その否定とからなるようにして
もよい。

【００２５】従って、各論理回路は、インバータ回路を
１組追加するだけで、ＡＮＤ回路とＮＡＮＤ回路、ＯＲ
回路とＮＯＲ回路、ＥＸＯＲ回路とＥＸＮＯＲ回路の２
つの論理回路を合わせ持つことができ、その場合も、同
一導電型の薄膜トランジスタで構成できるとともに、適
正な出力レベルを得ることができる。

【００２６】

【発明の実施の形態】以下、本発明に係る半導体装置の
実施の形態を図面に基づいて説明する。図１〜図１３
は、本発明の半導体装置の実施の形態例を示す図であ
り、ここでは、半導体装置に用いる同一導電型の薄膜ト
ランジスタとしてｐＭＯＳトランジスタのみを使って実
施したものである。

【００２７】（第１の実施の形態）図１は、第１の実施
の形態に係るｐＭＯＳインバータ回路１１の構成を示す
図であり、図２は、図１のｐＭＯＳインバータ回路１１
のシンボルとその入出力信号とを示す図である。まず、
構成を説明する。図１に示すｐＭＯＳインバータ回路１
１は、２つのインバータ回路１２および１３とから構成
されている。

【００２８】インバータ回路１２は、電源（Ｖdd）から
グラウンド（ＧＮＤ）に向かってｐＭＯＳトランジスタ
Ｑ１とＱ２のソースもしくはドレインを直列に接続し、
ｐＭＯＳトランジスタＱ１のゲートに入力端部（ＩＮ）
からの入力信号が入力され、ｐＭＯＳトランジスタＱ２
のゲートに反転入力端部（￣ＩＮ）からの入力信号が入
力されるように接続されている。そして、本第１の実施
の形態の特徴は、ｐＭＯＳトランジスタＱ２のゲート側
にゲート電位の変動を補償して出力レベルを補正するレ
ベル補正回路１４を付加したことにある。

【００２９】このレベル補正回路１４は、前記インバー
タ回路１２がｐＭＯＳトランジスタのみで構成されてい
ることから、ｐＭＯＳトランジスタＱ２をオンしてグラ
ウンドレベル「０」を出力する際に、出力レベルがトラ
ンジスタのしきい値電圧分だけ上昇するため、これを補
正することで充分低いグラウンド電位を出力するように
したものである。具体的には、図１に示すように、ｐＭ
ＯＳトランジスタＱ２のゲートと反転入力端部（￣Ｉ
Ｎ）との間に、ゲートがグラウンドに接地されたｐＭＯ
ＳトランジスタＱ３のソースおよびドレインが接続さ
れ、さらに、そのｐＭＯＳトランジスタＱ３の出力側
と、前記ｐＭＯＳトランジスタＱ１とＱ２の接続部との
間に、コンデンサＣ１を接続するようにしたブートスト
ラップ法を採用している。

【００３０】このように、レベル補正回路１４は、ｐＭ
ＯＳトランジスタＱ３とコンデンサＣ１とを使うことに
より、ｐＭＯＳトランジスタＱ２のゲート容量が大きく
なって、ｐＭＯＳトランジスタＱ２を確実にオンさせる
ためのゲート電位が保持されることから、ＭＯＳトラン
ジスタのしきい値電圧分だけ出力レベルが上昇すること
が無くなり、充分に低いグラウンド電位が出力できるよ
うになった。

【００３１】また、インバータ回路１３は、インバータ
回路１２と同様にｐＭＯＳトランジスタＱ４とＱ５とで
構成されており、さらに、ｐＭＯＳトランジスタＱ６と
コンデンサＣ２とでレベル補正回路１５が構成されてい
る。インバータ回路１２と異なる点は、入力端部（Ｉ
Ｎ）と反転入力端部（￣ＩＮ）とがインバータ回路１３
のｐＭＯＳトランジスタＱ４とＱ５のゲートに対して逆
に接続されていることにある。このため、インバータ回
路１３の出力は、インバータ回路１２から出力される論
理の否定が出力される。すなわち、インバータ回路１２
の出力端部（ＯＵＴ）からは、入力端部（ＩＮ）から入
力される信号の極性を反転させた信号が出力され、イン
バータ回路１３の反転出力端部（￣ＯＵＴ）からは、反
転入力端部（ＩＮ）から入力される信号の極性を反転さ
せた信号が出力されることになる。

【００３２】図１で説明したｐＭＯＳインバータ回路１
１のシンボルは、図２のようになり、その入力端部（Ｉ
Ｎ）から入力される論理の否定が出力端部（ＯＵＴ）か
ら出力され、また、反転入力端部（￣ＩＮ）から入力さ
れる論理の否定が反転出力端部（￣ＯＵＴ）から出力さ
れる。

【００３３】また、本第１の実施の形態に係るｐＭＯＳ
インバータ回路１１では、インバータ回路１２、１３
と、そのレベル補正回路１４、１５とに用いるトランジ
スタをｐＭＯＳトランジスタのみで構成したため、半導
体工程を使って基板上に複数の薄膜トランジスタからな
るインバータ回路を形成する場合、イオンドーピング工
程数やマスク枚数が少なくなって、製造工程が簡略化さ
れることにより、製造コストを低減することができる。

【００３４】なお、本実施の形態で使用したｐＭＯＳト
ランジスタは、例えば、トランジスタサイズがＬ（チャ
ネル長）＝４μｍ，Ｗ（チャネル幅）＝４μｍ、しきい
値電圧が−３Ｖ、電界効果移動度が４０ｃｍ²／Ｖ・
Ｓ、ゲート電極容量が１．２２×１０^-14Ｆ、Ｓ／Ｄ
（ソース／ドレイン）抵抗が２００Ω、基板電圧が電源
電圧（Ｖdd）と等電位のものを使用している。また、基
本回路に用いたコンデンサは、０．２ｐＦの容量のもの
を使用している。

【００３５】また、上記したｐＭＯＳインバータ回路１
１では、使用するＭＯＳトランジスタにｐＭＯＳトラン
ジスタのみを使って構成したが、これに限定されず、ｐ
ＭＯＳトランジスタに代えてｎＭＯＳトランジスタを用
いて回路を構成した場合でも、同様の効果が得られる。

【００３６】次に、動作を説明する。ｐＭＯＳインバー
タ回路１１は、例えば、入力端部（ＩＮ）に負論理
「０」が入力され、反転入力端部（￣ＩＮ）に正論理
「１」が入力されると、インバータ回路１２のｐＭＯＳ
トランジスタＱ１がオンして、電源Ｖddから「１」が出
力（ＯＵＴ）され、ｐＭＯＳトランジスタＱ２はオフす
る。

【００３７】逆に、インバータ回路１３は、ｐＭＯＳト
ランジスタＱ４がオフし、ｐＭＯＳトランジスタＱ５が
オンして、反転出力（￣ＯＵＴ）としてグラウンドレベ
ルの「０」が出力される。

【００３８】さらに、上記ｐＭＯＳインバータ回路１１
において、入力端部（ＩＮ）と反転入力端部（￣ＩＮ）
の論理が上記と逆の場合は、出力端部（ＯＵＴ）側から
「０」が出力され、反転出力端部（￣ＯＵＴ）側からは
「１」が出力されることになる。このように、本実施の
形態のｐＭＯＳインバータ回路１１は、正論理・負論理
の両方が入力および反転入力として入力されると、それ
らを否定した論理が出力端部および反転出力端部から出
力される。

【００３９】また、本実施の形態のｐＭＯＳインバータ
回路１１は、インバータ回路１２のｐＭＯＳトランジス
タＱ２あるいはインバータ回路１３のｐＭＯＳトランジ
スタＱ５がオンした場合、グラウンドレベルが出力ある
いは反転出力として出力される。このとき、本実施の形
態では、図１に示すように、レベル補正回路１４および
１５がｐＭＯＳトランジスタＱ２およびＱ５のゲート側
に設けられているため、出力や反転出力としてローレベ
ルを出力する際に、そのローレベルの上昇を防止するこ
とが可能となる。従って、本実施の形態のｐＭＯＳイン
バータ回路１１は、常に適正なＶddレベルの「１」とグ
ラウンドレベルの「０」とを出力端部あるいは反転出力
端部から出力することができる。

【００４０】そして、上記した図１のｐＭＯＳインバー
タ回路１１をシンボルで書き表したのが図２であり、入
力端部（ＩＮ）から入力される信号の極性を反転させた
信号が出力端部（ＯＵＴ）から出力され、反転入力端部
（ＩＮ）から入力される信号の極性を反転させた信号が
反転出力端部（￣ＯＵＴ）から出力される。

【００４１】（第２の実施の形態）図３は、第２の実施
の形態に係るＡＮＤ・ＮＡＮＤ回路２１の構成を示す図
であり、図４は、図３のＡＮＤ・ＮＡＮＤ回路２１のシ
ンボルとその入出力信号とを示す図である。

【００４２】まず、構成を説明する。図３に示すＡＮＤ
・ＮＡＮＤ回路２１は、インバータ回路２２、２３と、
レベル補正回路２４、２５と、論理回路２６とで構成さ
れている。

【００４３】論理回路２６を構成する４個のｐＭＯＳト
ランジスタＱ２１〜Ｑ２４は、パス・トランジスタ・ロ
ジックを用いて４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対
する論理積とその否定とを生成するものである。すなわ
ち、入力がａ、ｂ２つの場合は、その否定である反転ａ
（￣ａ）と反転ｂ（￣ｂ）も入力される。そして、ａの
入力端部とグラウンドとの間には、ｐＭＯＳトランジス
タＱ２１とＱ２２とが直列に接続され、また、反転ａの
入力端部と電源（Ｖdd）との間には、ｐＭＯＳトランジ
スタＱ２３とＱ２４とが直列に接続されている。上記の
ｐＭＯＳトランジスタＱ２２とＱ２４のゲートには、ｂ
が入力されてスイッチングが行われ、また、ｐＭＯＳト
ランジスタＱ２１とＱ２３のゲートには、反転ｂが入力
されてスイッチングが行われる。そして、上記した４個
のｐＭＯＳトランジスタのスイッチングの結果に応じ
て、ｐＭＯＳトランジスタＱ２１とＱ２２の接続部、お
よびｐＭＯＳトランジスタＱ２３とＱ２４の接続部から
ハイレベル「１」又はローレベル「０」の信号が出力さ
れる。

【００４４】しかし、論理回路２６は、上記のｐＭＯＳ
トランジスタＱ２１〜Ｑ２４だけで構成すると、ローレ
ベルを出力する際にトランジスタのしきい値電圧分だけ
損失した出力レベルが出力される。このため、本実施の
形態のＡＮＤ・ＮＡＮＤ回路２１では、論理回路２６の
出力側にインバータ回路２２、２３を付加して、論理回
路２６の出力をインバータ回路２２、２３のゲートに印
加し、各ｐＭＯＳトランジスタをスイッチングさせるこ
とで、電源電位（Ｖdd）あるいはグラウンド電位（ＧＮ
Ｄ）を出力するようにしたものである。

【００４５】しかし、上記インバータ回路２２、２３
は、ｐＭＯＳトランジスタのみで構成されているため、
図３のｐＭＯＳトランジスタＱ２７、３０をオンさせて
グラウンドレベル「０」を出力する場合、出力レベルが
トランジスタのしきい値電圧分だけ上昇する。このた
め、本実施の形態では、さらにレベル補正回路２４、２
５を設けて出力レベルの補正を行うことにより、充分に
低いグラウンド電位を出力するようにしている。

【００４６】本第２の実施の形態における具体的なレベ
ル補正回路２４の構成は、論理回路２６からの一方の出
力と、ｐＭＯＳトランジスタＱ２７のゲートとの間に、
ゲートがグラウンドに接地されたｐＭＯＳトランジスタ
Ｑ２５のソースおよびドレインが接続され、さらに、そ
のｐＭＯＳトランジスタＱ２５の出力側と、前記ｐＭＯ
ＳトランジスタＱ２６とＱ２７の接続部との間に、コン
デンサＣ２１を接続したブートストラップ法を採用して
いる。

【００４７】このように、レベル補正回路２４は、ｐＭ
ＯＳトランジスタＱ２５とコンデンサＣ２１とを付加し
たことにより、ｐＭＯＳトランジスタＱ２７のゲート容
量が大きくなって、ｐＭＯＳトランジスタＱ２７が確実
にオンするのに必要なゲート電位が保持されることか
ら、ＭＯＳトランジスタのしきい値電圧分だけ出力レベ
ルが上昇することが無くなり、充分に低いグラウンド電
位に補正して出力することができる。

【００４８】また、レベル補正回路２５は、レベル補正
回路２４と同様に、ｐＭＯＳトランジスタＱ２８とコン
デンサＣ２２とを使うことにより、ｐＭＯＳトランジス
タＱ３０のゲート容量を大きくして、ｐＭＯＳトランジ
スタＱ３０を確実にオンするのに必要なゲート電位を保
持するので、しきい値電圧分だけ出力レベルが上昇する
ことが無くなり、充分低いグラウンド電位に補正して出
力することができる。

【００４９】上記のように構成されたＡＮＤ・ＮＡＮＤ
回路２１は、４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対し
て、インバータ回路２２からは論理積（ＡＮＤ）が、イ
ンバータ回路２３からはその論理積の否定（ＮＡＮＤ）
が出力される。図３で説明したＡＮＤ・ＮＡＮＤ回路２
１のシンボルは、図４のようになり、そのａ入力端部と
ｂ入力端部に対する、ＡＮＤ出力とＮＡＮＤ出力とが出
力される。

【００５０】また、本実施の形態に係るＡＮＤ・ＮＡＮ
Ｄ回路２１は、インバータ回路２２、２３と、そのレベ
ル補正回路２４、２５と、パス・トランジスタ・ロジッ
クからなる論理回路２６に用いるトランジスタをｐＭＯ
Ｓトランジスタのみで構成したため、半導体工程を使っ
て基板上にＡＮＤ・ＮＡＮＤ回路を形成する場合、イオ
ンドーピング工程数やマスク枚数が少なくなって、製造
工程が簡略化されることにより、製造コストを低減する
ことができる。なお、上記ＡＮＤ・ＮＡＮＤ回路２１で
は、ｐＭＯＳトランジスタを使って回路を構成している
が、このｐＭＯＳトランジスタの代わりにｎＭＯＳトラ
ンジスタを使って構成してもよい。

【００５１】次に、動作を説明する。入力されるａが
「０」（反転ａは「１」）で、ｂが「０」（反転ｂは
「１」）の場合は、図３に示すように、ｐＭＯＳトラン
ジスタのＱ２１とＱ２３がオフし、Ｑ２２とＱ２４がオ
ンするため、インバータ回路２２、２３のｐＭＯＳトラ
ンジスタＱ２６とＱ３０はオフするが、ｐＭＯＳトラン
ジスタＱ２７とＱ２９がオンして、ＡＮＤ出力が
「０」、ＮＡＮＤ出力が「１」となる。

【００５２】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、ＡＮＤ出力が「０」、ＮＡＮＤ出力が「１」とな
る。また、入力されるａが「１」（反転ａは「０」）
で、ｂが「０」（反転ｂは「１」）の場合は、ＡＮＤ出
力が「０」、ＮＡＮＤ出力が「１」となる。

【００５３】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
ＡＮＤ出力が「１」、ＮＡＮＤ出力が「０」となる。こ
のように、本実施の形態のＡＮＤ・ＮＡＮＤ回路２１
は、ａ、ｂの入力に対する論理積と否定的論理積とがイ
ンバータ回路２２、２３からそれぞれ出力される。

【００５４】そして、本実施の形態のＡＮＤ・ＮＡＮＤ
回路２１は、インバータ回路２２、２３のｐＭＯＳトラ
ンジスタＱ２７あるいはＱ３０がオンした場合、グラウ
ンドレベルをＡＮＤ出力あるいはＮＡＮＤ出力として出
力する。このとき、本実施の形態では、図３に示すよう
に、レベル補正回路２４および２５がｐＭＯＳトランジ
スタＱ２７およびＱ３０のゲート側に設けられているた
め、ＡＮＤ出力やＮＡＮＤ出力としてローレベルを出力
する際に、そのローレベルの上昇を防止することができ
る。従って、本実施の形態に係るＡＮＤ・ＮＡＮＤ回路
２１は、常に適正なＶddレベルの「１」とグラウンドレ
ベルの「０」とをＡＮＤ出力あるいはＮＡＮＤ出力とし
て出力することができる。

【００５５】そして、上記図３で説明したＡＮＤ・ＮＡ
ＮＤ回路２１は、シンボルで書き表すと図４のようにな
り、２つの入力（ａ、ｂ）に対して、ＡＮＤ・ＮＡＮＤ
回路２１の出力側から論理積（ＡＮＤ）と、その論理積
の否定（ＮＡＮＤ）とが出力されている。

【００５６】（第３の実施の形態）図５は、第３の実施
の形態に係るＯＲ・ＮＯＲ回路３１の構成を示す図であ
り、図６は、図５のＯＲ・ＮＯＲ回路３１のシンボルと
その入出力信号とを示す図である。

【００５７】まず、構成を説明する。図５に示すＯＲ・
ＮＯＲ回路３１は、インバータ回路３２、３３と、レベ
ル補正回路３４、３５と、論理回路３６とで構成されて
いる。

【００５８】論理回路３６を構成する４個のｐＭＯＳト
ランジスタＱ３１〜Ｑ３４は、パス・トランジスタ・ロ
ジックを用いて４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対
する論理和とその否定とを生成するものである。すなわ
ち、入力がａ、ｂ２つの場合は、その否定である反転ａ
（￣ａ）と反転ｂ（￣ｂ）も入力される。そして、反転
ａの入力端部とグラウンドとの間には、ｐＭＯＳトラン
ジスタＱ３１とＱ３２とが直列に接続され、また、ａの
入力端部と電源（Ｖdd）との間には、ｐＭＯＳトランジ
スタＱ３３とＱ３４とが直列に接続されている。上記の
ｐＭＯＳトランジスタＱ３２とＱ３４のゲートには反転
ｂが入力されてスイッチングが行われ、また、ｐＭＯＳ
トランジスタＱ３１とＱ３３のゲートにはｂが入力され
てスイッチングが行われる。そして、上記４つのＭＯＳ
トランジスタのスイッチングの結果に応じて、ｐＭＯＳ
トランジスタＱ３１とＱ３２の接続部、およびｐＭＯＳ
トランジスタＱ３３とＱ３４の接続部からハイレベル
「１」又はローレベル「０」の信号が出力される。

【００５９】しかし、論理回路３６は、上記のｐＭＯＳ
トランジスタＱ３１〜Ｑ３４だけで構成すると、ローレ
ベルを出力する際にトランジスタのしきい値電圧分だけ
損失した出力レベルが出力される。このため、本実施の
形態のＯＲ・ＮＯＲ回路３１では、論理回路３６の出力
側にインバータ回路３２、３３を付加して、論理回路３
６の出力をインバータ回路３２、３３のゲートに印加
し、各ｐＭＯＳトランジスタをスイッチングさせること
で、電源電位（Ｖdd）あるいはグラウンド電位（ＧＮ
Ｄ）を出力するようにしたものである。

【００６０】しかし、上記インバータ回路３２、３３
は、ｐＭＯＳトランジスタのみで構成されているため、
図５のｐＭＯＳトランジスタＱ３７、４０をオンさせて
グラウンドレベル「０」を出力する場合、出力レベルが
トランジスタのしきい値電圧分だけ上昇する。このた
め、本実施の形態では、さらにレベル補正回路３４、３
５を設けて出力レベルの補正を行うことにより、充分に
低いグラウンド電位を出力するようにしている。

【００６１】本第３の実施の形態における具体的なレベ
ル補正回路３４の構成は、論理回路３６からの一方の出
力とｐＭＯＳトランジスタＱ３７のゲートとの間に、ゲ
ートがグラウンドに接地されたｐＭＯＳトランジスタＱ
３５のソースおよびドレインが接続され、さらに、その
ｐＭＯＳトランジスタＱ３５の出力側と、前記ｐＭＯＳ
トランジスタＱ３６とＱ３７の間の接続部との間にコン
デンサＣ３１を接続したブートストラップ法を採用して
いる。

【００６２】従って、レベル補正回路３４では、ｐＭＯ
ＳトランジスタＱ３５とコンデンサＣ３１とを使うこと
により、ｐＭＯＳトランジスタＱ３７のゲート容量が大
きくなって、ｐＭＯＳトランジスタＱ３７を確実にオン
させるためのゲート電位が保持されることから、出力レ
ベルがしきい値電圧分だけ上昇することが無くなり、充
分に低いグラウンド電位にレベルを補正して出力するこ
とができる。

【００６３】また、レベル補正回路３５では、レベル補
正回路３４と同様にｐＭＯＳトランジスタＱ４０のゲー
ト容量を大きくして、ｐＭＯＳトランジスタＱ４０を確
実にオンさせるためのゲート電位が保持されるため、出
力レベルが補正されて適正なレベルを出力することがで
きる。

【００６４】上記のように構成されたＯＲ・ＮＯＲ回路
３１は、４つの入力（ａ、￣ａ、ｂ、￣ｂ）に対して、
インバータ回路３２からは論理和（ＯＲ）が、インバー
タ回路３３からはその論理和の否定（ＮＯＲ）が出力さ
れる。図５で説明したＯＲ・ＮＯＲ回路３１のシンボル
は、図６のようになり、そのａ入力端部とｂ入力端部に
対する、ＯＲ出力とＮＯＲ出力とが出力される。

【００６５】また、本実施の形態に係るＯＲ・ＮＯＲ回
路３１は、インバータ回路３２、３３と、そのレベル補
正回路３４、３５と、パス・トランジスタ・ロジックか
らなる論理回路３６に用いるトランジスタをｐＭＯＳト
ランジスタのみで構成したため、半導体工程を使って基
板上にインバータ回路を形成する場合、イオンドーピン
グ工程数やマスク枚数が少なくなって、製造工程が簡略
化されることにより、製造コストを低減することができ
る。なお、上記ＯＲ・ＮＯＲ回路３１では、ｐＭＯＳト
ランジスタを使って回路を構成したが、このｐＭＯＳト
ランジスタの代わりにｎＭＯＳトランジスタを使って構
成してもよい。

【００６６】次に、動作を説明する。入力されるａが
「０」（反転ａは「１」）で、ｂが「０」（反転ｂは
「１」）の場合は、図５に示すように、ｐＭＯＳトラン
ジスタのＱ３２とＱ３４がオフし、Ｑ３１とＱ３３がオ
ンするため、インバータ回路３２、３３のｐＭＯＳトラ
ンジスタＱ３６とＱ４０はオフするが、ｐＭＯＳトラン
ジスタＱ３７とＱ３９がオンして、ＯＲ出力が「０」、
ＮＯＲ出力が「１」となる。

【００６７】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、ＯＲ出力が「１」、ＮＯＲ出力が「０」となる。
また、入力されるａが「１」（反転ａは「０」）で、ｂ
が「０」（反転ｂは「１」）の場合は、ＯＲ出力が
「１」、ＮＯＲ出力が「０」となる。

【００６８】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
ＯＲ出力が「１」、ＮＯＲ出力が「０」となる。このよ
うに、本実施の形態のＯＲ・ＮＯＲ回路３１は、ａ、ｂ
の入力に対する論理和がＯＲ出力端部から出力され、そ
れを否定した否定的論理和がＮＯＲ出力端部からそれぞ
れ出力される。

【００６９】そして、本実施の形態のＯＲ・ＮＯＲ回路
３１は、インバータ回路３２、３３のｐＭＯＳトランジ
スタＱ３７あるいはＱ４０がオンした場合、グラウンド
レベルがＯＲ出力あるいはＮＯＲ出力として出力する。
このとき、本実施の形態では、図５に示すように、レベ
ル補正回路３４および３５がｐＭＯＳトランジスタＱ３
７およびＱ４０のゲート側に設けられているため、ＯＲ
出力やＮＯＲ出力としてローレベルを出力する際に、そ
のローレベルの上昇を防止することができる。従って、
本実施の形態に係るＯＲ・ＮＯＲ回路３１は、常に適正
なＶddレベルの「１」とグラウンドレベルの「０」とを
ＯＲ出力あるいはＮＯＲ出力として出力することができ
る。

【００７０】そして、上記図５で説明したＯＲ・ＮＯＲ
回路３１は、シンボルで書き表すと図６のようになり、
２つの入力（ａ、ｂ）に対して、ＯＲ・ＮＯＲ回路３１
の出力側から論理和（ＯＲ）と、その論理和の否定（Ｎ
ＯＲ）とが出力されている。

【００７１】（第４の実施の形態）図７は、第４の実施
の形態に係るＥＸＯＲ・ＥＸＮＯＲ回路４１の構成を示
す図であり、図８は、図７のＥＸＯＲ・ＥＸＮＯＲ回路
４１のシンボルとその入出力信号とを示す図である。

【００７２】まず、構成を説明する。図７に示すＥＸＯ
Ｒ・ＥＸＮＯＲ回路４１は、インバータ回路４２、４３
と、レベル補正回路４４、４５と、論理回路４６とで構
成されている。論理回路４６を構成する４個のｐＭＯＳ
トランジスタＱ４１〜Ｑ４４は、パス・トランジスタ・
ロジックを用いて４つの入力（ａ、￣ａ、ｂ、￣ｂ）に
対する排他的論理和（ＥＸＯＲ）とその否定（ＥＸＮＯ
Ｒ）とを生成するものである。すなわち、入力がａ、ｂ
２つの場合は、その否定である反転ａ（￣ａ）と反転ｂ
（￣ｂ）も入力される。

【００７３】そして、反転ｂの入力は、ｐＭＯＳトラン
ジスタＱ４１を介して次段のレベル補正回路４４に入力
され、また、ｂの入力は、ｐＭＯＳトランジスタＱ４２
を介して次段のレベル補正回路４５に入力されるととも
に、前記ｐＭＯＳトランジスタＱ４１の入力側からｐＭ
ＯＳトランジスタＱ４３を介して前記ｐＭＯＳトランジ
スタＱ４２の出力側に接続され、また、前記ｐＭＯＳト
ランジスタＱ４２の入力側からｐＭＯＳトランジスタＱ
４４を介して前記ｐＭＯＳトランジスタＱ４１の出力側
に接続されている。

【００７４】上記のｐＭＯＳトランジスタＱ４１とＱ４
２のゲートには、反転ａが入力されてスイッチングを行
い、ｐＭＯＳトランジスタＱ４３とＱ４４のゲートに
は、ａが入力されてスイッチングを行うことにより、排
他的論理和の論理回路４６を構成している。そして、上
記ＭＯＳトランジスタのスイッチング結果に応じて、レ
ベル補正回路４４と４５にハイレベル「１」又はローレ
ベル「０」の信号が出力される。

【００７５】しかし、論理回路４６は、上記のｐＭＯＳ
トランジスタＱ４１〜Ｑ４４だけで構成すると、ローレ
ベルを出力する際に、トランジスタのしきい値電圧分だ
け損失した出力レベルが出力される。このため、本実施
の形態のＥＸＯＲ・ＥＸＮＯＲ回路４１では、論理回路
４６の出力側にインバータ回路４２、４３を付加して、
論理回路４６の出力をインバータ回路４２、４３のゲー
トに印加し、各ｐＭＯＳトランジスタをスイッチングさ
せることで、電源電位（Ｖdd）あるいはグラウンド電位
（ＧＮＤ）を出力するようにしたものである。

【００７６】しかし、上記インバータ回路３２、３３
は、ｐＭＯＳトランジスタのみで構成されているため、
図７のｐＭＯＳトランジスタＱ４７とＱ５０をオンさせ
てグラウンドレベル「０」を出力する場合、出力レベル
がトランジスタのしきい値電圧分だけ上昇する。このた
め、本実施の形態では、さらにレベル補正回路４４、４
５を設けて出力レベルの補正を行うことにより、充分に
低いグラウンド電位を出力するようにしている。

【００７７】本第４の実施の形態における具体的なレベ
ル補正回路４４の構成は、論理回路４６からの一方の出
力とｐＭＯＳトランジスタＱ４７のゲートとの間に、ゲ
ートがグラウンドに接地されたｐＭＯＳトランジスタＱ
４５のソースおよびドレインが接続され、さらに、その
ｐＭＯＳトランジスタＱ４５の出力側と、前記ｐＭＯＳ
トランジスタＱ４６とＱ４７の間の接続部との間にコン
デンサＣ４１を接続したブートストラップ法を採用して
いる。

【００７８】従って、レベル補正回路４４では、ｐＭＯ
ＳトランジスタＱ４５とコンデンサＣ４１とを使うこと
により、ｐＭＯＳトランジスタＱ４７のゲート容量が大
きくなって、ｐＭＯＳトランジスタＱ４７を確実にオン
させるためのゲート電位が保持されることから、出力レ
ベルがしきい値電圧分だけ上昇することが無くなり、充
分に低いグラウンド電位にレベルを補正して出力するこ
とができる。

【００７９】また、レベル補正回路４５では、レベル補
正回路４４と同様にｐＭＯＳトランジスタＱ５０のゲー
ト容量が大きくして、ｐＭＯＳトランジスタＱ５０を確
実にオンさせるためのゲート電位が保持されるため、出
力レベルが補正されて適正なレベルを出力することがで
きる。

【００８０】上記のように構成されたＥＸＯＲ・ＥＸＮ
ＯＲ回路４１は、４つの入力（ａ、￣ａ、ｂ、￣ｂ）に
対して、インバータ回路４２からは排他的論理和（ＥＸ
ＯＲ）が、インバータ回路４３からは否定的排他的論理
和（ＥＸＮＯＲ）が出力される。

【００８１】図７で説明したＥＸＯＲ・ＥＸＮＯＲ回路
４１のシンボルは、図８のようになり、ａ入力端部とｂ
入力端部に対する、ＥＸＯＲ出力とＥＸＮＯＲ出力とが
出力される。また、本実施の形態に係るＥＸＯＲ・ＥＸ
ＮＯＲ回路４１は、インバータ回路４２、４３と、その
レベル補正回路４４、４５と、パス・トランジスタ・ロ
ジックからなる論理回路４６に用いるトランジスタをｐ
ＭＯＳトランジスタのみで構成したため、半導体工程を
使って基板上にインバータ回路を形成する場合、イオン
ドーピング工程数やマスク枚数が少なくなって、製造工
程が簡略化されることにより、製造コストを低減するこ
とができる。

【００８２】なお、上記ＥＸＯＲ・ＥＸＮＯＲ回路４１
では、ｐＭＯＳトランジスタを使って回路を構成した
が、このｐＭＯＳトランジスタの代わりにｎＭＯＳトラ
ンジスタを使って構成してもよい。

【００８３】次に、動作を説明する。入力されるａが
「０」（反転ａは「１」）で、ｂが「０」（反転ｂは
「１」）の場合は、図７に示すように、ｐＭＯＳトラン
ジスタのＱ４１とＱ４２がオフし、Ｑ４３とＱ４４がオ
ンするため、インバータ回路４２、４３のｐＭＯＳトラ
ンジスタＱ３６とＱ４０はオフするが、ｐＭＯＳトラン
ジスタＱ４７とＱ４９がオンして、ＥＸＯＲ出力が
「０」、ＥＸＮＯＲ出力が「１」となる。

【００８４】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、ＥＸＯＲ出力が「１」、ＥＸＮＯＲ出力が「０」
となる。また、入力されるａが「１」（反転ａは
「０」）で、ｂが「０」（反転ｂは「１」）の場合は、
ＥＸＯＲ出力が「１」、ＥＸＮＯＲ出力が「０」とな
る。

【００８５】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
ＥＸＯＲ出力が「０」、ＥＸＮＯＲ出力が「１」とな
る。このように、本実施の形態のＥＸＯＲ・ＥＸＮＯＲ
回路４１は、ａ、ｂの入力に対する排他的論理和がＥＸ
ＯＲ出力端部から出力され、それを否定した否定的排他
的論理和がＥＸＮＯＲ出力端部からそれぞれ出力され
る。

【００８６】また、本実施の形態のＥＸＯＲ・ＥＸＮＯ
Ｒ回路４１は、インバータ回路４２および４３のｐＭＯ
ＳトランジスタＱ４７あるいはｐＭＯＳトランジスタＱ
５０がオンした場合、グラウンドレベルがＯＲ出力ある
いはＮＯＲ出力として出力される。このとき、本実施の
形態では、図５に示すように、レベル補正回路４４およ
び４５がｐＭＯＳトランジスタＱ４７およびＱ５０のゲ
ート側に設けられているため、ＥＸＯＲ出力やＥＸＮＯ
Ｒ出力としてローレベルを出力する際に、そのローレベ
ルの上昇を防止することができる。従って、本実施の形
態のＥＸＯＲ・ＥＸＮＯＲ回路４１は、常に適正なＶdd
レベルの「１」とグラウンドレベルの「０」とをＥＸＯ
Ｒ出力あるいはＥＸＮＯＲ出力として出力される。

【００８７】そして、上記した図７のＥＸＯＲ・ＥＸＮ
ＯＲ回路４１をシンボルで書き表すと図８のようにな
り、２つの入力（ａ、ｂ）に対して、ＥＸＯＲ・ＥＸＮ
ＯＲ回路４１からは排他的論理和（ＥＸＯＲ）と、その
排他的論理和の否定（ＥＸＮＯＲ）とが出力される。

【００８８】以上述べたように、上記第１〜第４までの
実施の形態では、インバータ回路にレベル補正回路を付
加した４種類の基本的な論理回路と、その否定回路の構
成を説明したが、これらの論理回路同士を組み合わせる
ことによって、１６個のプール代数を全て演算すること
が可能となる。

【００８９】また、インバータ回路にレベル補正回路を
付加した上記実施の形態で説明した回路構成は、論理回
路以外の基本回路として、例えば、ラッチ回路やトライ
ステート回路等を構成することができる。そこで、以下
の第５の実施の形態ではラッチ回路の構成例を、また、
第６の実施の形態ではトライステート回路の構成例を説
明する。

【００９０】（第５の実施の形態）図９は、第５の実施
の形態に係るラッチ回路５１の構成を示す図である。ま
ず、構成を説明する。図９に示すラッチ回路５１は、図
１で説明した第１の実施の形態に係るｐＭＯＳインバー
タ回路１１の構成に対して、その入力側からの入力信号
を制御する入力信号制御部５６と、出力側から入力側に
出力信号をフィードバックさせるフィードバック信号制
御部５７とを加えて構成したものである。

【００９１】そこで、図１のｐＭＯＳインバータ回路１
１に相当する部分の構成は、図９に示すように、各ｐＭ
ＯＳトランジスタではＱ１→Ｑ５６、Ｑ２→Ｑ５７、Ｑ
３→Ｑ５５、Ｑ４→Ｑ５９、Ｑ５→Ｑ６０、Ｑ６→Ｑ５
８にそれぞれ相当し、コンデンサではＣ１→Ｃ５１、Ｃ
２→Ｃ５２にそれぞれ相当し、２組のインバータ回路５
２、５３とそのレベル補正回路５４、５５とを構成して
いる。

【００９２】そして、上記２組のインバータ回路５２、
５３を構成するｐＭＯＳトランジスタの各ゲートと入力
端部（Ｉ）および反転入力端部（￣Ｉ）との間には、入
力信号を制御する入力信号制御部５６が設けられてい
る。この入力信号制御部５６は、スイッチング素子であ
るｐＭＯＳトランジスタＱ５１とＱ５２とで構成されて
おり、このｐＭＯＳトランジスタＱ５１、Ｑ５２のゲー
トには、スイッチングさせるための反転クロック信号
（￣ｃｌｋ）が反転制御信号入力端部（￣Ｌ）から入力
される。

【００９３】また、インバータ回路５２、５３の出力側
と入力側との間には、フィードバック信号制御部５７が
設けられ、フィードバックループとｐＭＯＳトランジス
タＱ５３、Ｑ５４とで構成されている。

【００９４】すなわち、インバータ回路５２の出力端部
（￣Ｏ）からの出力（￣ＯＵＴ）は、フィードバックル
ープによって上記したｐＭＯＳトランジスタＱ５２のド
レイン側に、スイッチング素子であるｐＭＯＳトランジ
スタＱ５４を介して接続され、また、インバータ回路５
３の出力端部（Ｏ）からの出力（ＯＵＴ）は、フィード
バックループによって上記したｐＭＯＳトランジスタＱ
５１のドレイン側に、スイッチング素子であるｐＭＯＳ
トランジスタＱ５３を介して接続されている。

【００９５】そして、上記したｐＭＯＳトランジスタＱ
５３とＱ５４のゲートには、スイッチングを制御するた
めのクロック信号（ｃｌｋ）が制御信号入力端部（Ｌ）
から入力されるように構成されている。このように、図
９に示すラッチ回路５１は、図１に示すインバータ回路
に４個のｐＭＯＳトランジスタＱ５１〜Ｑ５４を新たに
付加したものである。そして、ｐＭＯＳトランジスタＱ
５１〜Ｑ５４は、外部からの反転制御信号入力端部（￣
Ｌ）および制御信号入力端部（Ｌ）からの制御信号によ
って、ラッチ回路５１をスルー動作させるかラッチ動作
させるかを切換えるものである。

【００９６】次に、動作を説明する。図９に示すラッチ
回路５１は、制御信号入力端部（Ｌ）に入力されるクロ
ック信号（ｃｌｋ）がハイ「１」で、反転制御信号入力
端部（￣Ｌ）の反転クロック信号（￣ｃｌｋ）がロー
「０」の場合は、スルー状態となり、逆に、制御信号入
力端部（Ｌ）に入力されるクロック信号（ｃｌｋ）がロ
ー「０」で、反転制御信号入力端部（￣Ｌ）の反転クロ
ック信号（￣ｃｌｋ）がハイ「１」の場合は、ラッチ状
態となる。

【００９７】上記したスルー状態とは、入力端部（Ｉ）
からの入力信号（ＩＮ）がそのまま出力端部（Ｏ）の出
力信号（ＯＵＴ）として出力され、反転入力端部（￣
Ｉ）からの反転入力信号（￣ＩＮ）がそのまま反転出力
端部（￣Ｏ）の反転出力信号（￣ＯＵＴ）として出力さ
れる状態をいう。また、上記したラッチ状態とは、ラッ
チ前の出力状態を保持することをいう。

【００９８】具体的には、図９に示すように、クロック
信号（ｃｌｋ）がハイ「１」で、反転クロック信号（￣
ｃｌｋ）がロー「０」の場合は、スルー状態となり、ｐ
ＭＯＳトランジスタＱ５３とＱ５４はオフし、ｐＭＯＳ
トランジスタＱ５１とＱ５２はオンとなる。

【００９９】このため、入力信号（ＩＮ）が「０」で、
反転入力信号（￣ＩＮ）が「１」の場合は、ｐＭＯＳト
ランジスタＱ５７とＱ５９がオフし、ｐＭＯＳトランジ
スタＱ５６とＱ６０がオンするため、そのまま出力され
るスルー状態となり、出力信号（ＯＵＴ）に「０」が、
反転出力信号（￣ＯＵＴ）に「１」が出力される。

【０１００】次に、クロック信号（ｃｌｋ）がロー
「０」で、反転クロック信号（￣ｃｌｋ）がハイ「１」
の場合は、ラッチ状態となり、図９のｐＭＯＳトランジ
スタＱ５３とＱ５４はオンし、ｐＭＯＳトランジスタＱ
５１とＱ５２はオフする。このため、入力端部（Ｉ）と
反転入力端部（￣Ｉ）の入力信号に関わりなく、直前の
スルー状態における出力信号（ＯＵＴ）の「０」がｐＭ
ＯＳトランジスタＱ５３を介して、ｐＭＯＳトランジス
タＱ５６とＱ６０とをオンさせ、反転出力信号（￣ＯＵ
Ｔ）の「１」がｐＭＯＳトランジスタＱ５４を介して、
ｐＭＯＳトランジスタＱ５７とＱ５９とをオフするた
め、従前の出力状態が保持され、出力信号（ＩＮ）が
「０」で反転入力信号（￣ＩＮ）の「１」がそのまま出
力される。

【０１０１】このように、図９に示すラッチ回路は、４
個のｐＭＯＳトランジスタＱ５１〜Ｑ５４のゲートを外
部からの制御信号に従って、スルー動作とラッチ動作の
切換えを行っている。

【０１０２】また、上記実施の形態のラッチ回路５１
は、図９に示すように、インバータ回路５２、５３のｐ
ＭＯＳトランジスタＱ５７、Ｑ６０のゲート部分に、ｐ
ＭＯＳトランジスタＱ５５、Ｑ５８とコンデンサＣ５
１、Ｃ５２とからなるレベル補正回路５４、５５がそれ
ぞれ設けられているため、出力レベルの損失が無くなる
とともに、直流的なリーク電流が無くなり、消費電力を
低減化することができる。

【０１０３】さらに、上記実施の形態のラッチ回路５１
は、使用するＭＯＳトランジスタを全て同一導電型のｐ
ＭＯＳトランジスタで構成したため、半導体工程を用い
て基板上に形成する際に、イオンドーピング工程数やマ
スク枚数が従来のＣＭＯＳを使った回路と比べて少くで
きることから、製造コストを低減することができる。

【０１０４】なお、上記ラッチ回路５１では、ｐＭＯＳ
トランジスタで回路を構成したが、これに限定されるも
のではなく、ｐＭＯＳトランジスタに代えてｎＭＯＳト
ランジスタで構成してもよい。

【０１０５】（第６の実施の形態）図１０は、交流化電
圧を生成するトライステート回路６１の一構成例を示す
図である。このトライステート回路６１は、例えば、液
晶駆動装置などで液晶を駆動する際に、液晶に直流電圧
を印加すると液晶が劣化することから、交流化された駆
動電圧を生成する場合などに用いられる。

【０１０６】まず、構成を説明する。図１０に示すよう
に、ｐＭＯＳトランジスタＱ６１〜Ｑ６８は、ｄ、反転
ｄ（￣ｄ）、ＷＦ、反転ＷＦ（￣ＷＦ）の４つの入力信
号に基づいて、所定の論理を生成する論理回路６６を構
成している。そして、このトライステート回路６１は、
ｄ、ＷＦそれぞれに正論理・負論理を入力することによ
り、３種類の電源電圧ＶH 、ＶC 、ＶL を切換えて生成
される交流化電圧が出力Ｄから出力するものである（但
し、ＶH ＞ＶC ＞ＶL ）。ここでは、上記した実施の形
態と同様にパス・トランジスタ・ロジックの手法を用い
ている。

【０１０７】そして、例えば、このトライステート回路
６１を液晶駆動装置に用いる場合は、上記入力信号のｄ
が書き込みデータの有り／無し、すなわち、液晶を駆動
するか／しないかを表し、ＷＦが液晶駆動電圧の正／負
を表すように用いることができる。

【０１０８】次に、論理回路６６の出力側には、インバ
ータ回路６２、６３が形成されている。例えば、このイ
ンバータ回路６２は、電源（Ｖdd）からグラウンド（Ｇ
ＮＤ）に向かって、ｐＭＯＳトランジスタＱ７１とＱ７
０のソースもしくはドレインが直列に接続されていて、
論理回路６６からの出力がｐＭＯＳトランジスタＱ７
１、Ｑ７０のゲートに入力されている。そして、本実施
の形態では、インバータ回路６２のｐＭＯＳトランジス
タＱ７０のゲートと、論理回路６６の所定の出力端部と
の間にゲートをグラウンドに接地したｐＭＯＳトランジ
スタＱ６９が接続され、そのｐＭＯＳトランジスタＱ６
９の出力側と前記ｐＭＯＳトランジスタＱ７１とＱ７０
との接続部の間にコンデンサＣ６１を接続してレベル補
正回路６４を構成している。

【０１０９】また、インバータ回路６３は、上記したイ
ンバータ回路６２と同様にｐＭＯＳトランジスタＱ７
４、Ｑ７３で構成されるとともに、レベル補正回路６５
がｐＭＯＳトランジスタＱ７２とコンデンサＣ６２とで
構成されている。このように、インバータ回路６２、６
３のｐＭＯＳトランジスタのゲートには、レベル補正回
路６４、６５が設けられたことにより、ｐＭＯＳトラン
ジスタＱ７０またはＱ７３のゲート容量が増大して確実
にスイッチングが行われて、適正なローレベル「Ｌ」の
信号を出力することができる。

【０１１０】そして、本実施の形態に係るトライステー
ト回路６１は、上記したインバータ回路６２、６３から
の出力信号をｐＭＯＳトランジスタＱ７５、Ｑ７６のゲ
ートにそれぞれ印加してスイッチングさせることによ
り、高電位の電源電圧ＶH 、あるいは、低電位の電源電
圧ＶL を選択的に出力端部Ｄから出力するとともに、中
間電位の電源電圧ＶC は、ｐＭＯＳトランジスタＱ７７
がｄ入力によってスイッチングされて出力される。

【０１１１】本実施の形態では、上記構成に加えて、さ
らに、ｐＭＯＳトランジスタＱ７５のゲートとグラウン
ドとの間にコンデンサＣ６３を介して接続され、また、
ｐＭＯＳトランジスタＱ７６のゲートとグラウンドとの
間にコンデンサＣ６４を介して接続されている。このた
め、高電位（ＶH ）と低電位（ＶL ）の電源電圧に接続
されたｐＭＯＳトランジスタＱ７５、Ｑ７６は、ゲート
容量が増大することから、ｐＭＯＳトランジスタＱ７
５、Ｑ７６を確実にスイッチングすることが可能とな
り、電圧の上昇や電圧降下の無い適正なレベルの電源電
圧ＶH 、ＶL が出力される。

【０１１２】このように、本実施の形態のトライステー
ト回路６１は、論理回路６６の出力側にインバータ回路
６２、６３を設けたことにより、論理回路６６の出力レ
ベルが適正化される。特に、そのインバータ回路６２、
６３がｐＭＯＳトランジスタで構成されている場合は、
グラウンド側のｐＭＯＳトランジスタＱ７０やＱ７３側
に、ｐＭＯＳトランジスタＱ６９あるいはＱ７２と、コ
ンデンサＣ６１あるいはＣ６２からなるレベル補正回路
６４、６５を設けることにより、ｐＭＯＳトランジスタ
のしきい値電圧分だけ出力レベルが上昇することを防止
することができる。さらに、本実施の形態に係るトライ
ステート回路６１は、上記インバータ回路６２、６３の
出力が高電位（ＶH ）と低電位（ＶL ）の電源電圧に接
続されたｐＭＯＳトランジスタＱ７５、Ｑ７６をスイッ
チングさせて選択出力するため、それらのゲート側にコ
ンデンサＣ６３、Ｃ６４を設けてゲート容量を増大さ
せ、適正なレベルの電源電圧ＶH 、ＶL を出力するもの
である。

【０１１３】次に、動作について説明する。図１０に示
すトライステート回路６１は、ｄとＷＦのそれぞれに正
論理・負論理の何れかを入力することにより、ＤからＶ
H 、ＶC 、ＶL の何れかが選択的に出力される。実際に
は、入力ｄ、ＷＦを変化させることによって、ＶH 、Ｖ
C 、ＶL からなる交流化信号が生成される。

【０１１４】まず、入力信号のｄとＷＦが「０」の場合
は、ｐＭＯＳトランジスタＱ７５、Ｑ７６がオフとな
り、ｐＭＯＳトランジスタＱ７７がオンするため、Ｄか
ら中間電位（ＶC ）が出力される。また、入力信号のｄ
が「０」で、ＷＦが「１」の場合も上記と同様にＤから
中間電位（ＶC ）が出力される。これは、ｄが「０」の
場合は、論理回路６６のｐＭＯＳトランジスタＱ６１、
Ｑ６３、Ｑ６５、Ｑ６７がオフするため、ＷＦの入力信
号に影響されることなくｐＭＯＳトランジスタＱ７７を
オンして、ＤからＶｃが出力されることによる。

【０１１５】また、入力信号のｄが「１」の場合は、ス
イッチングトランジスタのＱ７７がオフし、論理回路６
６のｐＭＯＳトランジスタＱ６２、Ｑ６４、Ｑ６６、Ｑ
６８がオフするとともに、逆に、ｐＭＯＳトランジスタ
Ｑ６１、Ｑ６３、Ｑ６５、Ｑ６７がオンする。このた
め、ＷＦの入力信号に基づいてＤからの出力電圧が変化
する。

【０１１６】そこで、ＷＦが「０」の場合は、ｐＭＯＳ
トランジスタＱ７６がオンしてＱ７５がオフするため、
Ｄから低電位（ＶL ）が出力される。また、ＷＦが
「１」の場合は、ｐＭＯＳトランジスタＱ７５がオンし
てＱ７６がオフするため、Ｄから高電位（ＶH ）が出力
される。

【０１１７】このように、本実施の形態のトライステー
ト回路６１は、ｐＭＯＳトランジスタとコンデンサだけ
で構成できることから、構造が簡単となり、少ない工程
数で製造できるため、低コスト化が図れる。

【０１１８】また、上記実施の形態のトライステート回
路６１は、インバータ回路６２、６３とレベル補正回路
６４、６５とを用いることにより、ｐＭＯＳトランジス
タＱ６１〜Ｑ６８で構成された論理回路６６の出力レベ
ルを補正するとともに、コンデンサＣ６３、Ｃ６４を設
けてｐＭＯＳトランジスタＱ７５、Ｑ７６を確実にスイ
ッチングさせることにより、適正なレベルの電源電圧Ｖ
H 、ＶL を選択的に出力することができる。特に、ｐＭ
ＯＳトランジスタで構成されている場合は、ローレベル
の出力電圧であるＶL が充分下がりきらないという問題
を解決することができ、常に所定の電位まで確実に下が
った状態の電圧レベルを出力することができるようにな
った。

【０１１９】なお、上記トライステート回路６１では、
ｐＭＯＳトランジスタを使って回路構成したが、このｐ
ＭＯＳトランジスタの代わりにｎＭＯＳトランジスタを
使って構成してもよい。

【０１２０】（第７の実施の形態）図１１は、本発明の
半導体装置を適用した駆動回路一体型のＴＦＴ−ＬＣＤ
７１の概略構成図である。この駆動回路一体型ＴＦＴ−
ＬＣＤ７１は、ＬＣＤ（Liquid Crystal Display）の表
示領域において、ガラス基板上の各画素毎にスイッチン
グ素子となる薄膜トランジスタを形成するとともに、ド
レインドライバ（データ線駆動回路）やゲートドライバ
（走査線駆動回路）からなる液晶駆動回路をガラス基板
上に一体形成したものである。

【０１２１】まず、構成を説明する。図１１に示すよう
に、駆動回路一体型ＴＦＴ−ＬＣＤ７１は、ガラス基板
７２上の表示領域内の各画素毎にＴＦＴを形成する液晶
表示パネル（ＴＦＴ−ＬＣＤ）７３と、その液晶表示パ
ネル７３の各ＴＦＴのゲートに走査信号を印加して選択
状態と非選択状態とを作り出すゲートドライバ７４と、
そのゲートドライバ７４によって選択状態にしたＴＦＴ
に表示信号を印加して各画素毎の液晶を駆動するドレイ
ンドライバ７５とで構成されている。

【０１２２】上記した液晶表示パネル７３、ゲートドラ
イバ７４およびドレインドライバ７５は、ガラス基板７
２上に一体形成されている。図１２は、図１１に示すド
レインドライバ７５をｐＭＯＳトランジスタからなる論
理回路とインバータ回路とレベル補正回路とを備えた上
記ラッチ回路、ＡＮＤ・ＮＡＮＤ回路、およびトライス
テート回路とで構成した部分回路図である。

【０１２３】図１２に示すドレインドライバ７５は、ラ
ッチ回路８１、８２、８３……、ＡＮＤ・ＮＡＮＤ回路
９１、９２……、ラッチ回路１０１、１０２……、ラッ
チ回路１１１、１１２、……、トライステート回路１２
１、１２２……などで構成されている。

【０１２４】ラッチ回路８１、８２、８３は、図示しな
いコントローラから入力される水平同期信号（ＸＳＣ
Ｌ）と、反転水平同期信号（￣ＸＳＣＬ）とが制御信号
入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）とに１
つ置きに逆の位相で入力されて、制御信号入力端部
（Ｌ）に「１」が入ると入力信号をスルーで出力し、
「０」が入ると従前の入力信号をラッチする。

【０１２５】ラッチ回路８１への入力信号は、ＸＤクロ
ックと反転ＸＤクロックが入力され、スルー状態とラッ
チ状態に応じた出力信号が出力端部（Ｏ）と反転出力端
部（￣Ｏ）から出力され、ＡＮＤ・ＮＡＮＤ回路９１と
次段のラッチ回路８２の入力端部に入力される。同様
に、ラッチ回路８２の出力信号は、ＡＮＤ・ＮＡＮＤ回
路９１と９２および次段のラッチ回路８３の入力端部に
入力される。

【０１２６】そして、ＡＮＤ・ＮＡＮＤ回路９１は、上
記ラッチ回路８１の出力（ＯＵＴ）とラッチ回路８２の
反転出力（￣ＯＵＴ）とを入力して、論理積とその否定
とをラッチ回路１０１の制御信号入力端部（Ｌ）と反転
制御信号入力端部（￣Ｌ）とに入力する。ＡＮＤ・ＮＡ
ＮＤ回路９２も同様に、ラッチ回路８２の反転出力（￣
ＯＵＴ）とラッチ回路８３の出力（ＯＵＴ）とが入力さ
れて、論理積とその否定とがラッチ回路１０２の制御信
号入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）に入
力される。

【０１２７】ラッチ回路１０１とラッチ回路１０２は、
上記したＡＮＤ・ＮＡＮＤ回路９１と９２からの出力信
号のタイミングに応じて、図示しないデータ変換回路か
ら入力される各画素毎のデータをラッチし、そのラッチ
したデータをそれぞれ次段のラッチ回路１１１と１１２
に出力する。ラッチ回路１１１と１１２は、クロックＯ
Ｐのタイミングで入力された各画素毎のデータをラッチ
して、その出力をそれぞれのトライステート回路１２１
と１２２に出力する。

【０１２８】トライステート回路１２１と１２２は、上
記したラッチ回路１１１と１１２からの入力信号と、交
流化信号ＷＦとの組み合わせによって、ＶH 、ＶC 、Ｖ
L からなる３種類の電源電圧を適宜選択することによ
り、交流化された表示信号が生成される。トライステー
ト回路１２１から出力される交流化された表示信号は、
ドレインラインのＤ１に出力され、トライステート回路
１２２から出力される交流化された表示信号は、ドレイ
ンラインのＤ２に出力される。

【０１２９】なお、図１２は、２ライン分のドレインラ
インに供給するドレインドライバ７５の一部の構成を説
明したにすぎず、実際には上記各回路が水平走査方向に
画素数に応じて連なって配置されている。これにより、
各ドレインラインには、その位置に応じた表示信号を供
給することができる。

【０１３０】上記したように、ラッチ回路、ＡＮＤ・Ｎ
ＡＮＤ回路およびトライステート回路で構成されたドレ
インドライバ７５は、ｐＭＯＳトランジスタとコンデン
サだけで構成することが可能なため、従来例のＣＭＯＳ
トランジスタで構成した場合と比べると、トランジスタ
構造が簡単になって、製造工程数が少なくなるととも
に、画素のＴＦＴトランジスタにもｐＭＯＳトランジス
タを採用するならば、ガラス基板の同一平面上に駆動回
路一体型ＴＦＴ−ＬＣＤを同時に作成することができ、
低コスト化が図れるという利点がある。

【０１３１】また、本実施の形態に係るドレインドライ
バ７５は、ＣＭＯＳトランジスタで構成した場合と同様
に直流のリーク電流が少なく、低消費電力性を有し、適
正な出力レベル、特に、ローレベルの出力を充分低く抑
えることができるという利点がある。

【０１３２】次に、図１３は、図１１に示すゲートドラ
イバ７４をｐＭＯＳトランジスタからなる論理回路とイ
ンバータ回路とレベル補正回路とを備えたラッチ回路、
ＮＯＲ回路、およびインバータ回路とで構成した部分回
路図である。図１３に示すゲートドライバ７４は、ラッ
チ回路１３１、１３２、１３３、１３４……、ＮＯＲ回
路１４１、１４２、１４３、１４４……、インバータ回
路１５１、１５２、１５３、１５４……、インバータ回
路１６１、１６２、１６３、１６４……、インバータ回
路１７１、１７２、１７３、１７４……などで構成され
ている。

【０１３３】ラッチ回路１３１、１３２、１３３、１３
４……は、図示しないコントローラから入力される垂直
同期信号（ＹＳＣＬ）と、反転垂直同期信号（￣ＹＳＣ
Ｌ）とが制御信号入力端部（Ｌ）と反転制御信号入力端
部（￣Ｌ）とに１つ置きに逆の位相で入力され、制御信
号入力端部（Ｌ）に「１」が入ると入力信号をスルーで
出力し、「０」が入ると従前の入力信号をラッチする。

【０１３４】ラッチ回路１３１への入力信号は、ＹＤク
ロックが入力され、スルー状態とラッチ状態に応じた出
力信号が出力端部（Ｏ）と反転出力端部（￣Ｏ）から出
力され、ＮＯＲ回路１４１と次段のラッチ回路１３２の
入力端部に入力される。同様に、ラッチ回路１３２の出
力信号は、ＮＯＲ回路１４１とＮＯＲ回路１４２および
次段のラッチ回路１３３の入力端部に入力される。

【０１３５】そして、ＮＯＲ回路１４１は、上記ラッチ
回路１３１の出力（ＯＵＴ）とラッチ回路１３２の反転
出力（￣ＯＵＴ）とが入力されて、否定的論理和がイン
バータ回路１５１から１６１、１７１と連続して入力さ
れてゲートラインＧ１にゲート信号が出力される。上記
と同様の動作により、各インバータ回路１７２、１７
３、１７４の出力端部からは、ゲートラインＧ２、Ｇ
３、Ｇ４に対してそれぞれゲート信号が順次出力され
る。

【０１３６】なお、図１３は、２ライン分のゲートライ
ンに供給するゲートドライバ７４の一部の構成を説明し
たにすぎず、上記した各回路が垂直方向に配列されたラ
イン数に応じて配列されている。これにより、各ゲート
ラインを所定の走査方式によってライン走査することに
より、それぞれのゲートラインを選択状態、あるいは非
選択状態とするものである。

【０１３７】上記したように、ラッチ回路、ＮＯＲ回路
およびインバータ回路で構成されたゲートドライバ７４
は、ドレインドライバ７５の場合と同様に、ｐＭＯＳト
ランジスタとコンデンサだけで構成することができるた
め、従来例のＣＭＯＳトランジスタで構成した場合と比
べると、トランジスタ構造が簡単になり、製造工程数を
少なくすることができる。特に、画素のＴＦＴトランジ
スタにｐＭＯＳトランジスタを採用すれば、ガラス基板
の同一平面上に駆動回路一体型ＴＦＴ−ＬＣＤを作成す
ることができるため、低コスト化が図れる。また、本実
施例のゲートドライバ７４は、ＣＭＯＳと同様の低消費
電力性と、適正な出力レベル、特に、ローレベルの出力
を充分低く抑えることができるという利点がある。

【０１３８】以上述べたように、同一導電型のＭＯＳト
ランジスタ（ｐＭＯＳ、ｎＭＯＳ）とコンデンサとを用
いて４種類の基本論理回路を構成して、これを組み合わ
せることにより、あらゆる論理演算が可能な回路を構成
することができ、これらの回路を低コストで製造するこ
とができる。また、レベル補正回路を必ず付加したた
め、同一導電型のＭＯＳトランジスタを用いて構成して
も、出力レベルの低下が発生せず、適正な出力レベルが
得られる。

【０１３９】もちろん、上記した同一導電型のＭＯＳト
ランジスタ（ｐＭＯＳ、ｎＭＯＳ）とコンデンサとを用
いて論理回路だけでなく、ラッチ回路やトライステート
回路等の基本回路を構成し、これらを組み合わせて用い
ることにより、上記と同様の効果を得ることができる。

【０１４０】

【発明の効果】請求項１記載の半導体装置によれば、イ
ンバータ回路の薄膜トランジスタが同一導電型からなる
ので、半導体工程を使って基板上にインバータ回路を形
成する際のイオンドーピング工程数やマスク枚数が、従
来のＣＭＯＳトランジスタの場合と比べて少なくなり、
製造コストを低減することができる。また、前記インバ
ータ回路は、レベル補正回路を備えているため、インバ
ータ回路の出力端部から常に適正なレベルを出力するこ
とができる。

【０１４１】請求項２〜５記載の半導体装置によれば、
ＡＮＤ回路、ＯＲ回路、ＥＸＯＲ回路の出力段にインバ
ータ回路を設けて論理出力の出力レベルを適正化すると
ともに、そのインバータ回路のゲート部分にレベル補正
回路を設けて、インバータ回路から出力される出力レベ
ルを補正することで、適正な出力レベルが得られる。ま
た、そのＡＮＤ回路、ＯＲ回路、ＥＸＯＲ回路を構成す
る薄膜トランジスタは、同一導電型のみで構成するよう
にしたため、イオンドーピング工程数やマスク枚数が少
なくて済み、製造コストを低減することができる。

【０１４２】請求項６記載の半導体装置によれば、請求
項１〜請求項５に記載された半導体装置のレベル補正回
路は、薄膜トランジスタとコンデンサとからなり、イン
バータ回路のゲート容量を増大させて、インバータ回路
を構成する薄膜トランジスタのゲート電位の変動を補償
する、いわゆる、ブートストラップ法を採用することに
より、インバータ回路から適正な出力レベルが得られ
る。また、そのレベル補正回路は、論理回路やインバー
タ回路と同じ導電型の薄膜トランジスタを用いているた
め、イオンドーピング工程数やマスク枚数が少なくな
り、製造コストを低減することができる。

【０１４３】請求項７記載の半導体装置は、請求項２〜
請求項６に記載のインバータ回路が論理回路に対して２
組設けられ、その論理回路から出力される逆極性の２つ
の論理出力に対して前記２組のインバータ回路の各薄膜
トランジスタのゲートへの接続位置が正反対になるよう
に接続するようにしたので、２組のインバータ回路から
の出力が、当該論理回路の論理結果と、その否定とを出
力することができる。もちろん、その場合も、同一導電
型の薄膜トランジスタで構成できるとともに、適正な出
力レベルが得られる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るｐＭＯＳインバータ回
路の構成を示す図。

【図２】図１のｐＭＯＳインバータ回路のシンボルとそ
の入出力信号とを示す図。

【図３】第２の実施の形態に係るＡＮＤ・ＮＡＮＤ回路
の構成を示す図。

【図４】図３のＡＮＤ・ＮＡＮＤ回路のシンボルとその
入出力信号とを示す図。

【図５】第３の実施の形態に係るＯＲ・ＮＯＲ回路の構
成を示す図。

【図６】図５のＯＲ・ＮＯＲ回路のシンボルとその入出
力信号とを示す図。

【図７】第４の実施の形態に係るＥＸＯＲ・ＥＸＮＯＲ
回路の構成を示す図。

【図８】図７のＥＸＯＲ・ＥＸＮＯＲ回路のシンボルと
その入出力信号とを示す図。

【図９】第５の実施の形態に係るラッチ回路の構成を示
す図。

【図１０】交流化電圧を生成するトライステート回路の
一構成例を示す図。

【図１１】本発明の半導体装置を適用した駆動回路一体
型のＴＦＴ−ＬＣＤの概略構成図。

【図１２】図１１に示すドレインドライバをｐＭＯＳト
ランジスタからなる論理回路とインバータ回路とレベル
補正回路とを備えた上記ラッチ回路、ＡＮＤ・ＮＡＮＤ
回路、およびトライステート回路とで構成した部分回路
図。

【図１３】図１１に示すゲートドライバをｐＭＯＳトラ
ンジスタからなる論理回路とインバータ回路とレベル補
正回路とを備えたラッチ回路、ＮＯＲ回路、およびイン
バータ回路とで構成した部分回路図。

【図１４】ＣＭＯＳインバータ回路の構成を示す図。

【図１５】無比率形インバータ回路の構成を示す図。

【符号の説明】 １１ ｐＭＯＳインバータ回路 １２、１３ インバータ回路 １４、１５ レベル補正回路 ２１ ＡＮＤ・ＮＡＮＤ回路 ２２、２３ インバータ回路 ２４、２５ レベル補正回路 ２６ 論理回路 ３１ ＯＲ・ＮＯＲ回路 ３２、３３ インバータ回路 ３４、３５ レベル補正回路 ３６ 論理回路 ４１ ＥＸＯＲ・ＥＸＮＯＲ回路 ４２、４３ インバータ回路 ４４、４５ レベル補正回路 ４６ 論理回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】同一導電型のＭＯＳトランジスタのソース
   もしくはドレインを電源からグラウンドに向かって少な
   くとも２個直列に接続した第１および第２のＭＯＳトラ
   ンジスタと、 その何れか一方のＭＯＳトランジスタのゲートに正また
   は負極性のゲート信号を入力する入力端部と、 他方のＭＯＳトランジスタのゲートに前記入力端部とは
   逆極性のゲート信号を入力する反転入力端部と、 前記第１のＭＯＳトランジスタと第２のＭＯＳトランジ
   スタの接続部から前記入力端部または反転入力端部から
   の入力信号の極性を反転させた出力信号を出力する出力
   端部と、 を備えたインバータ回路からなる半導体装置であって、 前記インバータ回路の入力端部と反転入力端部の少なく
   とも一方とゲートとの間に前記出力端部から出力される
   出力レベルを補正するレベル補正回路を備えていること
   を特徴とする半導体装置。
2. 【請求項２】同一導電型のＭＯＳトランジスタを複数用
   いて複数の入力に対する論理演算を実行する論理回路
   と、 前記論理回路と同じ導電型のＭＯＳトランジスタのソー
   スもしくはドレインを電源からグラウンドに向かって少
   なくとも２個直列に接続し、その２個のＭＯＳトランジ
   スタの各ゲートに前記論理回路の出力部から論理出力が
   それぞれ入力され、直列に接続された２個のＭＯＳトラ
   ンジスタの間の接続部の出力端部から論理演算結果を出
   力するインバータ回路と、 前記論理回路の出力部と前記インバータ回路のゲートと
   の間に設けられ、前記インバータ回路の出力端部から出
   力される出力レベルを補正するレベル補正回路と、 を備えていることを特徴とする半導体装置。
3. 【請求項３】前記論理回路は、論理積を実行する論理回
   路を含むことを特徴とする請求項２記載の半導体装置。
4. 【請求項４】前記論理回路は、論理和を実行する論理回
   路を含むことを特徴とする請求項２記載の半導体装置。
5. 【請求項５】前記論理回路は、排他的論理和を実行する
   論理回路を含むことを特徴とする請求項２記載の半導体
   装置。
6. 【請求項６】前記レベル補正回路は、 前記インバータ回路と同じ導電型のＭＯＳトランジスタ
   とコンデンサとで構成され、 前記レベル補正回路を構成するＭＯＳトランジスタが、
   前記インバータ回路の少なくとも一方のＭＯＳトランジ
   スタのゲートと入力との間にソースとドレインを介して
   接続され、 前記レベル補正回路を構成するコンデンサの両端が、レ
   ベル補正回路のＭＯＳトランジスタの出力側とゲートと
   の間と、前記インバータ回路の直列に接続された２個の
   ＭＯＳトランジスタの間の接続部との間に接続され、 前記インバータ回路のＭＯＳトランジスタのゲート電位
   の変動を補償することを特徴とする請求項１から請求項
   ５までの何れかに記載の半導体装置。
7. 【請求項７】前記インバータ回路は、 前記論理回路に対して２組設けられ、 該論理回路から出力される逆極性の２つの論理出力に対
   して前記２組のインバータ回路の各ＭＯＳトランジスタ
   のゲートへの接続位置が正反対になるように接続され、 前記２組のインバータ回路からの出力が、当該論理回路
   の論理結果と、その否定とからなることを特徴とする請
   求項２から請求項６までの何れかに記載の半導体装置。