JPH09321052A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09321052A JPH09321052A JP13694396A JP13694396A JPH09321052A JP H09321052 A JPH09321052 A JP H09321052A JP 13694396 A JP13694396 A JP 13694396A JP 13694396 A JP13694396 A JP 13694396A JP H09321052 A JPH09321052 A JP H09321052A
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Landscapes
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- Weting (AREA)
Abstract
(57)【要約】
【課題】 局所配線を下地に悪影響を与えることなく,
且つ段差上のエッチングにおいても残渣を発生しないよ
うにする。 【解決手段】 １）基板上に窒化チタン(TiN) 膜とスパ
ッタシリコン膜をこの順に積層した配線膜を成膜し，該
基板を加熱する工程と, 配線形成領域にマスクを形成
し，該配線膜をドライエッチングして配線を形成し，次
いでオーバエッチングをして該スパッタシリコン膜の残
渣を除去する工程と，該スパッタシリコン膜をハードマ
スクとしてウエットエッチングにより該窒化チタン膜の
残渣を除去する工程とを含む，２）前記ウエットエッチ
ングにNH4OH とH2O2とH2O とを含むエッチャントを用い
る，前記ハードマスクにSiN 膜またはSiON膜を用いる，
３）スパッタシリコン膜と窒化チタン膜がこの順に積層
された配線を有する半導体装置。
且つ段差上のエッチングにおいても残渣を発生しないよ
うにする。 【解決手段】 １）基板上に窒化チタン(TiN) 膜とスパ
ッタシリコン膜をこの順に積層した配線膜を成膜し，該
基板を加熱する工程と, 配線形成領域にマスクを形成
し，該配線膜をドライエッチングして配線を形成し，次
いでオーバエッチングをして該スパッタシリコン膜の残
渣を除去する工程と，該スパッタシリコン膜をハードマ
スクとしてウエットエッチングにより該窒化チタン膜の
残渣を除去する工程とを含む，２）前記ウエットエッチ
ングにNH4OH とH2O2とH2O とを含むエッチャントを用い
る，前記ハードマスクにSiN 膜またはSiON膜を用いる，
３）スパッタシリコン膜と窒化チタン膜がこの順に積層
された配線を有する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に係り，特に近接した回路素子を接続するローカ
ルインタコネクト（局所配線）の形成と構造に関する。
造方法に係り，特に近接した回路素子を接続するローカ
ルインタコネクト（局所配線）の形成と構造に関する。
【０００２】
【従来の技術】CMOS集積回路においてはその集積度の向
上とともに寄生抵抗や寄生容量を低減するために, ソー
ス／ドレインとゲート表面に高融点金属 (Ti, Ni, Co,
Pt等)のシリサイド層を設けることが一般に行われてい
る。
上とともに寄生抵抗や寄生容量を低減するために, ソー
ス／ドレインとゲート表面に高融点金属 (Ti, Ni, Co,
Pt等)のシリサイド層を設けることが一般に行われてい
る。
【０００３】TiN を微細な局所配線に用いる場合は，Ti
N を下地のシリサイド層や酸化膜に対して選択的にエッ
チングすることが必要になる。そのようなエッチング技
術が米国特許 4,793,896号, 同 4,863,559号, 同 4,9
57,590号に開示され，また，フレオン系ガスを用いるド
ライエッチング技術が米国特許 4,675,073号に開示され
ている。
N を下地のシリサイド層や酸化膜に対して選択的にエッ
チングすることが必要になる。そのようなエッチング技
術が米国特許 4,793,896号, 同 4,863,559号, 同 4,9
57,590号に開示され，また，フレオン系ガスを用いるド
ライエッチング技術が米国特許 4,675,073号に開示され
ている。
【０００４】しかし，いずれの従来例においても，下地
のシリサイド層や酸化膜との選択比が十分でなく, シリ
サイド層の抵抗が上昇し，素子分離酸化膜のエッジでシ
リコン(Si)が掘られる等の問題がある。更に, 知命的な
障害としてゲート段差における異方性エッチングのため
に, ゲート段差に残渣が残り配線が形成できない場合が
生じる。
のシリサイド層や酸化膜との選択比が十分でなく, シリ
サイド層の抵抗が上昇し，素子分離酸化膜のエッジでシ
リコン(Si)が掘られる等の問題がある。更に, 知命的な
障害としてゲート段差における異方性エッチングのため
に, ゲート段差に残渣が残り配線が形成できない場合が
生じる。
【０００５】ゲート段差に残るTiN 膜の残渣を除去しや
すくために, 段差をなだらかな傾斜にする平坦化工程が
行われる。これは, ゲート側面に二酸化シリコン(SiO2)
からなる側壁を形成し，さらにその上にSiO2膜を成長
し，その表面のSiO2膜をアルゴン中でスパッタエッチン
グすると, ゲート上の凸部の肩の部分が削られ, 肩の下
側に堆積されてSiO2膜の表面をなだらかにする。次い
で, 等方性エッチング法によりSiO2膜をエッチングして
ゲート側面に厚い側壁を形成する。
すくために, 段差をなだらかな傾斜にする平坦化工程が
行われる。これは, ゲート側面に二酸化シリコン(SiO2)
からなる側壁を形成し，さらにその上にSiO2膜を成長
し，その表面のSiO2膜をアルゴン中でスパッタエッチン
グすると, ゲート上の凸部の肩の部分が削られ, 肩の下
側に堆積されてSiO2膜の表面をなだらかにする。次い
で, 等方性エッチング法によりSiO2膜をエッチングして
ゲート側面に厚い側壁を形成する。
【０００６】または, ゲートを覆って厚いSiO2膜を成長
し，等方性エッチング法によりSiO2膜をエッチングして
ゲート側面に厚い側壁を形成する。
し，等方性エッチング法によりSiO2膜をエッチングして
ゲート側面に厚い側壁を形成する。
【０００７】
【発明が解決しようとする課題】このように, 段差部の
平坦化を行うと側壁の厚さが増し, デバイスの微細化，
高性能化を阻害する。また，平坦化工程を行ってオーバ
エッチング量を少なくしても, 配線形成のエッチングに
おいて下地との選択比を十分にとることができなかっ
た。
平坦化を行うと側壁の厚さが増し, デバイスの微細化，
高性能化を阻害する。また，平坦化工程を行ってオーバ
エッチング量を少なくしても, 配線形成のエッチングに
おいて下地との選択比を十分にとることができなかっ
た。
【０００８】本発明はこのような局所配線形成に際し生
じる諸問題を解決して，ULSIに適した微細パターンの局
所配線を下地に悪影響を与えることなく, 且つ段差上の
エッチングにおいても残渣を発生しない局所配線の形成
を目的とする。
じる諸問題を解決して，ULSIに適した微細パターンの局
所配線を下地に悪影響を与えることなく, 且つ段差上の
エッチングにおいても残渣を発生しない局所配線の形成
を目的とする。
【０００９】
【課題を解決するための手段】記課題の解決は， １）基板上に窒化チタン(TiN) 膜とスパッタシリコン膜
をこの順に積層した配線膜を成膜し，該基板を加熱する
工程と, 配線形成領域にマスクを形成し，該配線膜をド
ライエッチングして配線を形成し，次いでオーバエッチ
ングをして該スパッタシリコン膜の残渣を除去する工程
と，該スパッタシリコン膜をハードマスクとしてウエッ
トエッチングにより該窒化チタン膜の残渣を除去する工
程とを含む半導体装置の製造方法，あるいは ２）基板上に配線膜として窒化チタン(TiN) 膜とスパッ
タシリコン膜をこの順に成膜し，該基板を加熱する工程
と, 配線形成領域にハードマスクを形成するとともに該
スパッタシリコン膜をエッチングする工程と, 該窒化チ
タン膜をウエットエッチングする工程とを含む半導体装
置の製造方法，あるいは ３）前記ウエットエッチングにNH4OH とH2O2とH2O とを
含むエッチャントを用いる前記１または２記載の半導体
装置の製造方法，あるいは ４）前記ハードマスクにSiN 膜またはSiON膜を用いる前
記２記載の半導体装置の製造方法，あるいは ５）スパッタシリコン膜と窒化チタン膜がこの順に積層
された配線を有する半導体装置により達成される。
をこの順に積層した配線膜を成膜し，該基板を加熱する
工程と, 配線形成領域にマスクを形成し，該配線膜をド
ライエッチングして配線を形成し，次いでオーバエッチ
ングをして該スパッタシリコン膜の残渣を除去する工程
と，該スパッタシリコン膜をハードマスクとしてウエッ
トエッチングにより該窒化チタン膜の残渣を除去する工
程とを含む半導体装置の製造方法，あるいは ２）基板上に配線膜として窒化チタン(TiN) 膜とスパッ
タシリコン膜をこの順に成膜し，該基板を加熱する工程
と, 配線形成領域にハードマスクを形成するとともに該
スパッタシリコン膜をエッチングする工程と, 該窒化チ
タン膜をウエットエッチングする工程とを含む半導体装
置の製造方法，あるいは ３）前記ウエットエッチングにNH4OH とH2O2とH2O とを
含むエッチャントを用いる前記１または２記載の半導体
装置の製造方法，あるいは ４）前記ハードマスクにSiN 膜またはSiON膜を用いる前
記２記載の半導体装置の製造方法，あるいは ５）スパッタシリコン膜と窒化チタン膜がこの順に積層
された配線を有する半導体装置により達成される。
【００１０】TiN はAPM (NH4OH:H2O2:H2O)でウエットエ
ッチングでき，且つ横方向のエッチレートが極めて小さ
く, 薄膜TiN に対してはほぼ異方性エッチングとなる。
本発明ではこの事実を利用して以下のようにエッチング
する。
ッチングでき，且つ横方向のエッチレートが極めて小さ
く, 薄膜TiN に対してはほぼ異方性エッチングとなる。
本発明ではこの事実を利用して以下のようにエッチング
する。
【００１１】まず，塩素系のドライエッチングで下地の
シリサイド層の抵抗が上昇しない程度にオーバエッチン
グする (所期のオーバエッチングの10〜50％) 。この程
度のオーバエッチングではゲート段差に残渣が発生する
ので, この残渣を除去するためにはAPM 処理を行えばよ
い。
シリサイド層の抵抗が上昇しない程度にオーバエッチン
グする (所期のオーバエッチングの10〜50％) 。この程
度のオーバエッチングではゲート段差に残渣が発生する
ので, この残渣を除去するためにはAPM 処理を行えばよ
い。
【００１２】しかしながら，レジストマスクではAPM 耐
性がないので, 何らかのハードマスクが必要になる。AP
M 処理用のハードマスクは数種類あるが, エキシマ露光
の際の反射防止膜を兼ねられるSiN 膜やSiON膜がある。
しかし，この膜自体は塩素系のドライエッチングでエッ
チングできないので，別のエッチング条件でエッチング
する必要があるため，エッチングが比較的難しいこと
や, 工程数が増加する等の問題が発生する。
性がないので, 何らかのハードマスクが必要になる。AP
M 処理用のハードマスクは数種類あるが, エキシマ露光
の際の反射防止膜を兼ねられるSiN 膜やSiON膜がある。
しかし，この膜自体は塩素系のドライエッチングでエッ
チングできないので，別のエッチング条件でエッチング
する必要があるため，エッチングが比較的難しいこと
や, 工程数が増加する等の問題が発生する。
【００１３】このために，ハードマスクはTiN のドライ
エッチング条件でエッチング可能で且つTiN が薄膜であ
ってもAPM 処理でエッチングされない被膜を選べばよ
い。このためには，ハードマスクとして本発明において
はスパッタシリコン(Si)膜を用いる。
エッチング条件でエッチング可能で且つTiN が薄膜であ
ってもAPM 処理でエッチングされない被膜を選べばよ
い。このためには，ハードマスクとして本発明において
はスパッタシリコン(Si)膜を用いる。
【００１４】本発明では，スパッタSi/TiN構造で局所配
線のレジストパターニングを行い,TiN ドライエッチン
グ条件でゲート段差にスパッタシリコン膜の残渣が生じ
ない程度にオーバエッチングを行い, レジストをアッシ
ングし，次いでAPM 処理を行ってTiN の残渣を除去す
る。
線のレジストパターニングを行い,TiN ドライエッチン
グ条件でゲート段差にスパッタシリコン膜の残渣が生じ
ない程度にオーバエッチングを行い, レジストをアッシ
ングし，次いでAPM 処理を行ってTiN の残渣を除去す
る。
【００１５】APM 処理は横方向のエッチレートが非常に
小さいので，微細配線でも横方向の浸食はなく, 配線上
にはスパッタシリコン膜があるため，配線が膜減りする
こともなく, 下地に悪影響を及ぼさないで段差上で微細
配線を形成することが可能になる。
小さいので，微細配線でも横方向の浸食はなく, 配線上
にはスパッタシリコン膜があるため，配線が膜減りする
こともなく, 下地に悪影響を及ぼさないで段差上で微細
配線を形成することが可能になる。
【００１６】また，前記のSiN やSiONをハードマスクと
して用い, ハードマスクをフレオン系のガスを用いた反
応性イオンエッチング(RIE) でエッチングし，次いで,
ドライエッチングを用いないでAPM 処理のみでTiN 膜を
エッチングして局所配線を形成してもよい。
して用い, ハードマスクをフレオン系のガスを用いた反
応性イオンエッチング(RIE) でエッチングし，次いで,
ドライエッチングを用いないでAPM 処理のみでTiN 膜を
エッチングして局所配線を形成してもよい。
【００１７】
【発明の実施の形態】図１(A) 〜(C) ，図２(D) 〜(F)
は本発明の実施の形態の説明図である。図１(A) 〜(B)
は通常のMOS FET の製造工程による。
は本発明の実施の形態の説明図である。図１(A) 〜(B)
は通常のMOS FET の製造工程による。
【００１８】図１(A) において，Si基板 1上(2) フィー
ルド酸化により素子分離酸化膜 2を形成し，素子領域内
にゲート酸化膜 3, シリコンゲート 4を形成し，イオン
注入によりソース／ドレイン領域 5を形成する。
ルド酸化により素子分離酸化膜 2を形成し，素子領域内
にゲート酸化膜 3, シリコンゲート 4を形成し，イオン
注入によりソース／ドレイン領域 5を形成する。
【００１９】図１(B) において，ゲートの側面にサイド
ウォールスペーサ (側壁) 6 を設け, ソース／ドレイ
ン, ゲート部のシリコン表面を露出させ, イオン注入に
より高濃度ソース／ドレイン領域 7を形成する。次い
で，イオン注入後の活性化アニールを行う。
ウォールスペーサ (側壁) 6 を設け, ソース／ドレイ
ン, ゲート部のシリコン表面を露出させ, イオン注入に
より高濃度ソース／ドレイン領域 7を形成する。次い
で，イオン注入後の活性化アニールを行う。
【００２０】図１(C) において，基板上に厚さ 8〜30nm
のCo膜を成膜し， 500〜600 ℃で数10秒〜数分間の熱処
理を行い, CoとSiを反応させてCoSi層 8を形成する。な
お，この工程でCo膜上にTiN 等のキャップ材を設けてシ
リサイド層の安定化を図ってもよい。
のCo膜を成膜し， 500〜600 ℃で数10秒〜数分間の熱処
理を行い, CoとSiを反応させてCoSi層 8を形成する。な
お，この工程でCo膜上にTiN 等のキャップ材を設けてシ
リサイド層の安定化を図ってもよい。
【００２１】次いで, 未反応のCo膜をH2SO4/H2O2でエッ
チング除去する。図２(D) において，スパッタ法によ
り, 基板上に厚さ50nmのTiN 膜 9と厚さ10nmのスパッタ
Si膜10をこの順に成膜する。
チング除去する。図２(D) において，スパッタ法によ
り, 基板上に厚さ50nmのTiN 膜 9と厚さ10nmのスパッタ
Si膜10をこの順に成膜する。
【００２２】図２(E) において，局所配線形成用のレジ
ストパターンを形成し，TiN のエッチング条件でスパッ
タSi膜10とTiN 膜 9を, スパッタSi膜がゲート段差に残
渣が発生しない程度のオーバエッチング (例えば50％)
を行う。
ストパターンを形成し，TiN のエッチング条件でスパッ
タSi膜10とTiN 膜 9を, スパッタSi膜がゲート段差に残
渣が発生しない程度のオーバエッチング (例えば50％)
を行う。
【００２３】この際のエッチング条件は以下の通りであ
る。 エッチングガス： Cl2 100 SCCM, BCl3 100 SCCM ガス圧力： 50 mTorr ＲＦ電力： 400 W 基板温度： 25℃ (チラー温度) 図２(F) において，レジストアッシングを行い，次い
で, 70℃でAPM 処理(NH4OH:H2O2:H2O＝１：１：２) を1
0〜30秒間行い, ゲート段差に残っているTiN を除去す
る。
る。 エッチングガス： Cl2 100 SCCM, BCl3 100 SCCM ガス圧力： 50 mTorr ＲＦ電力： 400 W 基板温度： 25℃ (チラー温度) 図２(F) において，レジストアッシングを行い，次い
で, 70℃でAPM 処理(NH4OH:H2O2:H2O＝１：１：２) を1
0〜30秒間行い, ゲート段差に残っているTiN を除去す
る。
【００２４】また，前記のSiN 膜やSiON膜をハードマス
クに用い, ハードマスクをフレオン系のガスを用いた反
応性イオンエッチング(RIE) で配線パターンを形成し，
次いで, ドライエッチングを用いないでAPM 処理のみで
TiN 膜をエッチングして局所配線を形成してもよい。
クに用い, ハードマスクをフレオン系のガスを用いた反
応性イオンエッチング(RIE) で配線パターンを形成し，
次いで, ドライエッチングを用いないでAPM 処理のみで
TiN 膜をエッチングして局所配線を形成してもよい。
【００２５】次に，実施例の効果を示す具体例について
説明する。従来の平坦化工程を行ったプロセスでは，15
0 ％のオーバエッチングでゲート段差に残渣がなくな
る。しかし，CoSi層の層抵抗が最初10Ω／□であったの
が，15Ω／□に上昇した。
説明する。従来の平坦化工程を行ったプロセスでは，15
0 ％のオーバエッチングでゲート段差に残渣がなくな
る。しかし，CoSi層の層抵抗が最初10Ω／□であったの
が，15Ω／□に上昇した。
【００２６】平坦化工程を省略した工程では, さらにオ
ーバエッチングが必要 (ゲートの段差分) であり，低い
層抵抗のCoSi層上では局所配線は形成不可能であり，ま
たレジストマスクも侵されてしまう。
ーバエッチングが必要 (ゲートの段差分) であり，低い
層抵抗のCoSi層上では局所配線は形成不可能であり，ま
たレジストマスクも侵されてしまう。
【００２７】従って, 従来のプロセスでは下地のシリサ
イド層が厚く, 且つ比較的厚い側壁を設けることにより
平坦化して残渣をなくしているが，これはデバイスの高
性能化に逆行するものである。
イド層が厚く, 且つ比較的厚い側壁を設けることにより
平坦化して残渣をなくしているが，これはデバイスの高
性能化に逆行するものである。
【００２８】これに対して, 本発明では平坦化工程を省
略し, 且つ下地のシリサイド層も側壁も厚くすることな
く, 残渣を除去できるため, 高性能デバイスの作成に有
効である。
略し, 且つ下地のシリサイド層も側壁も厚くすることな
く, 残渣を除去できるため, 高性能デバイスの作成に有
効である。
【００２９】
【発明の効果】本発明によれば, 従来方法で問題になっ
ていた下地シリサイド層の抵抗上昇や素子分離酸化膜エ
ッジでシリコン(Si)が掘られることによる接合リークが
なくなり，ゲート段差での残渣対策として行われていた
平坦化工程を省略でき，配線−配線間リーク等の問題も
解決され，デバイス特性及び製造歩留の向上に寄与する
ことができる。
ていた下地シリサイド層の抵抗上昇や素子分離酸化膜エ
ッジでシリコン(Si)が掘られることによる接合リークが
なくなり，ゲート段差での残渣対策として行われていた
平坦化工程を省略でき，配線−配線間リーク等の問題も
解決され，デバイス特性及び製造歩留の向上に寄与する
ことができる。
【図１】 本発明の実施の形態の説明図(1)
【図２】 本発明の実施の形態の説明図(2)
1 シリコン(Si)基板 2 素子分離酸化膜 3 ゲート酸化膜 4 シリコンゲート 5 ソース／ドレイン領域 6 側壁 7 高濃度ソース／ドレイン領域 8 シリサイド層 (CoSi層) 9 TiN 層 10 スパッタSi膜
Claims (5)
- 【請求項１】 基板上に窒化チタン(TiN) 膜とスパッタ
シリコン膜をこの順に積層した配線膜を成膜し，該基板
を加熱する工程と,配線形成領域にマスクを形成し，該
配線膜をドライエッチングして配線を形成し，次いでオ
ーバエッチングをして該スパッタシリコン膜の残渣を除
去する工程と，該スパッタシリコン膜をハードマスクと
してウエットエッチングにより該窒化チタン膜の残渣を
除去する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 基板上に配線膜として窒化チタン(TiN)
膜とスパッタシリコン膜をこの順に成膜し，該基板を加
熱する工程と,配線形成領域にハードマスクを形成する
とともに該スパッタシリコン膜をエッチングする工程
と,該窒化チタン膜をウエットエッチングする工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ウエットエッチングにNH4OH とH2O2
とH2O とを含むエッチャントを用いることを特徴とする
請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 前記ハードマスクにSiN 膜またはSiON膜
を用いることを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項５】 スパッタシリコン膜と窒化チタン膜がこ
の順に積層された配線を有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13694396A JPH09321052A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13694396A JPH09321052A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321052A true JPH09321052A (ja) | 1997-12-12 |
Family
ID=15187163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13694396A Withdrawn JPH09321052A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417086B1 (en) | 1999-02-22 | 2002-07-09 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having nonvolatile memory and logic circuit using multi-layered, inorganic mask |
| KR101369302B1 (ko) * | 2007-10-30 | 2014-03-04 | 엘지이노텍 주식회사 | Ｔｉ계 물질의 선택적 에칭을 통한 하프톤 마스크제조방법및 하프톤마스크 |
| JP2014531744A (ja) * | 2011-08-24 | 2014-11-27 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | シリサイドギャップ薄膜トランジスタ |
-
1996
- 1996-05-30 JP JP13694396A patent/JPH09321052A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417086B1 (en) | 1999-02-22 | 2002-07-09 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having nonvolatile memory and logic circuit using multi-layered, inorganic mask |
| KR101369302B1 (ko) * | 2007-10-30 | 2014-03-04 | 엘지이노텍 주식회사 | Ｔｉ계 물질의 선택적 에칭을 통한 하프톤 마스크제조방법및 하프톤마스크 |
| JP2014531744A (ja) * | 2011-08-24 | 2014-11-27 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | シリサイドギャップ薄膜トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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