JPH09168117A - 固体撮像素子 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
-
- H—ELECTRICITY
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- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
-
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- H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
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- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- Solid State Image Pick-Up Elements (AREA)
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Abstract
(57)【要約】
【課題】 容量負荷動作方式の増幅型固体撮像素子にお
ける暗電流の低減及び固定パターンノイズの低減を図
る。 【解決手段】 容量負荷動作方式の増幅型固体撮像素子
であって、読み出し動作時以外の期間では画素ＭＯＳト
ランジスタ２のソース及びドレインを同電位にする。ま
た、リセットスイッチ８をオフした後、画素ＭＯＳトラ
ンジスタ２のドレインと電源ＶDD間に接続されている第
１のスイッチ手段３２をオンして読み出し動作を行う。
ける暗電流の低減及び固定パターンノイズの低減を図
る。 【解決手段】 容量負荷動作方式の増幅型固体撮像素子
であって、読み出し動作時以外の期間では画素ＭＯＳト
ランジスタ２のソース及びドレインを同電位にする。ま
た、リセットスイッチ８をオフした後、画素ＭＯＳトラ
ンジスタ２のドレインと電源ＶDD間に接続されている第
１のスイッチ手段３２をオンして読み出し動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子、特
に容量負荷動作方式の増幅型固体撮像素子に関する。
に容量負荷動作方式の増幅型固体撮像素子に関する。
【０００２】
【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、スミアが無く、微細画素の実現が可能である
増幅型固体撮像素子の開発が進められている。この増幅
型固体撮像素子は、画像毎に光信号を増幅するためのＭ
ＯＳ型トランジスタを備え、画素に蓄積された電荷をＭ
ＯＳトランジスタの電流変調として信号を読み出すもの
である。
に従って、スミアが無く、微細画素の実現が可能である
増幅型固体撮像素子の開発が進められている。この増幅
型固体撮像素子は、画像毎に光信号を増幅するためのＭ
ＯＳ型トランジスタを備え、画素に蓄積された電荷をＭ
ＯＳトランジスタの電流変調として信号を読み出すもの
である。
【０００３】図７に示す容量負荷動作方式の増幅型固体
撮像素子もその一つである。この増幅型固体撮像素子１
は、複数の単位画素（セル）を構成する受光素子、即ち
画素ＭＯＳトランジスタ２が行列状に配列され、各画素
ＭＯＳトランジスタ２のゲートがシフトレジスタ等から
構成される垂直走査回路３からの垂直走査信号（即ち垂
直選択パルス）φＶ〔φＶ1 ，‥‥φＶi ，φＶi+1 ，
‥‥〕にて選択される垂直選択線４に接続され、そのド
レインが電源ＶDDに接続され、その各列毎のソースが垂
直信号線５に接続される。
撮像素子もその一つである。この増幅型固体撮像素子１
は、複数の単位画素（セル）を構成する受光素子、即ち
画素ＭＯＳトランジスタ２が行列状に配列され、各画素
ＭＯＳトランジスタ２のゲートがシフトレジスタ等から
構成される垂直走査回路３からの垂直走査信号（即ち垂
直選択パルス）φＶ〔φＶ1 ，‥‥φＶi ，φＶi+1 ，
‥‥〕にて選択される垂直選択線４に接続され、そのド
レインが電源ＶDDに接続され、その各列毎のソースが垂
直信号線５に接続される。
【０００４】垂直信号線５には、動作ＭＯＳスイッチ６
を介して信号電圧（電荷）を保持する負荷容量素子７が
接続される。負荷容量素子７は垂直信号線５と接地電位
との間に接続される。動作ＭＯＳスイッチ６のゲートに
は動作パルスφOPS が印加される。
を介して信号電圧（電荷）を保持する負荷容量素子７が
接続される。負荷容量素子７は垂直信号線５と接地電位
との間に接続される。動作ＭＯＳスイッチ６のゲートに
は動作パルスφOPS が印加される。
【０００５】画素ＭＯＳトランジスタ２のソースと動作
ＭＯＳスイッチ６間の垂直信号線５には、負荷容量素子
７のリセットと垂直信号線のリセットを兼ねるリセット
ＭＯＳスイッチ８を介してリセットバイアス電圧ＶRBを
供給するためのリセットバイアス電圧供給端子１３に接
続される。リセットＭＯＳスイッチ８のゲートにはリセ
ットパルスφRST が供給されるようになされる。
ＭＯＳスイッチ６間の垂直信号線５には、負荷容量素子
７のリセットと垂直信号線のリセットを兼ねるリセット
ＭＯＳスイッチ８を介してリセットバイアス電圧ＶRBを
供給するためのリセットバイアス電圧供給端子１３に接
続される。リセットＭＯＳスイッチ８のゲートにはリセ
ットパルスφRST が供給されるようになされる。
【０００６】９は、シフトレジスタ等から構成された水
平走査回路であり、この水平走査回路９は水平信号線１
０に接続された水平ＭＯＳスイッチ１１のゲートへ順次
水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，
‥‥〕が供給される。水平信号線１０の出力端に出力回
路（例えば電荷検出回路）が接続される。
平走査回路であり、この水平走査回路９は水平信号線１
０に接続された水平ＭＯＳスイッチ１１のゲートへ順次
水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，
‥‥〕が供給される。水平信号線１０の出力端に出力回
路（例えば電荷検出回路）が接続される。
【０００７】図９は単位画素（即ち画素ＭＯＳトランジ
スタ）２の半導体構造を示す断面図である。この図にお
いて、２１は第１導電型例えばｐ型の半導体基板、２２
は光電変換された信号電荷、この例ではホール２０を蓄
積するｐ型ウエル領域、２３は第２導電型即ちｎ型のウ
エル領域である。ｐ型ウエル領域２２にｎ型のソース領
域２４及びドレイン領域２５が形成され、両領域２４及
び２５間のｐ型ウエル領域２２上にゲート絶縁膜を介し
て例えば光を透過し得る薄膜の多結晶シリコンからなる
ゲート電極２６が形成される。ゲート電極２６直下のｐ
型ウエル領域２２に光電変換によって蓄積されたホール
２０は、読み出し動作時におけるチャネル電流（ドレイ
ン電流）を制御し、そのチャネル電流の変化量が信号出
力となる。
スタ）２の半導体構造を示す断面図である。この図にお
いて、２１は第１導電型例えばｐ型の半導体基板、２２
は光電変換された信号電荷、この例ではホール２０を蓄
積するｐ型ウエル領域、２３は第２導電型即ちｎ型のウ
エル領域である。ｐ型ウエル領域２２にｎ型のソース領
域２４及びドレイン領域２５が形成され、両領域２４及
び２５間のｐ型ウエル領域２２上にゲート絶縁膜を介し
て例えば光を透過し得る薄膜の多結晶シリコンからなる
ゲート電極２６が形成される。ゲート電極２６直下のｐ
型ウエル領域２２に光電変換によって蓄積されたホール
２０は、読み出し動作時におけるチャネル電流（ドレイ
ン電流）を制御し、そのチャネル電流の変化量が信号出
力となる。
【０００８】図８は、図７における１画素に対応した回
路構成図である。この増幅型固体撮像素子１では、ま
ず、水平ブランキング期間中において、画素ＭＯＳトラ
ンジスタの動作期間の前に、垂直信号線５と負荷容量素
子７をリセットバイアス電圧ＶRBにリセットする。即
ち、リセットパルスφRST と動作パルスφOPS を与えて
リセットＭＯＳスイッチ８と動作ＭＯＳスイッチ６とを
同時にオンする。この結果、画素ＭＯＳトランジスタ２
の動作期間前の垂直信号線５と負荷容量素子２の初期電
圧は、リセットバイアス電圧ＶRBにリセットされる。
路構成図である。この増幅型固体撮像素子１では、ま
ず、水平ブランキング期間中において、画素ＭＯＳトラ
ンジスタの動作期間の前に、垂直信号線５と負荷容量素
子７をリセットバイアス電圧ＶRBにリセットする。即
ち、リセットパルスφRST と動作パルスφOPS を与えて
リセットＭＯＳスイッチ８と動作ＭＯＳスイッチ６とを
同時にオンする。この結果、画素ＭＯＳトランジスタ２
の動作期間前の垂直信号線５と負荷容量素子２の初期電
圧は、リセットバイアス電圧ＶRBにリセットされる。
【０００９】この後、リセットＭＯＳスイッチ８をオフ
して垂直選択線、例えばｉ行の垂直選択線４に垂直選択
パルスφＶi が与えられる。このとき、動作パルスφ
OPS は引き続き与えられ、動作ＭＯＳスイッチ６はオン
状態となっている。この時点で選択されたｉ行の画素Ｍ
ＯＳトランジスタ２の１列分の信号電圧が夫々の負荷容
量素子７に保持される。即ち、画素ＭＯＳトランジスタ
２に蓄積された信号電荷量（ホール量）に応じたチャネ
ルポテンシャルに相当する信号電圧が負荷容量素子７に
保持される。水平ブランキング期間の終わりの画素リセ
ット期間で例えば基板に基板パルスφＶSUB （図示せ
ず）が印加され、画素ＭＯＳトランジスタ２に蓄積され
ている信号電荷が基板側に排出される。
して垂直選択線、例えばｉ行の垂直選択線４に垂直選択
パルスφＶi が与えられる。このとき、動作パルスφ
OPS は引き続き与えられ、動作ＭＯＳスイッチ６はオン
状態となっている。この時点で選択されたｉ行の画素Ｍ
ＯＳトランジスタ２の１列分の信号電圧が夫々の負荷容
量素子７に保持される。即ち、画素ＭＯＳトランジスタ
２に蓄積された信号電荷量（ホール量）に応じたチャネ
ルポテンシャルに相当する信号電圧が負荷容量素子７に
保持される。水平ブランキング期間の終わりの画素リセ
ット期間で例えば基板に基板パルスφＶSUB （図示せ
ず）が印加され、画素ＭＯＳトランジスタ２に蓄積され
ている信号電荷が基板側に排出される。
【００１０】次いで、これらの負荷容量素子７に保持さ
れた信号電圧が、水平走査期間中に水平走査回路９から
の水平走査信号φＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，
‥‥〕で順次水平ＭＯＳスイッチ１１をオンすることに
よって、信号電荷として水平信号線１０に流れ、出力回
路を通じて信号電圧として出力される。
れた信号電圧が、水平走査期間中に水平走査回路９から
の水平走査信号φＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，
‥‥〕で順次水平ＭＯＳスイッチ１１をオンすることに
よって、信号電荷として水平信号線１０に流れ、出力回
路を通じて信号電圧として出力される。
【００１１】
【発明が解決しようとする課題】ところで、上述の増幅
型固体撮像素子１においては、暗電流を出来るだけ低減
させることが望まれている。暗電流には２つの原因があ
り、１つは画素ＭＯＳトランジスタでのホットキャリア
の生成、もう１つは画素ＭＯＳトランジスタのゲート部
界面での電子−正孔ペアの生成である。上記増幅型固体
撮像素子１において、画素ＭＯＳトランジスタ２がオフ
しているときは画素ＭＯＳトランジスタに微小電流が流
れず、ホットキャリアの生成はない。従ってホットキャ
リアの生成による暗電流は生じない。しかし、電荷蓄積
期間（いわゆる受光期間）においては、画素ＭＯＳトラ
ンジスタ２はオフ状態になっており、このオフ状態では
画素ＭＯＳトランジスタ２のゲート部表面に電荷（電
子）が注入できず、このため電子−正孔ペアが生成し、
暗電流が増すことになる。
型固体撮像素子１においては、暗電流を出来るだけ低減
させることが望まれている。暗電流には２つの原因があ
り、１つは画素ＭＯＳトランジスタでのホットキャリア
の生成、もう１つは画素ＭＯＳトランジスタのゲート部
界面での電子−正孔ペアの生成である。上記増幅型固体
撮像素子１において、画素ＭＯＳトランジスタ２がオフ
しているときは画素ＭＯＳトランジスタに微小電流が流
れず、ホットキャリアの生成はない。従ってホットキャ
リアの生成による暗電流は生じない。しかし、電荷蓄積
期間（いわゆる受光期間）においては、画素ＭＯＳトラ
ンジスタ２はオフ状態になっており、このオフ状態では
画素ＭＯＳトランジスタ２のゲート部表面に電荷（電
子）が注入できず、このため電子−正孔ペアが生成し、
暗電流が増すことになる。
【００１２】本発明は、上述の点に鑑み、画素の暗電流
を低減することができる固体撮像素子を提供するもので
ある。
を低減することができる固体撮像素子を提供するもので
ある。
【００１３】更に、固定パターンノイズを低減させるこ
とのできる固体撮像素子を提供するものである。
とのできる固体撮像素子を提供するものである。
【００１４】
【課題を解決するための手段】本発明に係る固体撮像素
子は、負荷容量動作方式の増幅型固体撮像素子であっ
て、読み出し動作以外の期間では画素ＭＯＳトランジス
タのソース及びドレインを同電位にする構成とする。
子は、負荷容量動作方式の増幅型固体撮像素子であっ
て、読み出し動作以外の期間では画素ＭＯＳトランジス
タのソース及びドレインを同電位にする構成とする。
【００１５】この構成においては、読み出し動作以外の
期間でも画素ＭＯＳトランジスタはオン状態とされ、そ
の期間で画素ＭＯＳトランジスタのソース及びドレイン
が同電位であることにより、画素ＭＯＳトランジスタに
は電流が流れず、ホットキャリアの生成はなく、かつ画
素ＭＯＳトランジスタがオン状態のため、画素ＭＯＳト
ランジスタのゲート部表面にキャリアが増え界面での電
子−正孔ペアの生成が抑えられるため、暗電流が抑制さ
れる。
期間でも画素ＭＯＳトランジスタはオン状態とされ、そ
の期間で画素ＭＯＳトランジスタのソース及びドレイン
が同電位であることにより、画素ＭＯＳトランジスタに
は電流が流れず、ホットキャリアの生成はなく、かつ画
素ＭＯＳトランジスタがオン状態のため、画素ＭＯＳト
ランジスタのゲート部表面にキャリアが増え界面での電
子−正孔ペアの生成が抑えられるため、暗電流が抑制さ
れる。
【００１６】
【発明の実施の形態】本発明に係る固体撮像素子は、光
電変換によって発生した電荷をチャネル近傍に蓄積する
複数の画素ＭＯＳトランジスタと、画素ＭＯＳトランジ
スタのドレイン側に接続された電源と、画素ＭＯＳトラ
ンジスタのソース側に動作スイッチを介して接続された
負荷容量素子と、負荷容量素子をリセットするために画
素ＭＯＳトランジスタのソース側にリセットスイッチを
介して導出されたリセットバイアス電圧供給端子と、画
素ＭＯＳトランジスタのドレインと電源間に接続された
第１のスイッチ手段と、画素ＭＯＳトランジスタのドレ
インとリセットバイアス電圧供給端子間に接続された第
２のスイッチ手段とを備え、読み出し動作以外の期間で
はリセットスイッチ及び第２のスイッチ手段を通して画
素ＭＯＳトランジスタのソース及びドレインを同電位、
即ちリセットバイアス電圧にするようにした構成とす
る。
電変換によって発生した電荷をチャネル近傍に蓄積する
複数の画素ＭＯＳトランジスタと、画素ＭＯＳトランジ
スタのドレイン側に接続された電源と、画素ＭＯＳトラ
ンジスタのソース側に動作スイッチを介して接続された
負荷容量素子と、負荷容量素子をリセットするために画
素ＭＯＳトランジスタのソース側にリセットスイッチを
介して導出されたリセットバイアス電圧供給端子と、画
素ＭＯＳトランジスタのドレインと電源間に接続された
第１のスイッチ手段と、画素ＭＯＳトランジスタのドレ
インとリセットバイアス電圧供給端子間に接続された第
２のスイッチ手段とを備え、読み出し動作以外の期間で
はリセットスイッチ及び第２のスイッチ手段を通して画
素ＭＯＳトランジスタのソース及びドレインを同電位、
即ちリセットバイアス電圧にするようにした構成とす
る。
【００１７】本発明に係る固体撮像素子は、上記固体撮
像素子において、リセットスイッチをオフした後、画素
ＭＯＳトランジスタのドレインと電源間に接続されてい
る第１のスイッチ手段をオンして読み出し動作を行うよ
うにした構成とする。
像素子において、リセットスイッチをオフした後、画素
ＭＯＳトランジスタのドレインと電源間に接続されてい
る第１のスイッチ手段をオンして読み出し動作を行うよ
うにした構成とする。
【００１８】以下、図面を参照して本発明の実施例につ
いて説明する。
いて説明する。
【００１９】図１は本発明に係る容量負荷動作方式の増
幅型固体撮像素子３１の基本的な回路構成を示す（な
お、図１では前述の図８と同様に１画素に対応した回路
構成である）。本例の増幅型固体撮像素子３１は、前述
の図７と同様に、複数の単位画素（セル）を構成する受
光素子、即ち画素ＭＯＳトランジスタ２が行列状に配列
され、各画素ＭＯＳトランジスタ２のゲートがシフトレ
ジスタ等から構成される垂直走査回路３からの垂直走査
信号（即ち垂直選択パルス）φＶ〔φＶ1 ，‥‥φ
Ｖi，φＶi+1 ，‥‥〕にて選択される垂直選択線４に
接続され、そのドレインが電源ＶDD側に接続され、その
各列毎のソースが垂直信号線５に接続される。
幅型固体撮像素子３１の基本的な回路構成を示す（な
お、図１では前述の図８と同様に１画素に対応した回路
構成である）。本例の増幅型固体撮像素子３１は、前述
の図７と同様に、複数の単位画素（セル）を構成する受
光素子、即ち画素ＭＯＳトランジスタ２が行列状に配列
され、各画素ＭＯＳトランジスタ２のゲートがシフトレ
ジスタ等から構成される垂直走査回路３からの垂直走査
信号（即ち垂直選択パルス）φＶ〔φＶ1 ，‥‥φ
Ｖi，φＶi+1 ，‥‥〕にて選択される垂直選択線４に
接続され、そのドレインが電源ＶDD側に接続され、その
各列毎のソースが垂直信号線５に接続される。
【００２０】垂直信号線５には、例えばｎチャネル型Ｍ
ＯＳトランジスタからなる動作ＭＯＳスイッチ６を介し
て信号電圧（電荷）を保持する負荷容量素子７が接続さ
れる。負荷容量素子７は垂直信号線５と接地電位との間
に接続される。動作ＭＯＳスイッチ６のゲートには動作
パルスφOPS が印加される。
ＯＳトランジスタからなる動作ＭＯＳスイッチ６を介し
て信号電圧（電荷）を保持する負荷容量素子７が接続さ
れる。負荷容量素子７は垂直信号線５と接地電位との間
に接続される。動作ＭＯＳスイッチ６のゲートには動作
パルスφOPS が印加される。
【００２１】画素ＭＯＳトランジスタ２のソースと動作
ＭＯＳスイッチ６間の垂直信号線５は負荷容量素子７の
リセットと、垂直信号線５のリセットすなわち画素ＭＯ
Ｓトランジスタ２のソース側寄生容量の充電を兼ねる例
えばｎチャンネル型ＭＯＳトランジスタからなるリセッ
トＭＯＳスイッチ８を介してリセットバイアス電圧Ｖ RB
を供給するためのリセットバイアス電圧供給端子１３に
接続される。リセットＭＯＳスイッチ８のゲートにはリ
セットパルスφRST が供給されるようになされる。
ＭＯＳスイッチ６間の垂直信号線５は負荷容量素子７の
リセットと、垂直信号線５のリセットすなわち画素ＭＯ
Ｓトランジスタ２のソース側寄生容量の充電を兼ねる例
えばｎチャンネル型ＭＯＳトランジスタからなるリセッ
トＭＯＳスイッチ８を介してリセットバイアス電圧Ｖ RB
を供給するためのリセットバイアス電圧供給端子１３に
接続される。リセットＭＯＳスイッチ８のゲートにはリ
セットパルスφRST が供給されるようになされる。
【００２２】９は、シフトレジスタ等から構成された水
平走査回路であり、この水平走査回路９は水平信号線１
０に接続された例えばｎチャンネルＭＯＳトランジスタ
からなる水平ＭＯＳスイッチ１１のゲートへ順次水平走
査信号（即ち水平走査パルス）φＨ〔φＨ1 ，‥‥φＨ
n ，φＨn+1 ，‥‥〕が供給される。水平信号線１０の
出力端には出力回路（例えば電荷検出回路）が接続され
る。
平走査回路であり、この水平走査回路９は水平信号線１
０に接続された例えばｎチャンネルＭＯＳトランジスタ
からなる水平ＭＯＳスイッチ１１のゲートへ順次水平走
査信号（即ち水平走査パルス）φＨ〔φＨ1 ，‥‥φＨ
n ，φＨn+1 ，‥‥〕が供給される。水平信号線１０の
出力端には出力回路（例えば電荷検出回路）が接続され
る。
【００２３】そして、本例においては、特に、画素ＭＯ
Ｓトランジスタ２のドレインと電源ＶDDとの間に例えば
ｐチャンネル型ＭＯＳトランジスタからなる第１のＭＯ
Ｓスイッチ３２が接続されると共に、画素ＭＯＳトラン
ジスタ２のドレインとリセットバイアス電圧供給端子１
３との間に画素ＭＯＳトランジスタのドレイン側の寄生
容量を充電するための例えばｎチャンネル型ＭＯＳトラ
ンジスタからなる第２のＭＯＳスイッチ３３が接続され
る。そして、第１のＭＯＳスイッチ３２のゲートには駆
動パルスφPDSPが印加され、第２のＭＯＳスイッチ３３
のゲートには駆動パルスφPDSNが印加されるようになさ
れる。ここで、電源ＶDDとリセットバイアス電圧ＶRBの
関係はＶDD＞ＶRBである。
Ｓトランジスタ２のドレインと電源ＶDDとの間に例えば
ｐチャンネル型ＭＯＳトランジスタからなる第１のＭＯ
Ｓスイッチ３２が接続されると共に、画素ＭＯＳトラン
ジスタ２のドレインとリセットバイアス電圧供給端子１
３との間に画素ＭＯＳトランジスタのドレイン側の寄生
容量を充電するための例えばｎチャンネル型ＭＯＳトラ
ンジスタからなる第２のＭＯＳスイッチ３３が接続され
る。そして、第１のＭＯＳスイッチ３２のゲートには駆
動パルスφPDSPが印加され、第２のＭＯＳスイッチ３３
のゲートには駆動パルスφPDSNが印加されるようになさ
れる。ここで、電源ＶDDとリセットバイアス電圧ＶRBの
関係はＶDD＞ＶRBである。
【００２４】次に、この増幅型固体撮像素子３１の動作
について説明する。
について説明する。
【００２５】先ず、概略を説明すると、図２のタイミン
グチャートに示すように、画素ＭＯＳトランジスタ２は
非選択時の水平ブランキング期間以外、即ち選択時にお
ける水平ブランキング期間ＨＢＬ及び水平有効走査期間
（いわゆる待機期間）中そのゲートには垂直選択パルス
φＶが印加されつづけられ、オン状態となっている。
グチャートに示すように、画素ＭＯＳトランジスタ２は
非選択時の水平ブランキング期間以外、即ち選択時にお
ける水平ブランキング期間ＨＢＬ及び水平有効走査期間
（いわゆる待機期間）中そのゲートには垂直選択パルス
φＶが印加されつづけられ、オン状態となっている。
【００２６】そして、画素ＭＯＳトランジスタ２におけ
る信号電圧、即ち画素ＭＯＳトランジスタ２に蓄積され
た信号電荷量（ホール量）に応じたチャネルポテンシャ
ルに相当する信号電圧の負荷容量素子７への読み出し動
作は、水平ブランキング期間に行なわれる。即ち、水平
ブランキング期間ＨＢＬ中の画素ＭＯＳトランジスタ２
の読み出し期間Ｔ2 の前のリセット期間Ｔ1 にリセット
パルスφRST が与えられてリセットＭＯＳスイッチ８が
オンすると同時に、動作パルスφOPS が与えられ、動作
ＭＯＳスイッチ６もオンすることで負荷容量素子７がリ
セットバイアス電圧ＶRBにリセットされる。
る信号電圧、即ち画素ＭＯＳトランジスタ２に蓄積され
た信号電荷量（ホール量）に応じたチャネルポテンシャ
ルに相当する信号電圧の負荷容量素子７への読み出し動
作は、水平ブランキング期間に行なわれる。即ち、水平
ブランキング期間ＨＢＬ中の画素ＭＯＳトランジスタ２
の読み出し期間Ｔ2 の前のリセット期間Ｔ1 にリセット
パルスφRST が与えられてリセットＭＯＳスイッチ８が
オンすると同時に、動作パルスφOPS が与えられ、動作
ＭＯＳスイッチ６もオンすることで負荷容量素子７がリ
セットバイアス電圧ＶRBにリセットされる。
【００２７】次いで、リセットＭＯＳスイッチ８がオフ
し、動作ＭＯＳスイッチ６がオン状態の読み出し期間Ｔ
2 において、画素ＭＯＳトランジスタ２の信号電圧が負
荷容量素子７に保持される。読み出しが終了した後、基
板パルスφＶSUB が基板に印加され、画素ＭＯＳトラン
ジスタ２に蓄積されていた電荷（ホール）が基板を通し
て排出される。
し、動作ＭＯＳスイッチ６がオン状態の読み出し期間Ｔ
2 において、画素ＭＯＳトランジスタ２の信号電圧が負
荷容量素子７に保持される。読み出しが終了した後、基
板パルスφＶSUB が基板に印加され、画素ＭＯＳトラン
ジスタ２に蓄積されていた電荷（ホール）が基板を通し
て排出される。
【００２８】以後、水平有効走査期間ＴA で水平走査回
路９からの水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，
φＨn+1 ，‥‥〕によって順次１ラインの信号電荷が水
平信号線１０に流れ、出力される。以上が動作の概略で
ある。
路９からの水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，
φＨn+1 ，‥‥〕によって順次１ラインの信号電荷が水
平信号線１０に流れ、出力される。以上が動作の概略で
ある。
【００２９】そして、本例の増幅型固体撮像素子３１
は、図１の回路構成をとることによって、読み出し時以
外には画素ＭＯＳトランジスタ２に電流を流さないよう
にしている。この駆動タイミングの実施例を次に示す。
は、図１の回路構成をとることによって、読み出し時以
外には画素ＭＯＳトランジスタ２に電流を流さないよう
にしている。この駆動タイミングの実施例を次に示す。
【００３０】図３はその一例を示す。図３に示すよう
に、リセット期間Ｔ1 において、駆動パルスφPDSP及び
駆動パルスφPDSNを高レベルにして第１のＭＯＳスイッ
チ３２をオフし、第２のＭＯＳスイッチ３３をオンする
と共に、リセットパルスφRSTを高レベルにしてリセッ
トＭＯＳトランジスタ８をオンし、また動作パルスφOP
S を高レベルにして動作ＭＯＳスイッチ６をオン状態と
する。
に、リセット期間Ｔ1 において、駆動パルスφPDSP及び
駆動パルスφPDSNを高レベルにして第１のＭＯＳスイッ
チ３２をオフし、第２のＭＯＳスイッチ３３をオンする
と共に、リセットパルスφRSTを高レベルにしてリセッ
トＭＯＳトランジスタ８をオンし、また動作パルスφOP
S を高レベルにして動作ＭＯＳスイッチ６をオン状態と
する。
【００３１】これにより、負荷容量素子７はリセットバ
イアス電圧ＶRBにリセットされ、同時に画素ＭＯＳトラ
ンジスタ２のソース側の垂直信号線５の寄生容量及びド
レイン側の配線の寄生容量が充電され、ソース及びドレ
インの電位が互に同電位のリセットバイアス電圧ＶRBに
リセットされる。
イアス電圧ＶRBにリセットされ、同時に画素ＭＯＳトラ
ンジスタ２のソース側の垂直信号線５の寄生容量及びド
レイン側の配線の寄生容量が充電され、ソース及びドレ
インの電位が互に同電位のリセットバイアス電圧ＶRBに
リセットされる。
【００３２】次に、読み出し期間Ｔ2 において、第１の
ＭＯＳスイッチ３２及び第２のＭＯＳスイッチ３３のゲ
ートに夫々駆動パルスφPDSPの低レベル及び駆動パルス
φPD SNの低レベルが印加されて第１のＭＯＳスイッチ３
２がオンし、第２のＭＯＳスイッチ３３がオフすると共
に、リセットＭＯＳスイッチ８のゲートにリセットパル
スφRST の低レベルが印加されることによりリセットＭ
ＯＳスイッチ８がオフする。これにより、画素ＭＯＳト
ランジスタ２の信号電圧が負荷容量素子７に保持され
る。
ＭＯＳスイッチ３２及び第２のＭＯＳスイッチ３３のゲ
ートに夫々駆動パルスφPDSPの低レベル及び駆動パルス
φPD SNの低レベルが印加されて第１のＭＯＳスイッチ３
２がオンし、第２のＭＯＳスイッチ３３がオフすると共
に、リセットＭＯＳスイッチ８のゲートにリセットパル
スφRST の低レベルが印加されることによりリセットＭ
ＯＳスイッチ８がオフする。これにより、画素ＭＯＳト
ランジスタ２の信号電圧が負荷容量素子７に保持され
る。
【００３３】次いで、動作ＭＯＳスイッチ６がオフした
後、負荷容量素子７に保持された信号電圧が水平有効走
査期間中に水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，
φＨ n+1 ，‥‥〕で順次水平ＭＯＳスイッチ１１をオン
することによって、信号電荷として水平信号線１０に流
れ、出力回路を通じて信号電圧として出力される。
後、負荷容量素子７に保持された信号電圧が水平有効走
査期間中に水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，
φＨ n+1 ，‥‥〕で順次水平ＭＯＳスイッチ１１をオン
することによって、信号電荷として水平信号線１０に流
れ、出力回路を通じて信号電圧として出力される。
【００３４】尚、読み出し期間Ｔ2 以外では、第１のＭ
ＯＳスイッチ３２は、オフ状態、第２のＭＯＳスイッチ
３３はオン状態、リセットＭＯＳスイッチ８はオン状態
となる。
ＯＳスイッチ３２は、オフ状態、第２のＭＯＳスイッチ
３３はオン状態、リセットＭＯＳスイッチ８はオン状態
となる。
【００３５】また、この実施例では、例えば第１のＭＯ
Ｓスイッチ３２のゲート、第２のＭＯＳスイッチ３３の
ゲート及びリセットＭＯＳスイッチ８のゲートを共通端
子に接続し、この共通端子に与える共通の駆動パルスに
よって、夫々のＭＯＳスイッチ３２，３３及び８にφ
PDSP，φPDSN，φRST として印加することができる。
Ｓスイッチ３２のゲート、第２のＭＯＳスイッチ３３の
ゲート及びリセットＭＯＳスイッチ８のゲートを共通端
子に接続し、この共通端子に与える共通の駆動パルスに
よって、夫々のＭＯＳスイッチ３２，３３及び８にφ
PDSP，φPDSN，φRST として印加することができる。
【００３６】この実施例によれば、リセット時において
画素ＭＯＳトランジスタ２のソース及びドレインがリセ
ットバイアス電圧ＶRBによって同電位となることから、
画素ＭＯＳトランジスタ２がオン状態であるにも拘ら
ず、ドレイン及びソース間に電流が流れない。従って、
ホットキャリアの生成はなく、ホットキャリア生成によ
る暗電流を抑制できる。しかも、画素ＭＯＳトランジス
タ２がオン状態であるためにゲート部表面に電子が増加
して界面での電子−正孔ペアの生成が抑えられること
で、さらに暗電流を抑制することができる。
画素ＭＯＳトランジスタ２のソース及びドレインがリセ
ットバイアス電圧ＶRBによって同電位となることから、
画素ＭＯＳトランジスタ２がオン状態であるにも拘ら
ず、ドレイン及びソース間に電流が流れない。従って、
ホットキャリアの生成はなく、ホットキャリア生成によ
る暗電流を抑制できる。しかも、画素ＭＯＳトランジス
タ２がオン状態であるためにゲート部表面に電子が増加
して界面での電子−正孔ペアの生成が抑えられること
で、さらに暗電流を抑制することができる。
【００３７】また、リセットバイアス電圧供給端子１３
と画素ＭＯＳトランジスタ２のドレインとの間に第２の
ＭＯＳスイッチ３３を設けたことにより、画素ＭＯＳト
ランジスタ２のドレイン側の電位を速やかにリセットバ
イアス電圧ＶRBにリセットすることができる。
と画素ＭＯＳトランジスタ２のドレインとの間に第２の
ＭＯＳスイッチ３３を設けたことにより、画素ＭＯＳト
ランジスタ２のドレイン側の電位を速やかにリセットバ
イアス電圧ＶRBにリセットすることができる。
【００３８】因みに、第２のＭＯＳトランジスタ３３が
設けられないときには、リセット時にリセットＭＯＳス
イッチ８を通じて画素ＭＯＳトランジスタ２のソース側
及びドレイン側をリセットするも、画素ＭＯＳトランジ
スタの抵抗Ｒとドレイン側の寄生容量Ｃとの時定数によ
ってドレイン側の電位を期間内にリセットすることがで
きない。上記実施例によれば、第２のＭＯＳトランジス
タ３３を有することによって、画素ＭＯＳトランジスタ
２のドレイン側の電位を速やかにリセットすることがで
きる。もし、第２のＭＯＳトランジスタ３３がない場
合、ドレイン線を充電するための電流が画素ＭＯＳトラ
ンジスタ２に流れ、暗電流が発生する。
設けられないときには、リセット時にリセットＭＯＳス
イッチ８を通じて画素ＭＯＳトランジスタ２のソース側
及びドレイン側をリセットするも、画素ＭＯＳトランジ
スタの抵抗Ｒとドレイン側の寄生容量Ｃとの時定数によ
ってドレイン側の電位を期間内にリセットすることがで
きない。上記実施例によれば、第２のＭＯＳトランジス
タ３３を有することによって、画素ＭＯＳトランジスタ
２のドレイン側の電位を速やかにリセットすることがで
きる。もし、第２のＭＯＳトランジスタ３３がない場
合、ドレイン線を充電するための電流が画素ＭＯＳトラ
ンジスタ２に流れ、暗電流が発生する。
【００３９】ところで、容量負荷動作方式の場合、読み
出し期間Ｔ2 を十分にとる必要がある。但し、水平ブラ
ンキング期間ＨＢＬの限られた時間内にこの動作を行わ
ねばならないため、その時間を稼ぐべく、図３のタイミ
ングで駆動することができる。
出し期間Ｔ2 を十分にとる必要がある。但し、水平ブラ
ンキング期間ＨＢＬの限られた時間内にこの動作を行わ
ねばならないため、その時間を稼ぐべく、図３のタイミ
ングで駆動することができる。
【００４０】しかし乍ら、この図３のタイミングでは、
リセットから読み出し動作に切り替わるとき、即ち第１
のＭＯＳトランジスタ３２がオフからオンに切り替わる
ときに、第１のＭＯＳトランジスタ３２及び第２のＭＯ
Ｓトランジスタ３３がインバータと同じ動作をして、図
６に示すように、貫通電流ｉk1及びｉK2が流れる。即
ち、電源ＶDDから第１のＭＯＳトランジスタ３２及び第
２のＭＯＳトランジスタ３３を通ってリセットバイアス
電圧供給端子１３へ流れる貫通電流ｉk1と、電源ＶDDか
ら第１のＭＯＳトランジスタ３２、画素ＭＯＳトランジ
スタ２及びリセットＭＯＳスイッチ８を通ってリセット
バイアス電圧供給端子１３へ流れる貫通電流ｉk2が生ず
る。
リセットから読み出し動作に切り替わるとき、即ち第１
のＭＯＳトランジスタ３２がオフからオンに切り替わる
ときに、第１のＭＯＳトランジスタ３２及び第２のＭＯ
Ｓトランジスタ３３がインバータと同じ動作をして、図
６に示すように、貫通電流ｉk1及びｉK2が流れる。即
ち、電源ＶDDから第１のＭＯＳトランジスタ３２及び第
２のＭＯＳトランジスタ３３を通ってリセットバイアス
電圧供給端子１３へ流れる貫通電流ｉk1と、電源ＶDDか
ら第１のＭＯＳトランジスタ３２、画素ＭＯＳトランジ
スタ２及びリセットＭＯＳスイッチ８を通ってリセット
バイアス電圧供給端子１３へ流れる貫通電流ｉk2が生ず
る。
【００４１】このうち、特に、画素ＭＯＳトランジスタ
２に貫通電流ｉk2が流れることにより、ホットキャリア
が発生し、ホットキャリアが光によって発生したキャリ
アに混入するため固定パターンノイズとして画面に現れ
る懼れがある。
２に貫通電流ｉk2が流れることにより、ホットキャリア
が発生し、ホットキャリアが光によって発生したキャリ
アに混入するため固定パターンノイズとして画面に現れ
る懼れがある。
【００４２】次に、この点を改善した他の実施例を図４
及び図５に示す。
及び図５に示す。
【００４３】図４の実施例のタイミングは、リセットＭ
ＯＳスイッチ８をオフした後に、第１のＭＯＳスイッチ
３２をオンし、同時に第２のＭＯＳスイッチ３３をオフ
し、第１のＭＯＳトランジスタ３２及び第２のＭＯＳト
ランジスタ３３を通してインバータの貫通電流ｉk1が流
れるも、画素ＭＯＳトランジスタ２には貫通電流ｉK2が
流れないように構成する。
ＯＳスイッチ８をオフした後に、第１のＭＯＳスイッチ
３２をオンし、同時に第２のＭＯＳスイッチ３３をオフ
し、第１のＭＯＳトランジスタ３２及び第２のＭＯＳト
ランジスタ３３を通してインバータの貫通電流ｉk1が流
れるも、画素ＭＯＳトランジスタ２には貫通電流ｉK2が
流れないように構成する。
【００４４】即ち、図４に示すようにリセット終了時
に、リセットパルスφRST を低レベルにしてリセットＭ
ＯＳスイッチ８をオフした後、時間ΔＴだけ遅れて第１
のＭＯＳスイッチ３２及び第２のＭＯＳスイッチ３３の
駆動パルスφPDSP及び駆動パルスφPDSNを夫々低レベル
にして第１のＭＯＳスイッチ３２をオンし、第２のＭＯ
Ｓスイッチ３３をオフにして読み出し動作に入るように
する。
に、リセットパルスφRST を低レベルにしてリセットＭ
ＯＳスイッチ８をオフした後、時間ΔＴだけ遅れて第１
のＭＯＳスイッチ３２及び第２のＭＯＳスイッチ３３の
駆動パルスφPDSP及び駆動パルスφPDSNを夫々低レベル
にして第１のＭＯＳスイッチ３２をオンし、第２のＭＯ
Ｓスイッチ３３をオフにして読み出し動作に入るように
する。
【００４５】このためには、例えば第１のＭＯＳスイッ
チ３２のゲートと第２のＭＯＳスイッチ３３のゲートを
共通接続して同じ駆動パルスを与えることによって、第
１のＭＯＳスイッチ３２及び第２のＭＯＳスイッチ３３
に同時にφPDSP及びφPDSNとして印加することができ
る。リセットＭＯＳスイッチ８のゲートには独立の端子
からφRST を印加するようになす。
チ３２のゲートと第２のＭＯＳスイッチ３３のゲートを
共通接続して同じ駆動パルスを与えることによって、第
１のＭＯＳスイッチ３２及び第２のＭＯＳスイッチ３３
に同時にφPDSP及びφPDSNとして印加することができ
る。リセットＭＯＳスイッチ８のゲートには独立の端子
からφRST を印加するようになす。
【００４６】この図４の実施例のタイミングによれば、
第１及び第２のＭＯＳスイッチ３２及び３３に貫通電流
ｉk1が流れ終わった後に、リセットＭＯＳスイッチ８が
オフするので、画素ＭＯＳトランジスタ２には貫通電流
ｉk2が流れることがなく、若しくは画素ＭＯＳトランジ
スタ２に流れる電流を減らすことができ、ホットキャリ
アに起因した固定ノイズを減らすことができる。
第１及び第２のＭＯＳスイッチ３２及び３３に貫通電流
ｉk1が流れ終わった後に、リセットＭＯＳスイッチ８が
オフするので、画素ＭＯＳトランジスタ２には貫通電流
ｉk2が流れることがなく、若しくは画素ＭＯＳトランジ
スタ２に流れる電流を減らすことができ、ホットキャリ
アに起因した固定ノイズを減らすことができる。
【００４７】図５の実施例のタイミングは、リセットＭ
ＯＳスイッチ８及び第２のＭＯＳスイッチ３３をオフし
た後、第１のＭＯＳスイッチ３２をオンし、貫通電流ｉ
k1及びｉk2を流さないように構成する。即ち、図５に示
すように、リセット終了時に、リセットパルスφRST 及
び駆動パルスφPDSNを夫々低レベルにしてリセットＭＯ
Ｓスイッチ８及び第２のＭＯＳスイッチ３３をオフした
後、時間ΔＴだけ遅れて駆動パルスφPDSPを低レベルに
して第１のＭＯＳスイッチ３２をオンし、読み出し動作
に入るようにする。
ＯＳスイッチ８及び第２のＭＯＳスイッチ３３をオフし
た後、第１のＭＯＳスイッチ３２をオンし、貫通電流ｉ
k1及びｉk2を流さないように構成する。即ち、図５に示
すように、リセット終了時に、リセットパルスφRST 及
び駆動パルスφPDSNを夫々低レベルにしてリセットＭＯ
Ｓスイッチ８及び第２のＭＯＳスイッチ３３をオフした
後、時間ΔＴだけ遅れて駆動パルスφPDSPを低レベルに
して第１のＭＯＳスイッチ３２をオンし、読み出し動作
に入るようにする。
【００４８】このためには、例えば第２のＭＯＳスイッ
チ３２のゲートとリセットＭＯＳスイッチ８のゲートを
共通接続して同じ駆動パルスを与えることによって、第
２のＭＯＳスイッチ３２及びリセットＭＯＳスイッチ８
に同時にφPDSN及びφRST として印加することができ
る。第１のＭＯＳスイッチ３２のゲートには独立の端子
からφPDSPを印加するようになす。
チ３２のゲートとリセットＭＯＳスイッチ８のゲートを
共通接続して同じ駆動パルスを与えることによって、第
２のＭＯＳスイッチ３２及びリセットＭＯＳスイッチ８
に同時にφPDSN及びφRST として印加することができ
る。第１のＭＯＳスイッチ３２のゲートには独立の端子
からφPDSPを印加するようになす。
【００４９】この図５の実施例のタイミングによれば、
第２のＭＯＳスイッチ３３及びリセットＭＯＳスイッチ
８をオフしてから第１のＭＯＳスイッチ３２をオンする
ことにより、リセットから読み出し動作への切り替え時
に前述の貫通電流ｉk1，ｉk2は流れず、従って画素ＭＯ
Ｓトランジスタ２に電流が流れず、若しくは画素ＭＯＳ
トランジスタ２に流れる電流を減らすことができ、ホッ
トキャリアに起因した固定ノイズを減らすことができ
る。
第２のＭＯＳスイッチ３３及びリセットＭＯＳスイッチ
８をオフしてから第１のＭＯＳスイッチ３２をオンする
ことにより、リセットから読み出し動作への切り替え時
に前述の貫通電流ｉk1，ｉk2は流れず、従って画素ＭＯ
Ｓトランジスタ２に電流が流れず、若しくは画素ＭＯＳ
トランジスタ２に流れる電流を減らすことができ、ホッ
トキャリアに起因した固定ノイズを減らすことができ
る。
【００５０】
【発明の効果】上述した本発明に係る固体撮像素子によ
れば、画素ＭＯＳトランジスタの電荷蓄積期間（受光期
間）において、暗電流を制御することができる。
れば、画素ＭＯＳトランジスタの電荷蓄積期間（受光期
間）において、暗電流を制御することができる。
【００５１】また、リセットから読み出し動作への切り
替え時に、画素ＭＯＳトランジスタに電流が流れるを阻
止し、若しくは減らすことができ、ホットキャリアに起
因した、従って暗電流に起因した固定パターンノイズを
低減することができる。従って、高品質の固体撮像素子
を提供することができる。
替え時に、画素ＭＯＳトランジスタに電流が流れるを阻
止し、若しくは減らすことができ、ホットキャリアに起
因した、従って暗電流に起因した固定パターンノイズを
低減することができる。従って、高品質の固体撮像素子
を提供することができる。
【図１】本発明に係る固体撮像素子の１画素に対応する
回路構成図である。
回路構成図である。
【図２】図１の固定撮像素子の駆動タイミングチャート
である。
である。
【図３】本発明に係る容量負荷読み出しのタイミングチ
ャートの一例である。
ャートの一例である。
【図４】本発明に係る容量負荷読み出しのタイミングチ
ャートの他の例である。
ャートの他の例である。
【図５】本発明に係る容量負荷読み出しのタイミングチ
ャートの他の例である。
ャートの他の例である。
【図６】本発明の説明に供する動作説明図である。
【図７】容量負荷動作方式の増幅型固体撮像素子の構成
図である。
図である。
【図８】図７の１画素に対応する回路構成図である。
【図９】画素ＭＯＳトランジスタの半導体構造を示す断
面図である。
面図である。
１，３１ 増幅型固体撮像素子 ２ 画素ＭＯＳトランジスタ ３ 垂直走査回路 ４ 垂直選択線 ５ 垂直信号線 ６ 動作ＭＯＳスイッチ ７ 負荷容量素子 ８ リセットＭＯＳスイッチ ９ 水平走査回路 １０ 水平信号線 １１ 水平ＭＯＳスイッチ １３ リセットバイアス電圧供給端子 ３２，３３ ＭＯＳスイッチ
Claims (2)
- 【請求項１】 容量負荷動作方式の増幅型固体撮像素子
であって、読み出し動作時以外の期間では画素ＭＯＳト
ランジスタのソース及びドレインを同電位にすることを
特徴とする固体撮像素子。 - 【請求項２】 リセットスイッチをオフした後、上記画
素ＭＯＳトランジスタのドレインと電源間に接続されて
いる第１のスイッチ手段をオンして読み出し動作を行う
ことを特徴とする請求項１に記載の固体撮像素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328950A JPH09168117A (ja) | 1995-12-18 | 1995-12-18 | 固体撮像素子 |
| US08/764,207 US5831675A (en) | 1995-12-18 | 1996-12-13 | Solid state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328950A JPH09168117A (ja) | 1995-12-18 | 1995-12-18 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09168117A true JPH09168117A (ja) | 1997-06-24 |
Family
ID=18215923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328950A Pending JPH09168117A (ja) | 1995-12-18 | 1995-12-18 | 固体撮像素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5831675A (ja) |
| JP (1) | JPH09168117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704050B1 (en) | 1999-04-23 | 2004-03-09 | Polaroid Corporation | Active-pixel image sensing device with linear mode voltage to current conversion |
| RU2481725C2 (ru) * | 2008-09-25 | 2013-05-10 | Сони Корпорейшн | Устройство формирования изображения, способ управления устройством формирования изображения и камера с устройством формирования изображения |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4036956B2 (ja) * | 1997-04-25 | 2008-01-23 | セイコーインスツル株式会社 | リニアイメージセンサ |
| US7274396B2 (en) * | 2000-05-16 | 2007-09-25 | Micron Technology, Inc. | Image sensors with isolated flushed pixel reset |
| JP4112300B2 (ja) * | 2002-07-26 | 2008-07-02 | 株式会社半導体エネルギー研究所 | 電気的検査方法及び半導体表示装置の作製方法 |
| TW200511843A (en) * | 2003-08-29 | 2005-03-16 | Rohm Co Ltd | Photo-electric conversion device |
| US7858914B2 (en) | 2007-11-20 | 2010-12-28 | Aptina Imaging Corporation | Method and apparatus for reducing dark current and hot pixels in CMOS image sensors |
| US10522578B2 (en) * | 2017-09-08 | 2019-12-31 | Sony Semiconductor Solutions Corporation | Pixel-level background light subtraction |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084127B2 (ja) * | 1986-09-30 | 1996-01-17 | キヤノン株式会社 | 光電変換装置 |
| US5276521A (en) * | 1990-07-30 | 1994-01-04 | Olympus Optical Co., Ltd. | Solid state imaging device having a constant pixel integrating period and blooming resistance |
| JPH05183818A (ja) * | 1991-12-26 | 1993-07-23 | Sony Corp | 固体撮像装置 |
| JPH08149376A (ja) * | 1994-11-18 | 1996-06-07 | Olympus Optical Co Ltd | 固体撮像装置 |
-
1995
- 1995-12-18 JP JP7328950A patent/JPH09168117A/ja active Pending
-
1996
- 1996-12-13 US US08/764,207 patent/US5831675A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704050B1 (en) | 1999-04-23 | 2004-03-09 | Polaroid Corporation | Active-pixel image sensing device with linear mode voltage to current conversion |
| RU2481725C2 (ru) * | 2008-09-25 | 2013-05-10 | Сони Корпорейшн | Устройство формирования изображения, способ управления устройством формирования изображения и камера с устройством формирования изображения |
Also Published As
| Publication number | Publication date |
|---|---|
| US5831675A (en) | 1998-11-03 |
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