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JPH09146906A - フレーム同期記憶装置 - Google Patents

フレーム同期記憶装置

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Publication number
JPH09146906A
JPH09146906A JP8269477A JP26947796A JPH09146906A JP H09146906 A JPH09146906 A JP H09146906A JP 8269477 A JP8269477 A JP 8269477A JP 26947796 A JP26947796 A JP 26947796A JP H09146906 A JPH09146906 A JP H09146906A
Authority
JP
Japan
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frame
memory
data
port
fiber channel
Prior art date
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Pending
Application number
JP8269477A
Other languages
English (en)
Inventor
Dwayne R Bennett
ドゥエイン・アール・ベネット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH09146906A publication Critical patent/JPH09146906A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver

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  • General Physics & Mathematics (AREA)
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  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Computer And Data Communications (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】ファイバー・チャネルから非同期的に受け取っ
たフレームを受け取りメモリがフレーム記憶のため適切
な順序に配列されるまでフレームを遅延させる方法およ
び装置を提供する。 【解決手段】ファイバー・チャネル・ポートと受け取り
メモリの間のデータ経路上に循環バッファを配置して、
受け取りメモリのシーケンス・カウント情報を持つシー
ケンサによって生成される信号に応じて、フレームの受
け取りメモリへの送出を遅延させ、これによって受け取
りメモリへの記憶の同期が保たれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ファイバー・チャ
ネル・ネットワーク上に非同期的に到着するフレームを
受け取り、データの損失なしに受け取りメモリに記憶す
るようにそれらフレームを同期させる方法および装置に
関するものである。
【０００２】
【従来の技術】メインフレーム、スーパー・コンピュー
タ、大容量記憶システム、ワークステーションおよび高
解像度ディスプレイ・サブシステムは、ファイルおよび
印刷の共用を実施するように相互に接続されることが多
い。このようなタイプの接続に使用される共通ネットワ
ークおよびチャネルは、特にグラフィック・アプリケー
ションのようにデータが大規模ファイルの形式を取るよ
うな場合、データ率が制約されることによってシステム
効率が制限される可能性がある。
【０００３】接続には、プロセッサ相互間のデータ通信
接続およびプロセッサと周辺装置間のデータ通信接続と
いう２つの基本的タイプがある。「チャネル」は、相互
に通信する装置間の直接接続または回線交換型２地点間
接続を提供する。チャネルの主な仕事は、最小の遅延時
間で可能な限り最高速のデータ率でデータを伝送するこ
とである。チャネルは、典型的には、ハードウェア上の
単純なエラー訂正を実行する。対照的に、「ネットワー
ク」は、分散されたノードの集合体であって、（例えば
ワークステーションまたは大容量記憶装置のような）ノ
ード間の対話をサポートするそれ自身のプロトコルを持
つ。典型的には、各ノードは、伝送媒体の使用を競い合
い、ネットワーク上のエラー状態を認識できる能力を持
ち、エラー状態から回復するために必要とされるエラー
管理を行わなければならない。
【０００４】既存の通信相互接続の１つのタイプに、フ
ァイバー・チャネルがある。ファイバー・チャネル・プ
ロトコルは、情報システム用米国工業規格(すなわちＡ
ＮＳＩ)として開発され採用されている。ファイバー・
チャネル規格の詳細は、FibreChannel Physical and Si
gnaling Interface, Revision 4.2, American National
Standard for Information Systems (ANSI)(1993)に記
載されている。要約すれば、ファイバー・チャネルは、
ワークステーション、スーパー・コンピュータおよび種
々の周辺装置の間の同時並行通信を可能にする交換型プ
ロトコルである。ファイバー・チャネルは、双方向に同
時に毎秒１ギガ・ビットを越える伝送率でフレームを伝
送する能力を持つ。それは、また、インターネット・プ
ロトコール(すなわちＩＰ)、小規模コンピュータ・シス
テム・インタフェース(すなわちＳＣＳＩ)、高性能並行
インタフェース(すなわちＨＩＰＰＩ)および高機能周辺
インタフェース(すなわちＩＰＩ)などの既存のプロトコ
ールに従って光ファイバーおよび銅線上でコマンドおよ
びデータを伝送することができる。
【０００５】本質的に、ファイバー・チャネルは、チャ
ネルとネットワークの複合体であり、必要とされる接続
性、距離およびプロトコル多重化を提供するのに十分な
ネットワーク機能、および単純性、反復可能なパフォー
マンスおよび信頼できる伝達を保持するのに十分なチャ
ネル機能を持つ。ファイバー・チャネルは、ファイバー
・チャネル・スイッチ装置として知られている能動的で
知能的な相互接続装置を提供する。ファイバー・チャネ
ル・スイッチ装置は、ワークステーション、スーパー・
コンピュータ、周辺装置を含む関連装置に取り付けられ
る複数のノード・ポート(以下Ｎポートと呼ぶ)間の相互
接続およびフレーム伝送を行うための複数のファイバー
・ポート(以下Ｆポートと呼ぶ)を含む。ファイバー・チ
ャネル・スイッチ装置は、フレーム内に含まれる情報に
基づいてフレームの経路指定を行う能力を持つ。Ｎポー
トは、それ自身とファイバーの間の単純な２地点間接続
を管理する。Ｎポートおよび関係装置のタイプによっ
て、Ｎポートがファイバーとの間で行うデータ伝送率が
定まる。伝送は制御プロトコルから切り離されるから、
（例えば、２地点間伝送経路、環状経路、多数分岐バ
ス、交差切り替えなどのような)種々の異なるネットワ
ーク構成が実施可能である。
【０００６】上記ファイバ・チャネル工業規格は、デー
タ伝送のいくつかの異なるタイプを提供する。クラス１
の伝送は、回線交換、すなわちネットワーク交換網にわ
たる予備データ経路を必要とし、一般的に、２つの識別
されたネットワーク・エレメントの間で、１フレーム以
上の、しばしば多数の、フレームの伝送を伴う。対照的
に、クラス２の伝送は、ある１つのネットワーク・エレ
メントから他のエレメントへの単一のフレームの伝送そ
れぞれ毎にネットワーク交換網を通して１つの経路の割
り当てを必要とする。
【０００７】
【発明が解決しようとする課題】クラス２のフレーム交
換は、到来フレームに関してそれらを他のポートに送り
出す前に一時的に記憶するメモリ・メカニズムを必要と
するので、クラス１の回線交換より実施が難しい。メモ
リ・メカニズムは、典型的には、関連サポート回路との
間の多数の入出力（Ｉ／Ｏ）接続を含む。異なるビット
伝送率でデータを搬送するチャネルと連係する場合、複
雑さが増加しハードウェアの追加が必要となる。
【０００８】従って、既存のシステムより高い性能およ
び柔軟性を持って光ファイバー・ネットワーク上でクラ
ス２伝送を行うことのできる新しい、改良されたファイ
バー・チャネル工業規格実施システムに対する必要性が
当業界に存在する。特に、クロック・サイクル当たり２
文字を取り扱う伝送符号化／復号化のため方法および装
置に対する強い必要性が存在する。
【０００９】
【課題を解決するための手段】本発明の好ましい実施形
態は、ファイバー・チャネル・ポートから非同期的に受
け取られるフレームを、受け取りメモリがそれらフレー
ムを記憶するために適切に配列されるまで、受け取りメ
モリへの送出を遅延させる手段を提供する。循環バッフ
ァが、ファイバー・チャネル・ポートと受け取りメモリ
の間のデータ経路に配置され、受け取りメモリのシーケ
ンス・カウントの情報を持つシーケンサによって生成さ
れる制御信号に従ってフレームを遅延させる。循環バッ
ファは、同期パルスによって同期させられ、シーケンサ
の制御信号によって励起され、受け取りメモリにフレー
ムを書き込むためクロック・サイクル・シーケンスと一
致させるように遅延されたフレームを出力するフリップ
フロップ・アレイの形態で実施することができる。
【００１０】発明の課題を解決する手段として、本発明
は、ファイバー・チャネル・ポートによって非同期的に
受け取られるフレームを受け取りメモリに同期的に記憶
させるためファイバー・チャネル・ポートおよび受け取
りメモリに接続され、受け取りメモリへのフレームの通
過を同期させる機能を持つ循環バッファを含むデータ経
路、および、受け取りメモリおよび循環バッファに接続
され、循環バッファからのフレームの出力が受け取りメ
モリ・クロック・サイクル・シーケンスと整合するよう
に制御する制御信号を生成するシーケンサを備えるフレ
ーム同期記憶装置を含む。
【００１１】
【発明の実施の形態】
I. ファイバー・チャネル・スイッチのアーキテクチャ 図１には、ファイバー・チャネル・スイッチのアーキテ
クチャにおいて使用される可変長フレーム１１が示され
ている。可変長フレーム１１は、フレーム１１の開始を
示す特定のバイナリー・シーケンスである４バイトのフ
レーム開始(ＳＯＦ)インジケータ１２を含む。一般的に
は、ＳＯＦインジケータ１２の後に、フレーム・ソース
・アドレス、宛先アドレスおよびフレーム１１が制御情
報か実際データか等を指定する２４バイトのヘッダ１４
が続く。ヘッダ１４の後には可変長データ１６のフィー
ルドが続く。可変長データ１６の長さは、０ないし２１
１２バイトである。データ１６の後に、エラー検出のた
めの４バイトのＣＲＣ(巡回冗長検査)コード１７および
４バイトのフレーム終了(ＥＯＦ)インジケータ１８が続
く。図１のフレーム１１は、固定的フレームに比較して
非常に柔軟であり、特定のアプリケーションのニーズに
適応することによってより高い性能を提供する。
【００１２】図２は、ファイバー・チャネル・ネットワ
ーク１００における代表的従来技術のファイバー・チャ
ネル・アーキテクチャを示すブロック図である。ワーク
ステーション１２０、メインフレーム１２２およびスー
パー・コンピュータ１２４が、ファイバー・チャネル１
１０（すなわちファイバー・チャネル交換回線）を介し
て、（例えばテープ・サブシステム１２６、ディスク・
サブシステム１２８およびディスプレイ・サブシステム
１３０のような）種々のサブシステムと相互に接続して
いる。ファイバー・チャネル１１０は、種々のノード・
ポート(すなわちＮポート)１４０およびファイバー・ポ
ート１５０（すなわちＦポート）を経由してファイバー
・チャネルに接続される関連ワークステーション、メイ
ンフレームおよび周辺装置を相互に接続するエンティテ
ィーである。ファイバー・チャネル１１０の本質的な機
能は、送信元のＮポートからデータ・フレームを受け取
り、第１のプロトコルを使用して、宛先Ｎポートにフレ
ームを送付することである。好ましい実施形態におい
て、第１のプロトコルは、ファイバー・チャネル・プロ
トコルである。非同期伝送モード(ATM)のようなその他
のプロトコルも本発明の範囲を逸脱することなく使用す
ることができる。
【００１３】本明細書で使用する用語の定義は次の通り
である。 ＊クラス１サービス：回線交換型接続。 ＊クラス２サービス：送信および受領通知の提供を保証
するフレーム交換型サービス。 ＊クラス３サービス：確認を行わないフレーム交換型サ
ービス。 ＊Ｆポート：Ｎポートを物理的に接続するファイバー・
チャネルのアクセス・ポイントすなわち「ファイバー・
ポート」。 ＊ファイバー：ファイバー・チャネル・ネットワークに
おいて経路指定を扱うファイバー・チャネルによって規
定された接続。 ＊フレーム：基本伝送エレメントを規定する伝送ビット
の１次元セット。 ＊インターミックス：クラス１および２の機能性を提供
するサービスのクラスで、クラス１接続の場合チャネル
全体を予約し、クラス２トラフィックについては未使用
帯域幅上を通過させるサービス。 ＊リンク：通信チャネル。 ＊Ｎポート：リンクのノード終端におけるファイバー・
チャネル定義ハードウェア・エンティティー、すなわち
「ノード」ポートである。
【００１４】図３に示されるファイバー・チャネル・ス
イッチ装置３００は、複数のチャネル・モジュール３４
０を使用する。図３が、２つのチャネル・モジュール３
４０Ａおよび３４０Ｂを例示しているが、チャネル・モ
ジュール３４０の数は図示されたものより多い場合があ
り、典型的にはシステム構成に従う。第１の実施形態に
おいて、ファイバー・チャネル・スイッチ装置は、４つ
のチャネル・モジュール・カードを持ち、その各々は、
(１６個のＦポートと関連コンピュータ周辺装置の相互
接続を行う）４つの２６６ＭbpsのＦポートを含む。こ
のアーキテクチャは、４つの２６６Ｍbpsチャネル・モ
ジュール・カードを複式ポートの５３１Ｍbpsチャネル
・モジュール・カードまたは単一ポートの１０６３Ｍbp
sチャネル・モジュールと代替することを可能にする。
各チャネル・モジュール３４０は、メイン・リンク３２
０、インターミックス・リンク３２２、制御リンク３２
４および経路状態リンク３２６に直接接続される。制御
リンク３２４上の制御信号は、１つのチャネル・モジュ
ール３４０によって受け取られたフレームを同じチャネ
ル・モジュール上の異なるポートまたは他の使用可能チ
ャネル・モジュール３４０へ伝送させる。チャネル・モ
ジュール３４０は、チャネルとのデータ通信のためのポ
ート機能、クラス２データ伝送のためにフレームを一時
的に記憶するするための受け取りメモリ・バッファ、お
よびクラス１データ伝送の場合にはバッファされない到
来フレームのバイパスの働きをする。経路割り当てシス
テム３５０は、スイッチ・モジュール３６０を介してチ
ャネル・モジュール３４０と通信する。
【００１５】クラス２のフレーム交換トラフィックの場
合、経路割り当てシステム３５０は、チャネル・モジュ
ール３４０の受け取りポートから各フレームに関するフ
レーム・ヘッダ情報を収集する。経路割り当てシステム
３５０は、フレーム・ヘッダ情報の妥当性を検査し、宛
先ポートへのスイッチを通して、フレームのための経路
を設定するためスイッチ資源を割り当てる。一旦フレー
ムが送信されると、経路割り当てシステム３５０は、ス
イッチ資源の割り当てを解除する。
【００１６】経路割り当てシステム３５０は、また、チ
ャネル・モジュール３４０から回線交換トラフィック
（クラス１接続フレーム）に関するフレーム・ヘッダ情
報を収集する。次に、経路割り当てシステム３５０は、
接続の妥当性を検査して、引き続く接続のために専用の
経路を設定するためスイッチ資源を割り当てる。接続ト
ラフィックそれ自体が資源の割り当てを解除する。
【００１７】図４は、４ポート式知能システム４１０お
よび４つのメモリ・インターフェースＡＳＩＣ４２２、
４２４、４２６および４２８を持つメモリ・インターフ
ェース・システム４２０を備えた４ポート式２６６Ｍbp
sチャネル・モジュールに関するチャネル・モジュール
・アーキテクチャのブロック図である。複式ポート５３
１Ｍbpsの実施形態の場合のアーキテクチャも同様であ
るが、複式の場合２ポート式知能モジュール４１０を使
用する点が相違する。単一ポート１０６２Ｍbpsの実施
形態の場合のアーキテクチャも同様であるが、単一の場
合メモリ・インターフェース・システムに接続する４つ
のチャネル・モジュールを使う点が相違する。
【００１８】各ポート知能システム４１０は、ＧＬＭ／
ＯＬＣトランシーバ４１２を通して外部Ｎポートに接続
される。到来フレームは、ＧＬＭ／ＯＬＣトランシーバ
４１２によって受信機(Rx)４１４へ伝送される。状態／
制御論理回路４１８は、新しいフレームが受信機４１４
によって受け取られたことを認識し、伝送クラス（１ま
たは２）、および受け取られたフレーム・ヘッダ情報を
基にデータの長さを決定する。受信機４１４の目的は、
接続したＮポートとの同期を維持し、バッファからバッ
ファへのデータの流れの制御を管理するため到来伝送文
字を復号し、リンク性能を評価するため統計を収集し、
システム・クロックの時間を再設定し、フレームを検出
しその妥当性を検査し、関連受け取りメモリ(Rx)４３
２、４３４、４３６および４３８における一時記憶のた
めすべてのフレームをインターフェース・システム４２
０へ送信することである。
【００１９】メモリ・インタフェース・システム４２０
は、ポート知能システム４１０および経路割り当てシス
テム３５０からのコマンドに応答して、４つのメモリ・
インターフェースＡＳＩＣ４２２、４２４、４２６およ
び４２８を使用して、メイン・バス３２０およびインタ
ーミックス・バス３２２を介して内部スイッチ・データ
経路に対してメモリ４３２、４３４、４３６および４３
８（１６ｋ×ｌ６外部ＲＡＭ）を接合する。ポート知能
システム４１０とメモリ・インタフェース・システム４
２０の間で受信データ経路４２１をわたって送られるフ
レームは、メモリ・インターフェース４２２が、ビット
０−１を受け取り、メモリ・インターフェース４２６が
ビット２−３を受け取り、メモリ・インターフェース４
２８がビット４−５を受け取り、メモリ・インターフェ
ース４２４がビット６−７を受け取るように、ビット毎
に伝送される。各メモリ・インターフェースは、チャネ
ル・モジュール３４０が動作する位置および伝送速度(b
ps)を知っている。受け取りメモリ４２２、４２４、４
２６および４２８から読み取られたフレームは、メイン
・バス３２０とインターミックス・バス３２２を経由し
てファイバー・チャネルを通過するようにバイト幅に再
編成される。
【００２０】送信機(Tx)４１６は、メモリ・インタフェ
ース・システム４２０とＧＬＭ／ＯＬＣトランシーバ４
１２の間に配置され、ファイバー・チャネル規則に従っ
た符号化および伝送のためファイバー・チャネル内部の
他のチャネル・モジュール受け取りメモリから送信され
たフレームを伝送する。４ｋ×９ＦＩＦＯ送信メモリ(T
x)４４２が、メモリ・インターフェース４２０と送信機
４１６の間に配置され、メイン・バス３２０およびイン
ターミックス・バス３２２をポート知能システム４１０
に対し接合する。メモリ・インターフェース４２０は、
送信データ経路４４４上に送信メモリ４４２の入力にお
いて再編成されるデータをビット毎に出力する。
【００２１】各メモリ・インターフェース４２２、４２
４、４２６および４２８は、クラス１データを接続線４
３１経由でバイパスし、接続線４３３を経由して受け取
りメモリへ伝送するためクラス２データをバッファ記憶
するマルチプレクサ４２９を含む。更に、各メモリ・イ
ンターフェースは、（図３の）ポート知能システム４１
０および経路割り当てシステム３５０からのコマンドに
応答して、マルチプレクサ４２９、受け取りメモリ４３
２、４３４、４３６、４３８および送信メモリ４４２を
制御するメモリ制御論理回路４３５を含む。
【００２２】各受け取りメモリ４３２、４３４、４３６
および４３８は、（図４の拡大部分４４０に図示されて
いるように）それぞれが２ｋバイトの記憶容量を持つ１
６個のメモリ・バッファ０−１５で構成される。メモリ
・バッファ１ないし１４はクラス２のフレーム伝送専用
であり、メモリ・バッファ１５は、（図３の）エレメン
ト・コントローラ３５８上に組み込まれたＮポートに向
けられるクラス１フレームのために使用され、メモリ・
バッファ０はオーバーフローに備えた予備である。ファ
イバー・チャネル工業規格に従った最大サイズ・フレー
ムは、２１４８バイト長である。バイナリ・アドレス指
定方式"PPbbbbxxxxxxxx"が、１４個のメモリ・バッファ
１−１４について使用され、"PP1111bbbbxxxx"がオーバ
ーフロー用メモリ・バッファ０について使用される。こ
の場合、PPはフレームが伝送されるＦポートを識別し、
bbbbは現在のメモリ・バッファ番号を識別する。
【００２３】II. 循環バッファのアーキテクチャ 本発明の好ましい実施形態は、ファイバー・チャネル・
ポートから非同期的に受け取られるフレ-ムを、受け取
りメモリがそれらフレ-ムを記憶するために適切に配列
されるまで、遅延させる手段を提供する。循環バッファ
が、ファイバー・チャネル・ポートと受け取りメモリの
間のデ-タ経路に配置され、受け取りメモリのシーケン
ス・カウントの情報を持つシーケンサによって生成され
る制御信号に従ってフレームを遅延させる。
【００２４】図４に示されるように、ポート３０２にお
いて非同期的に受け取られたフレームは、受信機４１４
に向けられ、データ経路４２１上でＡＳＩＣ４２２、４
２４、４２６および４２８への分散伝送のため２ビット
・データにビット分解される。各ＡＳＩＣは、（２ビッ
トデータおよび各フレームの開始と終了を標示する１タ
グ・ビットからなる３ビット幅の）１６個の位置を持つ
循環バッファ４２３を含む。各循環バッファ４２３の出
力は、各ＡＳＩＣ上のアキュムレータ４２５に向けら
れ、対応する受け取りバッファ４３２、４３４、４３６
および４３８における記憶のため２ビット幅データの８
個のセットを１６ビット幅のデータがアキュムレータに
累積される。ＡＳＩＣ４２２、４２４、４２６および４
２８の論理部分４３５は、共通のシステム同期パルスに
同期させられるメモリ・アドレス・シーケンサ４３７を
更に含む。各アドレス・シーケンサ４３７は、メモリ・
インターフェース４２０におけるその位置(０、１、
２、３)、ポート知能メカニズム４１０の伝送率(２６
６、５３１または１０６２bps)、およびメモリ・シーケ
ンサ・クロック・サイクル（８）シーケンスに関する情
報を把握している。
【００２５】図５は、循環バッファ４２３、アキュムレ
ータ４２５、アドレス・シーケンサ４３７および受け取
りバッファ４３２の詳細図である。本発明の循環バッフ
ァ４２３は、好ましくは、１６個の「Ｄ型」フリップフ
ロップ回路からなる３つのアレイの形態で実施される。
フリップフロップ・アレイは、システム・クロックおよ
びシーケンサ４３７に接続し、ファイバー・チャネルか
ら受け取った非同期フレームを遅延させる同期化順次回
路を備える。
【００２６】図６は、書き込みポインタ("wp")６１０が
書き込み復号器６２０を制御して("wren"がオンの時)書
き込みイネーブル信号に従って循環バッファの１６個の
フリップフロップ６２３へのデータの書き込みが行われ
る循環バッファの動作が示されている。書込みイネーブ
ル信号は、有効なフレーム・データに関連するタグ・ビ
ットから取り出される。読み取りポインタ("rp")は、デ
ータが読み出されるべきフリップフロップ位置を示すた
めに使われる。読み取りポインタ６３０は、読み取りイ
ネーブル信号("rd-en")がオンとなる毎に循環バッファ
内の位置を進む。読み取りイネーブル信号は、アキュム
レータへの伝送が行われる時点を決定するメモリ・シー
ケンサによってオンにされる。アキュムレータへのデー
タの送信は、データをメモリに送り出すために適切な時
間に合致するように読み取りイネーブル信号を発するこ
とによって同期させられる。
【００２７】ログイン時には、書き込みポインタ６２０
および読み取りポインタ６３０は、同じフリップフロッ
プ位置を指している。データが循環バッファに入る都
度、書き込みポインタは、データを一時的に記憶するた
め、１６個のフリップフロップ位置を進む。一方、読み
取りポインタは、フリップフロップからデータを読み始
める適切な時を標示する信号がアドレス・シーケンサ４
２７から送られてくるのを待つ。読み出されるデータの
最初の部分は、フリップフロップに最初に書きこまれた
データである。アドレス・シーケンサからの信号を受け
取ると、読み取りポインタは（一定の遅延時間をもっ
て）書き込みポインタに追随する。
【００２８】以上本発明を特定の実施形態に関連して記
述したが、本発明は上述の特定の構造に限定されるべき
ものではない。本発明の精神および範囲を逸脱すること
なく上記特定の構造を変更および修正することができる
点は当業者によって理解されるであろう。
【００２９】本発明には、例として次のような実施様態
が含まれる。 （１）ファイバー・チャネル・ポートによって非同期的
に受け取られるフレームを受け取りメモリに同期的に記
憶させる装置であって、ファイバー・チャネル・ポート
および受け取りメモリに接続され、受け取りメモリへの
フレームの通過を同期させる機能を持つ循環バッファを
含むデータ経路と、受け取りメモリおよび循環バッファ
に接続され、循環バッファからのフレームの出力が受け
取りメモリ・クロック・サイクル・シーケンスと整合す
るように制御する制御信号を生成するシーケンサと、を
備えるフレーム同期記憶装置。 ファイバー・チャネル・ポートによって非同期的に受け
取られるフレームを受け（２）循環回路が、フリップフ
ロップのアレイ、フリップフロップにおけるデータの記
憶先を指し示す書き込みポインタ、およびフリップフロ
ップにおけるデータの読み取り先を指し示す読み取りポ
インタを含む、上記（１）に記載のフレーム同期記憶装
置。 （３）データ経路が、２ビット幅であり、更に、受け取
りメモリにおける記憶のため２ビット幅データを１６ビ
ット幅データに累積するためのアキュムレータを含む、
上記（２）に記載のフレーム同期記憶装置。 （４）各シーケンサが、メモリ・インターフェースにお
けるその位置およびポート知能メカニズムの伝送速度に
関する情報を持つ、上記（３）に記載のフレーム同期記
憶装置。 （５）受け取りメモリへのフレームの書き込みに適した
メモリ・サイクル・シーケンスと一致するようにアレイ
内のフリップフロップに読み取りパルスを提供すること
によって、アキュムレータへのデータの送出が同期され
る、上記（４）に記載のフレーム同期記憶装置。
【００３０】（６）循環バッファが、ポート知能システ
ムに到来する非同期フレームをメモリ・サイクルとは無
関係に遅延させる同期順次回路を備えたシステム・クロ
ックに接続され、各々が３ビット幅の１６個の位置を有
する１６×３フリップフロップ・アレイを更に含む、上
記（１）に記載のフレーム同期記憶装置。 （７）各フレームのビットが分割され、速度の異なるポ
ート０、ポート１、ポート２およびポート３の受け取り
メモリに分散記憶される、上記（５）に記載のフレーム
同期記憶装置。 （８）シーケンサが、ポート０ないしポート３のそれぞ
れに対し、書き込み信号およびそれに続く読み取り信号
を送り、ポートによって受け取られるフレームが２ビッ
ト・セグメントおよびタグ・ビットに分割され、連続す
る４つの書き込み信号によって４個の循環バッファにわ
たって入力される、上記（７）に記載のフレーム同期記
憶装置。 （９）シーケンサが、タグ・ビット、ポートからのデー
タ、データ入力、書き込みポインタ、読み取りポイン
タ、データ出力というメモリ制御信号を生成する、上記
（８）に記載のフレーム同期記憶装置。 （１０）読み取りポインタ信号が、受け取りメモリへの
フレームの書込みの時間順序を適切に制御するため循環
回路からのフレーム読み出しを追跡する、上記（９）に
記載のフレーム同期記憶装置。
【００３１】
【発明の効果】本発明によって、ファイバー・チャネル
・ネットワーク上に非同期的に到着するフレームを受け
取り、データの損失なしに受け取りメモリに記憶するよ
うにそれらフレームを同期させる方法および装置が提供
される。
【図面の簡単な説明】
【図１】ファイバー・チャンネル工業規格に従って光フ
ァイバー・ネットワークを介して通信される従来技術の
可変長フレームのブロック図である。
【図２】ファイバー・チャネルのアーキテクチャを示す
ブロック図である。
【図３】複数のチャネル・モジュールを利用する本発明
に従って構築された高性能光ファイバー・スイッチ装置
のブロック図である。
【図４】図３のチャネル・モジュールのブロック図であ
る。
【図５】本発明の循環バッファ、アドレス・シーケンサ
および受け取りバッファのブロック図である。
【図６】本発明の好ましい実施形態において使用される
循環バッファの詳細図である。
【符号の説明】
１１ 可変長フレーム １２ フレーム開始インジケータ(ＳＯＦ) １４ ヘッダ １６ データ １７ ＣＲＣ １８ フレーム終了インジケータ(ＥＯＦ) １００ ファイバー・チャネル・ネットワーク １１０ ファイバー・チャネル １４０ Ｎポート １５０ Ｆポート ３００ ファイバー・チャネル・スイッチ装置 ３２０ メイン・リンク(またはバス) ３２２ インターミックス・リンク(またはバス) ３２４ 制御リンク(またはバス) ３２６ 経路状態リンク(またはバス) ３４０ チャネル・モジュール ３５０ 経路割り当てシステム ４１０ ポート知能システム ４１２ ＧＬＭ／ＯＬＣトランシーバ ４１４ 受信機(Rx)) ４１６ 送信機(Tx) ４１８ 状態制御回路 ４２０ メモリ・インターフェース・システム ４２１ 受信データ経路 ４２２、４２４、４２６、４２８ メモリ・インターフ
ェース ４２３ 循環バッファ ４２５ アキュムレータ ４２９ マルチプレクサ ４３１、４３３ 接続線 ４３２、４３４、４３６、４３８ 受け取りメモリ(Rx) ４３５ メモリ制御論理回路 ４３７ アドレス・シーケンサ ４４４ 送信データ経路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ファイバー・チャネル・ポートによって非
    同期的に受け取られるフレームを受け取りメモリに同期
    的に記憶させる装置であって、 ファイバー・チャネル・ポートおよび受け取りメモリに
    接続され、受け取りメモリへのフレームの通過を同期さ
    せる機能を持つ循環バッファを含むデータ経路と、 受け取りメモリおよび循環バッファに接続され、循環バ
    ッファからのフレームの出力が受け取りメモリ・クロッ
    ク・サイクル・シーケンスと整合するように制御する制
    御信号を生成するシーケンサと、 を備えるフレーム同期記憶装置。
JP8269477A 1995-10-26 1996-10-11 フレーム同期記憶装置 Pending JPH09146906A (ja)

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US548,506 1995-10-26
US08/548,506 US5872822A (en) 1995-10-26 1995-10-26 Method and apparatus for memory sequencing

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