Nothing Special   »   [go: up one dir, main page]

JPH088357B2 - 縦型ｍｏｓトランジスタ - Google Patents

縦型ｍｏｓトランジスタ

Info

Publication number
JPH088357B2
JPH088357B2 JP61287322A JP28732286A JPH088357B2 JP H088357 B2 JPH088357 B2 JP H088357B2 JP 61287322 A JP61287322 A JP 61287322A JP 28732286 A JP28732286 A JP 28732286A JP H088357 B2 JPH088357 B2 JP H088357B2
Authority
JP
Japan
Prior art keywords
region
mos transistor
vertical mos
layer
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61287322A
Other languages
English (en)
Other versions
JPS63140581A (ja
Inventor
正 西村
和之 須賀原
茂 楠
明彦 大崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61287322A priority Critical patent/JPH088357B2/ja
Priority to US07/127,138 priority patent/US4845537A/en
Publication of JPS63140581A publication Critical patent/JPS63140581A/ja
Priority to US07/341,596 priority patent/US5017504A/en
Publication of JPH088357B2 publication Critical patent/JPH088357B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度化に適した微細な縦型MOSトランジ
スタの基本構造に関するものである。
〔従来の技術〕
従来、半導体素子すなわちVLSIの高集積化への要求は
主として半導体素子の微細技術によって満たされてき
た。しかし近年、平面的な微細化には、ほぼ限界が見え
始めており、リソグラフィー技術に突破（ブレークスル
ー）を期待するだけではなく、半導体素子の構造上の工
夫によって高密度化を押し進める動きが活発である。
第５図および第６図は、このような高集積化の旗手で
あるダイナミックRAMの基本セルとして言わばその究極
の姿として提案されたクロスポイントセルを示す平面図
および断面図（第５図のVI−VI線断面図）であり、その
中で、スイッチング用トランジスタとしてシリコン基板
に掘りつけた穴の壁面をチャネル領域として用いる縦形
トランジスタが描かれている。
なお、上記クロスポイントセルとしては、「シャー
（A.H.Shah）他，アイ・エス・エス・シー・シー（ISSC
C）86 講演番号FAM19.5,1986年２月」に記載されたも
のがある。
第５図および第６図において、１はドレインおよびビ
ット線としてのn+拡散層、２はワード線としての多結晶
シリコン、３は溝、４は分離酸化膜、５はスイッチング
トランジスタのチャネル部、６はゲート酸化膜、７はソ
ースとしての埋込みコンタクト、８は多結晶シリコン記
憶電極、９はキャパシタ酸化膜、10はゲート電極、11は
p+基板である。また、寸法W1＝2.6μm,W2＝3.4μｍであ
る。
次に、このように構成された半導体記憶装置の問題点
を抽出するためにその製造工程について説明する。第７
図（ａ）において、11は高濃度ｐ形（100）基板、12は
低濃度ｐ形（100）エピタキシャル成長層、13はイオン
注入による高濃度ｎ形拡散層、14はフィールド分離酸化
膜、15はリアクティブイオンエッチングによって掘られ
た溝、16は厚さ15nmの薄いゲート酸化膜（SiO2）であ
る。
第７図（ｂ）は、溝15がn+多結晶シリコン17で中途ま
で埋め込まれたことを示す。この後、上部から酸化膜を
エッチングすると、多結晶シリコン17の表面より若干深
くエッチングされた隙間18が形成される。
次に第７図（ｃ）に示すように、上記隙間18を有する
多結晶シリコン17に薄い多結晶シリコンが堆積され、多
結晶シリコン17と壁との隙間18が埋まる。その他の領域
に付着した上記薄い多結晶シリコンは等方性エッチング
で除去される。
最後に、第７図（ｄ）に示すように、ゲート酸化膜19
およびゲート電極20が形成されることにより、縦形MOS
トランジスタと縦形キャパシタとの半導体記憶装置が形
成される。
〔発明が解決しようとする問題点〕
次に、上記半導体記憶装置の構造上および製造工程上
の問題点を説明する。上記半導体記憶装置においては、
埋め込まれた多結晶シリコン17の表面と主表面との差が
縦形MOSトランジスタのチャネル長となり、多結晶シリ
コン17のエッチングをきわめて精密に制御しなければな
らない。また、そのチャネル領域のドーピングは、エピ
タキシャル成長時の下層からのオートドーピングと後熱
処理時の下層からの拡散に著しく影響され、MOSトラン
ジスタ特性の均一性，再現性に重大な影響を与えてい
る。
さらに、面方位の異なる壁面をチャネル領域とするた
め、しきい値電圧の不均一の原因となっており、さらに
薄い多結晶シリコンを堆積し、n+多結晶シリコン17と壁
面を埋めた後、これをCF4でプラズマエッチングするた
め、チャネルとなる半導体面に結晶欠陥が発生し、トラ
ンジスタ特性全体が劣化されることになる。
さらに、構造的に見て、この半導体記憶装置において
更に素子間隔を縮めると、一方のトランジスタからこの
トランジスタに隣接する他方の記憶用のキャパシタへの
チャージングが生じることがあり、誤動作の原因となっ
てしまう。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、上記構造上および製造工程上
の問題がすべて解決された縦型MOSトランジスタを提供
することにある。
〔問題点を解決するための手段〕
単結晶シリコンからなる半導体基板と、この半導体基
板の表面に形成されたソース・ドレイン領域としての高
濃度第１導電形の第１の領域と、半導体基板上に形成さ
れた絶縁層と、絶縁層と第１の領域の少なくとも一部と
をエッチングして形成された穴部の側面および底面に沿
って形成された単結晶シリコンからなる第２導電形の第
２の領域と、この第２の領域から連続して絶縁層上に形
成された単結晶シリコンおよび多結晶シリコンからなる
高濃度第１導電形の第３の領域と、第２の領域および第
３の領域の表面に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上の第２の領域の部分に導電物質を埋め込むこ
とにより形成されたゲート電極とをトランジスタに有す
るようにしたものである。
〔作用〕
本発明においては、均一性と再現性に優れ且つ高密度
な縦型MOSトランジスタを得ることができる。
〔実施例〕
本発明に係わる縦型MOSトランジスタの一実施例を第
１図に示す。第１図において、21は単結晶の（100）面
を主面とするシリコン基板、22は砒素を高濃度にドープ
した第１の領域としての拡散層、23は厚さ１μｍの絶縁
層としてのSiO2層であり、SiO2層23は反応性イオンエッ
チングによってほぼ垂直な壁面を有する穴状に加工され
ている。この穴の加工はシリコン基板21にまで及び、拡
散層22が壁面として露出している。
また、24はこの壁面に沿って堆積されたアモルファス
シリコン層が600℃程度のアニールによって拡散層22に
接した領域から結晶性をひろってエピタキシャルに再結
晶成長させられた第２の領域としての単結晶シリコン層
である。25は後述するゲート電極27をマスクにイオン注
入された高濃度砒素によってｎ型にドープされた第３の
領域であり、この活性化の熱処理時に拡散層22から不純
物が単結晶シリコン層24へ拡散し、同じくｎ型領域28が
形成されている。26はゲート絶縁膜としてのゲート酸化
膜、27は多結晶シリコン又はシリサイド材料によるゲー
ト電極である。
次に、本装置の構造の利点について述べるために、基
本的な製作工程について第２図を用いて説明する。ま
ず、写真製版によって選択された領域に砒素が50keVで
２×1015/cm2イオン注入され、活性化のための熱処理が
ほどこされ、拡散層22が形成される（第２図（ａ））。
次に、減圧CVD法で厚さ１μｍのSiO2層23が形成され
る（第２図（ｂ））。
次に、SiO2層23と下地砒素ドーピング層である拡散層
22とが同時にエッチングされ、ほぼ垂直な壁面が形成さ
れる（第２図（ｃ））。
次に、減圧CVD法で多結晶シリコン層が2000Åの厚み
にウェハ全面に堆積され、それに続く斜めからのSiイオ
ン注入（50keV,5×1015/cm2）でアモルファス化された
アモルファスシリコン層29となる。この状態から600℃
で８時間の熱処理を行なうと、アモルファスシリコン層
29は下地の砒素拡散層22で単結晶シリコンの結晶性をひ
ろって壁面を上方へエピタキシャル成長し、SiO2層23の
壁面近傍では単結晶シリコン層24となる（第２図
（ｄ））。
次に、1000℃，ドライO2中で酸化し、厚さ200Åゲー
ト酸化膜26を形成する（第２図（ｅ））。
最後に、燐をドープした多結晶シリコンを堆積し、パ
ターニングあるいはエッチバックによって形状を成形し
てゲート電極27とした後、矢印30で示すように砒素イオ
ンを注入して表面層をｎ型領域25とする。適当な熱処理
によって、砒素は、SiO2層23の壁面上で単結晶化された
シリコン層28の両側へ拡散し、拡散部分はソース・ドレ
イン領域となる。
上記製作工程で明らかなように、この縦型MOSトラン
ジスタでは、チャネル長がSiO2層23の厚みで決定され、
穴のエッチングの不均一は特性に影響しない。例えば、
第１図と第２図（ｆ）を比較した場合、穴の深さは異な
るが、SiO2層23の厚みを同一にすればチャネル長は同一
であり、特性には穴の深さは影響しない。
また、この縦型MOSトランジスタは、下面をSiO2層23
の壁面とするSOI（Silicon on Insulator）デバイスで
あり、隣接するMOSトランジスタとの分離に関しては一
切の問題を生じないという特徴を有している。従って、
スイッチングトランジスタとしてダイナミックRAMのメ
モリセルに応用すれば、均一性の良さと再現性の良さに
加えて、高密度化が達成できる。
第３図は、この縦型MOSトランジスタをダイナミックR
AMのメモリセルに応用した場合の一例を示す。また、第
４図は穴の片面だけを用いて縦型MOSトランジスタとし
た場合を示す。なお第３図，第４図において第１図と同
一部分又は相当部分には同一符号が付してある。
なお、上記実施例では穴形状の場合について示した
が、溝形状であっても本発明は適用でき、同様の効果を
奏する。この穴形状又は溝形状の壁面の角度は主面に対
して60〜90度あればよい。また、ゲート電極27は多結晶
シリコンから成るとしたが、シリサイド材料により形成
してもよい。
〔発明の効果〕
以上説明したように本発明は、絶縁層と第１の領域の
少なくとも一部とをエッチングして形成された穴部の壁
面および底面に沿って第１導電形の第２の領域を形成し
たことにより、チャネル長が絶縁層の厚みのみで決定さ
れるようになり、特性の均一性および再現性が良いとい
う効果がある。また、チャネルの下面が絶縁層であるこ
とにより、隣接するトランジスタとは完全に分離される
ので、高密度にできるという効果もある。
【図面の簡単な説明】
第１図は本発明に係わる縦型MOSトランジスタの一実施
例を示す断面図、第２図は第１図のトランジスタと同様
の構造のものの製作工程を示す断面図、第３図は第１図
の縦型MOSトランジスタをダイナミックRAMのメモリセル
に応用した場合を示す断面図、第４図は穴又は溝の片面
だけを用いた縦型MOSトランジスタを示す断面図、第５
図および第６図は従来の縦型MOSトランジスタを示す平
面図および断面図、第７図は従来の縦型MOSトランジス
タの製作工程を示す断面図である。 21……シリコン基板、22……拡散層、23……SiO2層、24
……単結晶シリコン層、25,28……ｎ型領域、26……ゲ
ート酸化膜、27……ゲート電極。
フロントページの続き (72)発明者 大崎 明彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−35463（ＪＰ，Ａ) 特開 昭59−138367（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】単結晶シリコンからなる半導体基板と、こ
    の半導体基板の表面に形成されたソース・ドレイン領域
    としての高濃度第１導電形の第１の領域と、前記半導体
    基板上に形成された絶縁層と、前記絶縁層と前記第１の
    領域の少なくとも一部とをエッチングして形成された穴
    部の壁面および底面に沿って形成された単結晶シリコン
    からなる第２導電形の第２の領域と、この第２の領域か
    ら連続して前記絶縁層上に形成された単結晶シリコンお
    よび多結晶シリコンからなる高濃度第１導電形の第３の
    領域と、前記第２の領域および第３の領域の表面に形成
    されたゲート絶縁膜と、このゲート絶縁膜上の第２の領
    域の部分に導電物質を埋め込むことにより形成されたゲ
    ート電極とを有することを特徴とする縦型MOSトランジ
    スタ。
  2. 【請求項２】導電物質は多結晶半導体又はシリサイド材
    料であることを特徴とする特許請求の範囲第１項記載の
    縦型MOSトランジスタ。
  3. 【請求項３】穴部の側面の角度は主面に対して60度〜90
    度であることを特徴とする特許請求の範囲第１項記載の
    縦型MOSトランジスタ。
JP61287322A 1986-12-01 1986-12-01 縦型ｍｏｓトランジスタ Expired - Lifetime JPH088357B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61287322A JPH088357B2 (ja) 1986-12-01 1986-12-01 縦型ｍｏｓトランジスタ
US07/127,138 US4845537A (en) 1986-12-01 1987-12-01 Vertical type MOS transistor and method of formation thereof
US07/341,596 US5017504A (en) 1986-12-01 1989-04-21 Vertical type MOS transistor and method of formation thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61287322A JPH088357B2 (ja) 1986-12-01 1986-12-01 縦型ｍｏｓトランジスタ

Publications (2)

Publication Number Publication Date
JPS63140581A JPS63140581A (ja) 1988-06-13
JPH088357B2 true JPH088357B2 (ja) 1996-01-29

Family

ID=17715858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61287322A Expired - Lifetime JPH088357B2 (ja) 1986-12-01 1986-12-01 縦型ｍｏｓトランジスタ

Country Status (2)

Country Link
US (1) US4845537A (ja)
JP (1) JPH088357B2 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2795874B2 (ja) * 1989-02-28 1998-09-10 株式会社日立製作所 半導体記憶装置及び半導体装置
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
JPH0834302B2 (ja) * 1990-04-21 1996-03-29 株式会社東芝 半導体記憶装置
US5276343A (en) * 1990-04-21 1994-01-04 Kabushiki Kaisha Toshiba Semiconductor memory device having a bit line constituted by a semiconductor layer
US5229310A (en) * 1991-05-03 1993-07-20 Motorola, Inc. Method for making a self-aligned vertical thin-film transistor in a semiconductor device
US5308997A (en) * 1992-06-22 1994-05-03 Motorola, Inc. Self-aligned thin film transistor
US5364810A (en) * 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US5567958A (en) * 1995-05-31 1996-10-22 Motorola, Inc. High-performance thin-film transistor and SRAM memory cell
US5736435A (en) * 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
US5918122A (en) 1997-02-11 1999-06-29 Micron Technology, Inc. Methods of forming integrated circuitry, DRAM cells and capacitors
US6214727B1 (en) * 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US6238971B1 (en) 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
US5905280A (en) 1997-02-11 1999-05-18 Micron Technology, Inc. Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US5885863A (en) * 1997-03-31 1999-03-23 Kabushiki Kaisha Toshiba Method of making a contact for contacting an impurity region formed in a semiconductor substrate
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
KR100259078B1 (ko) 1997-08-14 2000-06-15 김영환 박막트랜지스터 및 이의 제조방법
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6359302B1 (en) 1997-10-16 2002-03-19 Micron Technology, Inc. DRAM cells and integrated circuitry, and capacitor structures
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6025225A (en) 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6134175A (en) * 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
DE10011889A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Speicherzelle mit Graben und Verfahren zu ihrer Herstellung
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
JP5248819B2 (ja) * 2006-08-07 2013-07-31 三星電子株式会社 トランジスタ及びその製造方法
KR100772935B1 (ko) 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3912546A (en) * 1974-12-06 1975-10-14 Hughes Aircraft Co Enhancement mode, Schottky-barrier gate gallium arsenide field effect transistor
US4291327A (en) * 1978-08-28 1981-09-22 Bell Telephone Laboratories, Incorporated MOS Devices
DE3040873C2 (de) * 1980-10-30 1984-02-23 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Feldeffekttransistor
FR2513016A1 (fr) * 1981-09-14 1983-03-18 Radiotechnique Compelec Transistor v mos haute tension, et son procede de fabrication
JPS6050063B2 (ja) * 1982-08-24 1985-11-06 株式会社東芝 相補型ｍｏｓ半導体装置及びその製造方法
JPS59138367A (ja) * 1983-01-28 1984-08-08 Sony Corp 半導体装置
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
US4755867A (en) * 1986-08-15 1988-07-05 American Telephone And Telegraph Company, At&T Bell Laboratories Vertical Enhancement-mode Group III-V compound MISFETs
US4763180A (en) * 1986-12-22 1988-08-09 International Business Machines Corporation Method and structure for a high density VMOS dynamic ram array

Also Published As

Publication number Publication date
US4845537A (en) 1989-07-04
JPS63140581A (ja) 1988-06-13

Similar Documents

Publication Publication Date Title
JPH088357B2 (ja) 縦型ｍｏｓトランジスタ
US5017504A (en) Vertical type MOS transistor and method of formation thereof
KR100440508B1 (ko) 집적cmos회로장치및그제조방법
US5545586A (en) Method of making a transistor having easily controllable impurity profile
US5811283A (en) Silicon on insulator (SOI) dram cell structure and process
KR0163759B1 (ko) 반도체장치 및 반도체기억장치
US6770534B2 (en) Ultra small size vertical MOSFET device and method for the manufacture thereof
KR100237279B1 (ko) Misfet, 상보형misfet 및 그 제조방법
US4116720A (en) Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance
EP0166218B1 (en) Silicon-on-insulator transistors
US5766988A (en) Fabricating method for a thin film transistor with a negatively sloped gate
KR100737920B1 (ko) 반도체 소자 및 그 형성 방법
JPH0797625B2 (ja) 半導体記憶装置
JPH06101546B2 (ja) １トランジスタ・メモリ・セル装置の製造方法
US5682052A (en) Method for forming isolated intra-polycrystalline silicon structure
US20010017392A1 (en) Vertical transport MOSFETs and method for making the same
JP3450682B2 (ja) 半導体記憶装置およびその製造方法
JPH0348656B2 (ja)
US6271064B2 (en) Thin film transistor and method of manufacturing the same
KR20040074347A (ko) 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법
JP3223693B2 (ja) バイポーラ素子
US4225879A (en) V-MOS Field effect transistor for a dynamic memory cell having improved capacitance
JP2000058790A (ja) 半導体装置およびその製造方法
JP3022714B2 (ja) 半導体装置およびその製造方法
JPH0974189A (ja) 半導体装置の製造方法