JPH087442Y2

JPH087442Y2 - プログラマブルコントローラの入出力装置

Info

Publication number: JPH087442Y2
Application number: JP3323390U
Authority: JP
Inventors: 和彦佐藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1990-03-29
Filing date: 1990-03-29
Publication date: 1996-03-04
Anticipated expiration: 2005-03-29
Also published as: JPH03124202U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、制御対象の電子機器とプログラマブルコン
トローラとの間で転送する情報信号のレベル変換を行う
プログラマブルコントローラの入出力装置に関する。

〔従来の技術〕

プログラマブルコントローラは制御対象の機器からそ
の動作状態を示す情報信号を受信し、この情報信号に基
づいてシーケンス演算を行った後、シーケンス演算結果
を電子機器に対して送信している。このようなプログラ
マブルコントローラの一般的なシステム構成を第２図に
示す。

第２図において、制御対象機器に情報送信を行う際、
中央演算処理装置（CPU）10は情報信号に割当てたアド
レス信号をアドレスバス41に出力すると共に、データバ
ス42に複数ビットの情報信号を出力する。さらに、CPU1
0は情報送信を行う旨のライト（書き込み）信号を発生
する。デコーダ20はこのアドレス信号をコード識別する
ことにより、情報信号の送信を検知し、入出力インタフ
ェー30を動作可能状態とするチップセレクト信号を発生
する。このチップセレクト信号および上記ライト信号に
よりレジスタ34用のゲート回路32が開き、データバス42
上の情報信号がレジスタ34に保持（ラッチ）される。ま
た、デコーダ36はアドレスバス41上のアドレス信号をコ
ード識別することにより送信対象の入出力装置60を動作
可能とするチップセレクト信号を発生する。このチップ
セレクト信号により動作可能となった入出力装置60はデ
ータバス51上に保持出力されている情報信号をレジスタ
61で保持した後、レベル変換回路62において、情報信号
を制御信号レベルから伝送信号レベルに変換する。

本例は情報信号を出力する場合についての回路構成を
示しているが、制御対象機器から情報信号を入力する場
合は上述と逆の手順でレベル変換された入力情報信号を
入出力インタフェース30内のレジスタに保持し、この保
持情報をCPU10により読出している。

このようなプログラマブルコントローラは装置内の故
障診断を行う機能を有しており、電源起動時に、情報信
号を記憶するメモリ（不図示）の正常確認や信号バスの
断線異常を検出することが可能となっている。

〔考案が解決しようとする課題〕

しかしながら、従来この種のプログラマブルコントロ
ーラではプログラマブルコントローラ本体内の入出力イ
ンタフェース30と外部の入出力装置60群との接続信号バ
ス（直結入出力バスと称す）50の断線異常の検出精度が
悪いという不具合があった。この点について詳しく説明
する。第２図において、異常診断時にCPU10は入出力イ
ンタフェース30のレジスタ34にレベル“H"の異常検知用
のビット信号を出力する。もし、図中Ｐ点に断線がある
と、そのビット信号は双方向端子には到達せず、したが
ってプルアップ抵抗36により作成されたレベル“L"のビ
ット信号がゲート回路32に保持出力される。

次に、CPU10はリード信号を発生して、ゲート回路32
の出力信号を読出し、各ビット信号のレベル状態を判定
する。断線のあったビット信号は上述のようにレベル
“L"であり、異常のないビット信号はレジスタ34の保持
出力レベルすなわち、レベル“H"であるので、このレベ
ル変化により断線の信号線を検出する。

しかしながら、このような検出方法では、断線の信号
線が接地（GND）したり、他の信号線と短絡した場合、
期待するレベルのビット信号を読み戻すことができな
い。

そこで、本考案の目的は上述の点に鑑みて、信号線の
短絡の異常をもプログラマブルコントローラ本体側で容
易に検知することの可能なプログラマブルコントローラ
の入出力装置を提供することにある。

〔課題を解決するための手段〕

このような目的を達成するために、本発明は、プログ
ラマブルコントローラと制御対象機器との間で授受する
情報信号を転送し、転送先の信号レベルに前記情報信号
をレベル変換するプログラマブルコントローラの入出力
装置において、前記プログラマブルコントローラから受
信する情報信号または当該プログラマブルコントローラ
へ送信する情報信号を保持する保持手段と、前記プログ
ラマブルコントローラの書き込み指示信号により当該プ
ログラマブルコントローラから送信の異常検知用信号を
前記保持手段に保持させ、前記プログラマブルコントロ
ーラの読出し指示信号により当該保持手段に保持された
異常検知用信号を前記プログラマブルコントローラに応
答送信する制御手段とを具えたことを特徴とする。

〔作用〕

本考案では、転送用のために情報信号を保持する従来
の保持手段に、異常検知信号を保持させ、制御回路によ
り異常検知用信号を応答送信させる。プログラマブルコ
ントローラは送信の異常検知用信号と、受信の異常検知
用信号の一致比較を行うことにより、信号線の異常有無
を判定することができる。

また複数の情報信号用信号線の異常を検知するときに
は異常検知用信号の信号レベルをそれぞれことなるレベ
ルに設定すればよく、この結果、信号線間の短絡が生じ
ても応答受信の信号の一致判別および不一致の場合のレ
ベル判定により短絡異常を検出することができる。

〔実施例〕

以下の図面を参照して本考案の一実施例を詳細に説明
する。

第１図は本考案の一実施例の入出力装置における１ビ
ットの情報信号を転送する回路を示す。なお、プログラ
マブルコントローラの回路構成は第２図の従来例とほぼ
同様の構成とすることができるが、プログラマブルコン
トローラの入出力インタフェース（第２図において符号
30）から各入出力装置に対してCPUのリード／ライト信
号を供給する点およびプログラマブルコントローラと入
出力装置の接続バス（第２図において符号50）のデータ
バスにプルアップ抵抗を接続していない点が従来例と異
なる。

第１図において、データバスの中の１ビットのデータ
信号を保持回路100の入力端子に入力し、プログラマブ
ルコントローラの入出力インタフェースからのチップセ
レクト信号およびリード／ライト信号のアンド信号を保
持回路100のクロック入力端子に入力する。なお、本実
施例の保持回路100にはＤ型のフリップフロップを用い
る。

保持回路100に保持されたデータ信号はレベル変換回
路120に出力される。保持回路100に異常検知用のデータ
信号を保持させ、プログラマブルコントローラの入出力
インタフェースに異常検知用データ信号を応答送信する
制御回路110は２つのゲート回路32から構成されてい
る。一方のゲート回路はレベル“H"のチップセレクト信
号によりゲートが開き、レベル“H"の書き込み指示
（Ｗ）信号を保持回路100に出力する。他方のゲート回
路はレベル“H"のチップセレクト信号およびレベル“L"
の読出し指示（Ｒ）信号によりゲートが開き、保持回路
100により保持されている異常検知用信号をデータ信号
線を介してプログラマブルコントローラの入出力インタ
フェースに応答送信する。このような回路がデータバス
の各信号線毎に設けられ、１つの入出力装置を構成す
る。

このような回路構成において、異常診断を行う場合、
プログラマブルコントローラのCPUは第１番目の入出力
装置の保持回路をアドレス指定して異常検知用信号およ
びレベル“H"の書き込み指示信号を発生する。

データバスが８ビット構成とした場合、異常検知用信
号をたとえば“1,0,1,0,1,0,1,0"に設定する。このた
め、プログラマブルコントローラの入出力インタフェー
スを介して、第１番目の入出力装置（第２図参照）にの
みレベル“H"のチップセレクト信号が供給される。第１
番目の入出力装置の各保持回路100はチップセレクト信
号および書き込み指示信号により動作可能となり、デー
タバス上の各異常検知信号を保持する。次に、プログラ
マブルコントローラのCPUはライト信号とリード信号に
切換え出力する。この結果、各保持回路100に保持され
た異常検知用信号が応答信号として制御回路110を介し
てデータバス上に出力される。この応答信号は入出力イ
ンタフェースを介して従来と同様手順でCPUに送信され
る。

入出力装置とプログラマブルコントローラとの間のデ
ータバスに断線異常がない場合、CPUで受信の異常検知
用信号は送信時の異常検知信号と同一のビット構成とな
る。CPUは２つのビット比較を行うことにより、第１番
目の入出力装置とプログラマブルコントローラの信号系
の正常確認を行う。次に、CPUは第２番目の入出力装置
に対して、第１番目の入出力装置に送信した異常検知信
号とは異なる異常検知信号、たとえば、“0,1,0,1,0,1,
0,1"を送信する。もしも応答信号のビット構成が送信信
号のビット構成と異なるときは、他の入出力装置の応答
結果を参照して異常原因を診断する。たとえば、第１番
目の入出力装置の応答が正常の場合は、第２番目の入出
力装置内の異常と診断する。また、全ての入出力装置の
応答信号中、１以上の特定ビットが異常となった場合
は、データバス中のその特定ビットの信号線は異常と診
断する。

本実施例では１つの入出力装置に出力する複数ビット
の異常検知信号のレベルをそれぞれ異なったものとする
ことができるので、たとえば、レベル“H"の異常検知用
信号を転送のデータ信号線と、レベル“L"の異常検知用
信号を転送のデータ信号線と、レベル“L"の異常検知用
信号を転送のデータ信号線が短絡した場合は、２つの応
答信号はレベル“H"となる。このため、レベル“L"信号
を送信の信号線が異常とまず診断される。次に、他の入
出力装置に上述と反対のレベルの異常検知信号を出力す
ることにより、短絡相手の信号線が異常と診断される。

以上、説明したように本実施例ではプログラマブルコ
ントローラの入出力装置が、情報信号の保持回路を具え
ていることに着目し、この保持回路に応答機能を持た
せ、プログラマブルコントローラにより、応答信号の有
無およびビット構成を調べることにより、プログラマブ
ルコントローラと入出力装置との間の信号バスの異常検
出を行う。また、本実施例では従来例ではできない信号
線の短絡異常を検出することが可能となるばかりか、入
出力装置の保持回路の故障をも検出することができると
いう利点がある。

本実施例の他、次の例が挙げられる。

１）本実施例では保持回路100をフリップフロップに
より構成するようにしているが、保持回路100にICメモ
リを用いる入出力装置にも本発明を適用可能である。ま
た、双方向に保持可能なレジスタを保持回路100に用い
る場合は、双方向レジスタに読み／書き指示信号を直接
入力するとよい。

２）本実施例ではプログラマブルコントローラから制
御対象機器へ情報信号を出力する入出力装置を例にして
いるが情報信号をプログラマブルコントローラへ入力す
る入出力装置の場合は、制御信号レベルにレベル変換し
た情報信号を保持する保持回路に、プログラマブルコン
トローラからの異常検知用信号の保持（書き込み）機能
を付加することになる。

〔考案の効果〕

以上に説明したように、本考案によれば、プログラマ
ブルコントローラからの異常検知用信号に応答の機能を
入出力装置に付加することにより、プログラマブルコン
トローラでは入出力装置との間の信号バスの異常を検出
できるだけでなく、入出力装置の異常をも信号バス異常
とは別個に識別することができる。また、異常検知用信
号のレベルは所望に設定できるので、従来では不可能で
あった信号線間の短絡異常をも検出することができると
いう新たな効果が得られる。

【図面の簡単な説明】

第１図は本考案実施例の回路構成を示すブロック図、第
２図は従来例のシステム構成を示すブロック図である。 10:中央演算処理装置（CPU）、30:入出力インタフェー
ス、60:入出力装置、100:保持回路、110:制御回路、12
0:レベル変換回路。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 13/00 ３０１Ｅ

Claims

【実用新案登録請求の範囲】

【請求項１】プログラマブルコントローラと制御対象機
器との間で授受する情報信号を転送し、転送先の信号レ
ベルに前記情報信号をレベル変換するプログラマブルコ
ントローラの入出力装置において、前記プログラマブル
コントローラから受信する情報信号または当該プログラ
マブルコントローラへ送信する情報信号を保持する保持
手段と、前記プログラマブルコントローラの書き込み指
示信号により当該プログラマブルコントローラから送信
の異常検知用信号を前記保持手段に保持させ、前記プロ
グラマブルコントローラの読出し指示信号により当該保
持手段に保持された異常検知用信号を前記プログラマブ
ルコントローラに応答送信する制御手段とを具えたこと
を特徴とするプログラマブルコントローラの入出力装
置。