JPH0851159A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0851159A JPH0851159A JP6185009A JP18500994A JPH0851159A JP H0851159 A JPH0851159 A JP H0851159A JP 6185009 A JP6185009 A JP 6185009A JP 18500994 A JP18500994 A JP 18500994A JP H0851159 A JPH0851159 A JP H0851159A
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- metal layer
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- input terminal
- semiconductor integrated
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】
【目的】 配線長を短くしコンタクト数を削減して、信
頼性及び歩留りの向上，高集積化が可能な半導体集積回
路を提供すること。 【構成】 標準セル枠１内に、入力, 出力, 入出力端子
のうちいずれかの端子10A,10B,10C が、横方向には配線
間隔ａを隔て、縦方向には配線間隔ｂを隔てて標準セル
枠１の略対角線上に斜め一列で配置されている。従って
縦配線を引き出さずとも横配線のみで接続可能な箇所が
あり、配線長及びコンタクト数が削減される。
頼性及び歩留りの向上，高集積化が可能な半導体集積回
路を提供すること。 【構成】 標準セル枠１内に、入力, 出力, 入出力端子
のうちいずれかの端子10A,10B,10C が、横方向には配線
間隔ａを隔て、縦方向には配線間隔ｂを隔てて標準セル
枠１の略対角線上に斜め一列で配置されている。従って
縦配線を引き出さずとも横配線のみで接続可能な箇所が
あり、配線長及びコンタクト数が削減される。
Description
【０００１】
【産業上の利用分野】本発明は、自動配置配線レイアウ
トに適した端子の配置構成を有するＬＳＩ等の半導体集
積回路に関する。
トに適した端子の配置構成を有するＬＳＩ等の半導体集
積回路に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴い、人手によるレ
イアウト設計は膨大な設計期間が必要となり、設計コス
トは益々高くなっている。一部の汎用ＬＳＩを除くほと
んどのものでは、人手による設計は非現実的である。そ
こで前もってレイアウト設計され、論理動作検証が終了
している標準セルを使用して、自動配置配線プログラム
により配置配線するレイアウト設計方式が実用化されて
いる。
イアウト設計は膨大な設計期間が必要となり、設計コス
トは益々高くなっている。一部の汎用ＬＳＩを除くほと
んどのものでは、人手による設計は非現実的である。そ
こで前もってレイアウト設計され、論理動作検証が終了
している標準セルを使用して、自動配置配線プログラム
により配置配線するレイアウト設計方式が実用化されて
いる。
【０００３】以下に従来から使用されている二種類の入
力, 出力, 入出力端子配置, 構成について説明する。図
13は、特開昭60−7147号公報に開示されている従来の標
準セルを示す模式的平面図である。図中１は１つの標準
セルの標準セル枠である。標準セル枠１の上辺及び下辺
に、入力，出力，又は入出力用の端子2A,2B,2C,2D,2Eが
所定距離を隔てて一列ずつ配置されている。この従来例
では MOSトランジスタのゲートに当たるポリシリコンを
縦配線に使用し、さらにこのポリシリコンを入力，出
力，又は入出力用の端子として標準セルを構成してい
る。このようにポリシリコンを縦配線に使用した場合
は、単位長当たりの抵抗が比較的高いため、論理ＬＳＩ
の動作速度の点から非常に不利である。
力, 出力, 入出力端子配置, 構成について説明する。図
13は、特開昭60−7147号公報に開示されている従来の標
準セルを示す模式的平面図である。図中１は１つの標準
セルの標準セル枠である。標準セル枠１の上辺及び下辺
に、入力，出力，又は入出力用の端子2A,2B,2C,2D,2Eが
所定距離を隔てて一列ずつ配置されている。この従来例
では MOSトランジスタのゲートに当たるポリシリコンを
縦配線に使用し、さらにこのポリシリコンを入力，出
力，又は入出力用の端子として標準セルを構成してい
る。このようにポリシリコンを縦配線に使用した場合
は、単位長当たりの抵抗が比較的高いため、論理ＬＳＩ
の動作速度の点から非常に不利である。
【０００４】また近年の自動配置配線レイアウトの配線
方式は、半導体プロセス技術の進歩に伴い、従来の２層
配線から３層，４層へと多層になっており、高集積化が
進んでいる。従って標準セルにおいても、最上の金属層
である第３メタル層での横配線が可能となり、入力，出
力，又は入出力用の端子を中央に配置することが可能と
なり、実用化されている。図14は、このような標準セル
を示す模式的平面図である。入力，出力，又は入出力用
の端子3A,3B,3C,3D は標準セル枠１の中央に横一列に所
定距離を隔てて配置されている。ここで端子3A,3B,3C,3
D は、第３メタル層の下側の金属層である第２メタル層
を使用する場合が一般的であるが、第２メタル層，第３
メタル層の両方、又は第２メタル層と第３メタル層とを
接続するコンタクトを使用する場合もある。
方式は、半導体プロセス技術の進歩に伴い、従来の２層
配線から３層，４層へと多層になっており、高集積化が
進んでいる。従って標準セルにおいても、最上の金属層
である第３メタル層での横配線が可能となり、入力，出
力，又は入出力用の端子を中央に配置することが可能と
なり、実用化されている。図14は、このような標準セル
を示す模式的平面図である。入力，出力，又は入出力用
の端子3A,3B,3C,3D は標準セル枠１の中央に横一列に所
定距離を隔てて配置されている。ここで端子3A,3B,3C,3
D は、第３メタル層の下側の金属層である第２メタル層
を使用する場合が一般的であるが、第２メタル層，第３
メタル層の両方、又は第２メタル層と第３メタル層とを
接続するコンタクトを使用する場合もある。
【０００５】このような３メタル層配線方式による従来
例では、標準セル内において横配線が可能な部分は第３
メタル層を使用して配線を行い、横配線で接続不可能な
部分は標準セル外の配線領域を使用している。従って上
述の２メタル層配線方式よりも高集積な自動配置配線を
行えるという利点がある。
例では、標準セル内において横配線が可能な部分は第３
メタル層を使用して配線を行い、横配線で接続不可能な
部分は標準セル外の配線領域を使用している。従って上
述の２メタル層配線方式よりも高集積な自動配置配線を
行えるという利点がある。
【０００６】図15は、図14に示す如き構成を有する複数
の標準セルにおいて自動配置配線を行った設計パターン
を示す模式図である。この設計パターンは図16に示す回
路を自動配置配線したものである。インバータ回路8Aは
入力端子4Vと出力端子4Tとを有し、インバータ回路8Bは
入力端子4Sと出力端子4Rとを有する。NAND回路8Cは４つ
の入力端子4L,4M,4O,4P と１つの出力端子4Nとを有し、
NAND回路8Dは４つの入力端子4D,4E,4F,4G と１つの出力
端子4Cとを有する。インバータ回路8Eは入力端子4Bと出
力端子4Aとを有し、NAND回路8Fは３つの入力端子4H,4I,
4Jと１つの出力端子4Kとを有する。各端子（4A,4B,4C,4
D,4E,4F,4G,4H,4I,4J,4K,4L,4M,4N,4O,4P,4S,4T,4V) は
横一列に配置されている。
の標準セルにおいて自動配置配線を行った設計パターン
を示す模式図である。この設計パターンは図16に示す回
路を自動配置配線したものである。インバータ回路8Aは
入力端子4Vと出力端子4Tとを有し、インバータ回路8Bは
入力端子4Sと出力端子4Rとを有する。NAND回路8Cは４つ
の入力端子4L,4M,4O,4P と１つの出力端子4Nとを有し、
NAND回路8Dは４つの入力端子4D,4E,4F,4G と１つの出力
端子4Cとを有する。インバータ回路8Eは入力端子4Bと出
力端子4Aとを有し、NAND回路8Fは３つの入力端子4H,4I,
4Jと１つの出力端子4Kとを有する。各端子（4A,4B,4C,4
D,4E,4F,4G,4H,4I,4J,4K,4L,4M,4N,4O,4P,4S,4T,4V) は
横一列に配置されている。
【０００７】インバータ回路8Aの入力端子4Vは、他のセ
ル群にある標準セル41A と配線6Aにて接続されており、
その出力端子4Tは配線9AにてNAND回路8Cの入力端子4Mと
接続されている。NAND回路8Cの入力端子4Pは配線6Aにて
標準セル41A と、入力端子4Lは配線6Bにて標準セル41B
と、入力端子4Oは配線6Cにて標準セル41C と、夫々接続
されており、その出力端子4Nは配線9CにてNAND回路8Dの
入力端子4E及びインバータ回路8Eの入力端子4Bと接続さ
れている。インバータ回路8Bの入力端子4Sは配線6Dにて
標準セル41D と接続されており、その出力端子4Rは配線
9BにてNAND回路8Dの入力端子4D及びNAND回路8Fの入力端
子4Hと接続されている。
ル群にある標準セル41A と配線6Aにて接続されており、
その出力端子4Tは配線9AにてNAND回路8Cの入力端子4Mと
接続されている。NAND回路8Cの入力端子4Pは配線6Aにて
標準セル41A と、入力端子4Lは配線6Bにて標準セル41B
と、入力端子4Oは配線6Cにて標準セル41C と、夫々接続
されており、その出力端子4Nは配線9CにてNAND回路8Dの
入力端子4E及びインバータ回路8Eの入力端子4Bと接続さ
れている。インバータ回路8Bの入力端子4Sは配線6Dにて
標準セル41D と接続されており、その出力端子4Rは配線
9BにてNAND回路8Dの入力端子4D及びNAND回路8Fの入力端
子4Hと接続されている。
【０００８】NAND回路8Dの入力端子4Fは配線6Eにて標準
セル41E と、入力端子4Gは配線6Fにて標準セル41F と夫
々接続されており、その出力端子4Cは標準セル42A と配
線7Aにて接続されている。NAND回路8Fの入力端子4Iは配
線6Eにて標準セル41E と、入力端子4Jは配線6Fにて標準
セル41F と夫々接続されており、その出力端子4Kは標準
セル42C と配線7Cにて接続されている。インバータ回路
8Eの出力端子4Aは配線7Bにて標準セル42B と接続されて
いる。
セル41E と、入力端子4Gは配線6Fにて標準セル41F と夫
々接続されており、その出力端子4Cは標準セル42A と配
線7Aにて接続されている。NAND回路8Fの入力端子4Iは配
線6Eにて標準セル41E と、入力端子4Jは配線6Fにて標準
セル41F と夫々接続されており、その出力端子4Kは標準
セル42C と配線7Cにて接続されている。インバータ回路
8Eの出力端子4Aは配線7Bにて標準セル42B と接続されて
いる。
【０００９】図15における破線は、図示の如く横配線で
あり、第３メタル層を使用する。また一点鎖線は縦配線
であり、第２メタル層を使用する。図中5A〜5Oは、これ
ら第２メタル層（縦配線）と第３メタル層（横配線）と
を接続するコンタクトである。
あり、第３メタル層を使用する。また一点鎖線は縦配線
であり、第２メタル層を使用する。図中5A〜5Oは、これ
ら第２メタル層（縦配線）と第３メタル層（横配線）と
を接続するコンタクトである。
【００１０】図15に示す如く同じセル列の入, 出力端子
を接続する場合、例えば入力端子4Bと入力端子4Eとを接
続する場合、入力端子4B,4E の夫々から上方向へ縦配線
を第２メタル層で引き出し、これら縦配線と横配線（第
３メタル層）である配線9Cとはコンタクト5A,5D にて接
続する。またこの配線9Cはコンタクト5Kにて、出力端子
4Nから上方向へ引き出された縦配線とも接続されてい
る。また入力端子4Mと出力端子4Tとは、夫々から下方向
へ引き出された縦配線と配線9Aとをコンタクト5J,5N に
て接続することにより接続されている。
を接続する場合、例えば入力端子4Bと入力端子4Eとを接
続する場合、入力端子4B,4E の夫々から上方向へ縦配線
を第２メタル層で引き出し、これら縦配線と横配線（第
３メタル層）である配線9Cとはコンタクト5A,5D にて接
続する。またこの配線9Cはコンタクト5Kにて、出力端子
4Nから上方向へ引き出された縦配線とも接続されてい
る。また入力端子4Mと出力端子4Tとは、夫々から下方向
へ引き出された縦配線と配線9Aとをコンタクト5J,5N に
て接続することにより接続されている。
【００１１】さらに入力端子4D,4H,出力端子4R間の接続
は、配線9Bを配線9Cより上側に設け、入力端子4B,4E か
らの縦配線より長い縦配線を、入力端子4D,4H,出力端子
4Rから上方向へ引き出し、これら縦配線と配線9Bとをコ
ンタクト5C,5G,5Mにて接続することにより実現してい
る。各入, 出力端子と標準セル41A 〜41F, 42A〜42C と
の接続は、縦方向に接続する場合は縦配線で、横方向に
接続する場合は縦配線を引き出しコンタクトを経て、又
は直接横配線で接続している。
は、配線9Bを配線9Cより上側に設け、入力端子4B,4E か
らの縦配線より長い縦配線を、入力端子4D,4H,出力端子
4Rから上方向へ引き出し、これら縦配線と配線9Bとをコ
ンタクト5C,5G,5Mにて接続することにより実現してい
る。各入, 出力端子と標準セル41A 〜41F, 42A〜42C と
の接続は、縦方向に接続する場合は縦配線で、横方向に
接続する場合は縦配線を引き出しコンタクトを経て、又
は直接横配線で接続している。
【００１２】近年では、３層メタル自動配置配線プログ
ラムの開発が進み、第２メタル層と第３メタル層とを接
続するコンタクト、又は第２メタル層を使用していた入
力，出力，又は入出力用の端子を、第２メタル層とその
下側に形成される第１メタル層とを接続するコンタク
ト、又は第１メタル層を使用して形成する半導体集積回
路が開発されている。ここで第１メタル層は、素子形成
にも使用されている。
ラムの開発が進み、第２メタル層と第３メタル層とを接
続するコンタクト、又は第２メタル層を使用していた入
力，出力，又は入出力用の端子を、第２メタル層とその
下側に形成される第１メタル層とを接続するコンタク
ト、又は第１メタル層を使用して形成する半導体集積回
路が開発されている。ここで第１メタル層は、素子形成
にも使用されている。
【００１３】図17は、図14に示す如き構成を有する複数
の標準セルにおいて、このような３層メタル自動配置配
線プログラムを使用して自動配置配線を行った従来の設
計パターンを示す模式図である。この設計パターンは図
18に示す回路を自動配置配線したものである。インバー
タ回路23A は入力端子25A,出力端子25B を有し、 NOR回
路23B は入力端子25C,25D,25E,出力端子25F を有する。
NOR回路23C は入力端子25G,25H,出力端子25I を有し、
NOR回路23D は入力端子25J,25K,出力端子25Lを有す
る。各端子（25A,25B,25C,25D,25E,25F,25G,25H,25I,25
J,25K,25L)は、図14に示す如く横一列に配置されてい
る。
の標準セルにおいて、このような３層メタル自動配置配
線プログラムを使用して自動配置配線を行った従来の設
計パターンを示す模式図である。この設計パターンは図
18に示す回路を自動配置配線したものである。インバー
タ回路23A は入力端子25A,出力端子25B を有し、 NOR回
路23B は入力端子25C,25D,25E,出力端子25F を有する。
NOR回路23C は入力端子25G,25H,出力端子25I を有し、
NOR回路23D は入力端子25J,25K,出力端子25Lを有す
る。各端子（25A,25B,25C,25D,25E,25F,25G,25H,25I,25
J,25K,25L)は、図14に示す如く横一列に配置されてい
る。
【００１４】インバータ回路8Aの入力端子25A は、他の
セル群にある標準セル43A と配線21A にて接続されてお
り、その出力端子25B は配線24A にて NOR回路23B の入
力端子25C と接続されている。 NOR回路23B の入力端子
25D は配線21B にて標準セル43B と、入力端子25E は配
線21C にて標準セル43C と、夫々接続されており、その
出力端子25F は配線24B にて NOR回路23D の入力端子25
K と接続されている。NOR回路23C の入力端子25G は配
線21C にて標準セル43C と、入力端子25H は配線21D に
て標準セル43D と夫々接続されており、その出力端子25
I は配線24C にて NOR回路23D の入力端子25J と接続さ
れている。 NOR回路23D の出力端子25Lは配線22にて標
準セル44と接続されている。
セル群にある標準セル43A と配線21A にて接続されてお
り、その出力端子25B は配線24A にて NOR回路23B の入
力端子25C と接続されている。 NOR回路23B の入力端子
25D は配線21B にて標準セル43B と、入力端子25E は配
線21C にて標準セル43C と、夫々接続されており、その
出力端子25F は配線24B にて NOR回路23D の入力端子25
K と接続されている。NOR回路23C の入力端子25G は配
線21C にて標準セル43C と、入力端子25H は配線21D に
て標準セル43D と夫々接続されており、その出力端子25
I は配線24C にて NOR回路23D の入力端子25J と接続さ
れている。 NOR回路23D の出力端子25Lは配線22にて標
準セル44と接続されている。
【００１５】図17における破線は、図示の如く横配線で
あり、第３メタル層を使用する。また一点鎖線は縦配線
であり、第２メタル層を使用する。さらに二重線は横配
線であり第１メタル層を使用する。図中 26A〜26D は、
第２メタル層（縦配線）と第３メタル層（横配線）とを
接続するコンタクトである。
あり、第３メタル層を使用する。また一点鎖線は縦配線
であり、第２メタル層を使用する。さらに二重線は横配
線であり第１メタル層を使用する。図中 26A〜26D は、
第２メタル層（縦配線）と第３メタル層（横配線）とを
接続するコンタクトである。
【００１６】インバータ回路23A, NOR回路23B,23C,23D
間の配線について説明する。出力端子25B と入力端子25
C とは第１メタル層を使用した横配線（24A)にて直接接
続され、出力端子25I と入力端子25J とは同じく第１メ
タル層を使用した横配線（24C)にて直接接続されてい
る。入力端子25E と入力端子25G とは、夫々から縦配線
を引き出し、コンタクト26A,第３メタル層を使用した横
配線, コンタクト26C を介して接続されている。出力端
子25F と入力端子25K とは、夫々から縦配線を引き出
し、コンタクト26B,第３メタル層を使用した横配線, コ
ンタクト26D を介して接続されている。また配線21A,21
B,21C,21D,22は、第２メタル層を使用した縦配線を使用
する。
間の配線について説明する。出力端子25B と入力端子25
C とは第１メタル層を使用した横配線（24A)にて直接接
続され、出力端子25I と入力端子25J とは同じく第１メ
タル層を使用した横配線（24C)にて直接接続されてい
る。入力端子25E と入力端子25G とは、夫々から縦配線
を引き出し、コンタクト26A,第３メタル層を使用した横
配線, コンタクト26C を介して接続されている。出力端
子25F と入力端子25K とは、夫々から縦配線を引き出
し、コンタクト26B,第３メタル層を使用した横配線, コ
ンタクト26D を介して接続されている。また配線21A,21
B,21C,21D,22は、第２メタル層を使用した縦配線を使用
する。
【００１７】
【発明が解決しようとする課題】従来の入力, 出力, 入
出力端子の配置では、横方向へ配線を行う場合、左右の
端子が障害物となる。従って縦配線を引き出し、縦配線
と横配線とを接続するコンタクトを端子数と同数設けて
接続するので、配線長が長く、動作速度が低下するとい
う問題がある。さらに第２メタル層と第３メタル層との
間を複数回層間移動するので、コンタクトの数が多く、
信頼性, 歩留りが低下するという問題もある。
出力端子の配置では、横方向へ配線を行う場合、左右の
端子が障害物となる。従って縦配線を引き出し、縦配線
と横配線とを接続するコンタクトを端子数と同数設けて
接続するので、配線長が長く、動作速度が低下するとい
う問題がある。さらに第２メタル層と第３メタル層との
間を複数回層間移動するので、コンタクトの数が多く、
信頼性, 歩留りが低下するという問題もある。
【００１８】本発明は、斯かる事情に鑑みてなされたも
のであり、入力, 出力, 又は入出力用の端子を斜め方向
にずらせて配置することにより、配線長を短くしコンタ
クト数を削減して、信頼性及び歩留りの向上，高集積化
が可能な半導体集積回路を提供することを目的とする。
のであり、入力, 出力, 又は入出力用の端子を斜め方向
にずらせて配置することにより、配線長を短くしコンタ
クト数を削減して、信頼性及び歩留りの向上，高集積化
が可能な半導体集積回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】第１発明に係る半導体集
積回路は、セル内の隣合う端子は、縦方向，横方向共に
配線間隔の整数倍だけ隔てて配置されていることを特徴
とする。
積回路は、セル内の隣合う端子は、縦方向，横方向共に
配線間隔の整数倍だけ隔てて配置されていることを特徴
とする。
【００２０】第２発明に係る半導体集積回路は、第１発
明において、端子は、セルの略対角線上に並ぶ配線交叉
点に配置されていることを特徴とする。
明において、端子は、セルの略対角線上に並ぶ配線交叉
点に配置されていることを特徴とする。
【００２１】第３発明に係る半導体集積回路は、第１発
明において、端子は、セルの斜め方向に並ぶ配線交叉点
に配置されていることを特徴とする。
明において、端子は、セルの斜め方向に並ぶ配線交叉点
に配置されていることを特徴とする。
【００２２】第４発明に係る半導体集積回路は、第３発
明において、端子は、セルの斜め方向に複数列で並ぶ配
線交叉点に配置されていることを特徴とする。
明において、端子は、セルの斜め方向に複数列で並ぶ配
線交叉点に配置されていることを特徴とする。
【００２３】第５発明に係る半導体集積回路は、第１発
明において、出力，又は入出力用の端子は、縦方向及び
横方向に単独で存在することを特徴とする。
明において、出力，又は入出力用の端子は、縦方向及び
横方向に単独で存在することを特徴とする。
【００２４】第６発明に係る半導体集積回路は、第１〜
第５発明のいずれかにおいて、一の金属層を縦配線に使
用し、他の金属層を横配線に使用しており、端子は、一
の金属層と他の金属層とを接続するコンタクトで形成し
てあることを特徴とする。
第５発明のいずれかにおいて、一の金属層を縦配線に使
用し、他の金属層を横配線に使用しており、端子は、一
の金属層と他の金属層とを接続するコンタクトで形成し
てあることを特徴とする。
【００２５】第７発明に係る半導体集積回路は、第１〜
第５発明のいずれかにおいて、一の金属層を縦配線に使
用し、他の金属層を横配線に使用しており、端子は、一
の金属層及び／又は他の金属層で形成してあることを特
徴とする。
第５発明のいずれかにおいて、一の金属層を縦配線に使
用し、他の金属層を横配線に使用しており、端子は、一
の金属層及び／又は他の金属層で形成してあることを特
徴とする。
【００２６】第８発明に係る半導体集積回路は、第１〜
第５発明のいずれかにおいて、金属層は３層あり、第１
金属層を横配線に使用し、第２金属層を縦配線に使用
し、第３金属層を横配線に使用しており、端子は、第１
金属層と第２金属層とを接続するコンタクトで形成して
あることを特徴とする。
第５発明のいずれかにおいて、金属層は３層あり、第１
金属層を横配線に使用し、第２金属層を縦配線に使用
し、第３金属層を横配線に使用しており、端子は、第１
金属層と第２金属層とを接続するコンタクトで形成して
あることを特徴とする。
【００２７】第９発明に係る半導体集積回路は、第１〜
第５発明のいずれかにおいて、金属層は３層あり、第１
金属層を横配線に使用し、第２金属層を縦配線に使用
し、第３金属層を横配線に使用しており、端子は、第１
金属層及び／又は第２金属層で形成してあることを特徴
とする。
第５発明のいずれかにおいて、金属層は３層あり、第１
金属層を横配線に使用し、第２金属層を縦配線に使用
し、第３金属層を横配線に使用しており、端子は、第１
金属層及び／又は第２金属層で形成してあることを特徴
とする。
【００２８】
【作用】本発明にあっては、隣合う端子は、縦方向，横
方向共に１配線間隔以上隔てて配置されているので、横
配線を使用して接続する端子間は、縦配線を引き出す必
要が無くなる、又は引き出す縦配線の数を削減すること
ができる。これにより配線の自由度が増大し、効率良い
配線が可能となるので、高集積な半導体集積回路を得る
ことができる。また配線長が短縮されるので半導体集積
回路の動作速度が向上する。縦配線の数が減少すること
はコンタクト数の削減につながるので、これによって信
頼性及び歩留りが向上する。
方向共に１配線間隔以上隔てて配置されているので、横
配線を使用して接続する端子間は、縦配線を引き出す必
要が無くなる、又は引き出す縦配線の数を削減すること
ができる。これにより配線の自由度が増大し、効率良い
配線が可能となるので、高集積な半導体集積回路を得る
ことができる。また配線長が短縮されるので半導体集積
回路の動作速度が向上する。縦配線の数が減少すること
はコンタクト数の削減につながるので、これによって信
頼性及び歩留りが向上する。
【００２９】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。 実施例１．図１は、本発明に係る半導体集積回路の平面
的な設計パターンを示す模式図である。図中１は１つの
標準セルの標準セル枠である。標準セル枠１内には入
力,出力, 入出力端子のうちいずれかの端子10A,10B,10C
が、横方向には配線間隔ａを隔て、縦方向には配線間
隔ｂを隔てて標準セル枠１の略対角線上に斜め一列で配
置されている。
き具体的に説明する。 実施例１．図１は、本発明に係る半導体集積回路の平面
的な設計パターンを示す模式図である。図中１は１つの
標準セルの標準セル枠である。標準セル枠１内には入
力,出力, 入出力端子のうちいずれかの端子10A,10B,10C
が、横方向には配線間隔ａを隔て、縦方向には配線間
隔ｂを隔てて標準セル枠１の略対角線上に斜め一列で配
置されている。
【００３０】図２は図１に示す如き構成を有する複数の
標準セルにおいて自動配置配線を行った設計パターンを
示す模式図である。この設計パターンは図16に示す回路
を自動配置配線したものである。インバータ回路8Aは入
力端子4Vと出力端子4Tとを有し、インバータ回路8Bは入
力端子4Sと出力端子4Rとを有する。NAND回路8Cは４つの
入力端子4L,4M,4O,4P と１つの出力端子4Nとを有し、NA
ND回路8Dは４つの入力端子4D,4E,4F,4G と１つの出力端
子4Cとを有する。インバータ回路8Eは入力端子4Bと出力
端子4Aとを有し、NAND回路8Fは３つの入力端子4H,4I,4J
と１つの出力端子4Kとを有する。
標準セルにおいて自動配置配線を行った設計パターンを
示す模式図である。この設計パターンは図16に示す回路
を自動配置配線したものである。インバータ回路8Aは入
力端子4Vと出力端子4Tとを有し、インバータ回路8Bは入
力端子4Sと出力端子4Rとを有する。NAND回路8Cは４つの
入力端子4L,4M,4O,4P と１つの出力端子4Nとを有し、NA
ND回路8Dは４つの入力端子4D,4E,4F,4G と１つの出力端
子4Cとを有する。インバータ回路8Eは入力端子4Bと出力
端子4Aとを有し、NAND回路8Fは３つの入力端子4H,4I,4J
と１つの出力端子4Kとを有する。
【００３１】インバータ回路8Aの入力端子4Vは、他のセ
ル群にある標準セル41A と配線6Aにて接続されており、
その出力端子4Tは配線9AにてNAND回路8Cの入力端子4Mと
接続されている。NAND回路8Cの入力端子4Pは配線6Aにて
標準セル41A と、入力端子4Lは配線6Bにて標準セル41B
と、入力端子4Oは配線6Cにて標準セル41C と、夫々接続
されており、その出力端子4Nは配線9CにてNAND回路8Dの
入力端子4E及びインバータ回路8Eの入力端子4Bと接続さ
れている。インバータ回路8Bの入力端子4Sは配線6Dにて
標準セル41D と接続されており、その出力端子4Rは配線
9BにてNAND回路8Dの入力端子4D及びNAND回路8Fの入力端
子4Hと接続されている。
ル群にある標準セル41A と配線6Aにて接続されており、
その出力端子4Tは配線9AにてNAND回路8Cの入力端子4Mと
接続されている。NAND回路8Cの入力端子4Pは配線6Aにて
標準セル41A と、入力端子4Lは配線6Bにて標準セル41B
と、入力端子4Oは配線6Cにて標準セル41C と、夫々接続
されており、その出力端子4Nは配線9CにてNAND回路8Dの
入力端子4E及びインバータ回路8Eの入力端子4Bと接続さ
れている。インバータ回路8Bの入力端子4Sは配線6Dにて
標準セル41D と接続されており、その出力端子4Rは配線
9BにてNAND回路8Dの入力端子4D及びNAND回路8Fの入力端
子4Hと接続されている。
【００３２】NAND回路8Dの入力端子4Fは配線6Eにて標準
セル41E と、入力端子4Gは配線6Fにて標準セル41F と夫
々接続されており、その出力端子4Cは標準セル42A と配
線7Aにて接続されている。NAND回路8Fの入力端子4Iは配
線6Eにて標準セル41E と、入力端子4Jは配線6Fにて標準
セル41F と夫々接続されており、その出力端子4Kは標準
セル42C と配線7Cにて接続されている。インバータ回路
8Eの出力端子4Aは配線7Bにて標準セル42B と接続されて
いる。
セル41E と、入力端子4Gは配線6Fにて標準セル41F と夫
々接続されており、その出力端子4Cは標準セル42A と配
線7Aにて接続されている。NAND回路8Fの入力端子4Iは配
線6Eにて標準セル41E と、入力端子4Jは配線6Fにて標準
セル41F と夫々接続されており、その出力端子4Kは標準
セル42C と配線7Cにて接続されている。インバータ回路
8Eの出力端子4Aは配線7Bにて標準セル42B と接続されて
いる。
【００３３】図２における一点鎖線は縦配線であり、３
層の金属層のうち中程の第２メタル層を使用する。また
破線は、図示の如く横配線であり、第２メタル層の上側
に形成される第３メタル層を使用する。本実施例では最
下層の金属層は、素子形成に使用され、自動配置される
配線には使用されない。図中 12A〜12L は、これら第２
メタル層（縦配線）と第３メタル層（横配線）とを接続
するコンタクトである。本実施例では、NAND回路8Dの端
子配置に図１に示す設計パターンを使用している。即ち
端子(4C,4D,4E,4F,4G)を斜め一列に配置しており、縦，
横共に１配線間隔ずつ離隔してある。その他のセル（8
A,8B,8C,8E,8F）の端子は従来と同様、横一列に配置さ
れている。NAND回路8Dの入力端子4Eがこれら端子と同じ
横配線に位置する。
層の金属層のうち中程の第２メタル層を使用する。また
破線は、図示の如く横配線であり、第２メタル層の上側
に形成される第３メタル層を使用する。本実施例では最
下層の金属層は、素子形成に使用され、自動配置される
配線には使用されない。図中 12A〜12L は、これら第２
メタル層（縦配線）と第３メタル層（横配線）とを接続
するコンタクトである。本実施例では、NAND回路8Dの端
子配置に図１に示す設計パターンを使用している。即ち
端子(4C,4D,4E,4F,4G)を斜め一列に配置しており、縦，
横共に１配線間隔ずつ離隔してある。その他のセル（8
A,8B,8C,8E,8F）の端子は従来と同様、横一列に配置さ
れている。NAND回路8Dの入力端子4Eがこれら端子と同じ
横配線に位置する。
【００３４】図２に示す如く同じセル列の入, 出力端子
を接続する場合、例えば入力端子4Bと入力端子4Eとを接
続する場合、NAND回路8Dのセル内において入力端子4Eと
同列には端子が存在しないため、縦配線（第２メタル
層）を引き出すことなく横配線（第３メタル層）で接続
することができる。入力端子4Eは、縦配線，コンタクト
12A,横配線, コンタクト12F,縦配線を介して、出力端子
4Nと接続されている。
を接続する場合、例えば入力端子4Bと入力端子4Eとを接
続する場合、NAND回路8Dのセル内において入力端子4Eと
同列には端子が存在しないため、縦配線（第２メタル
層）を引き出すことなく横配線（第３メタル層）で接続
することができる。入力端子4Eは、縦配線，コンタクト
12A,横配線, コンタクト12F,縦配線を介して、出力端子
4Nと接続されている。
【００３５】また入力端子4Fと入力端子4Iとを接続する
場合、入力端子4Fと同じ横配線まで入力端子4Iから縦配
線を引き出し、横配線と縦配線とをコンタクト12C にて
接続する。入力端子4Dと入力端子4O、及び入力端子4Hと
入力端子4Oとを接続する場合も同様に、夫々１つのコン
タクト12H,12B にて接続するだけでよく、従来よりもコ
ンタクトの数を削減することができる。
場合、入力端子4Fと同じ横配線まで入力端子4Iから縦配
線を引き出し、横配線と縦配線とをコンタクト12C にて
接続する。入力端子4Dと入力端子4O、及び入力端子4Hと
入力端子4Oとを接続する場合も同様に、夫々１つのコン
タクト12H,12B にて接続するだけでよく、従来よりもコ
ンタクトの数を削減することができる。
【００３６】入力端子4Gと入力端子4Jとを接続する場
合、入力端子4Gと同じ横配線まで入力端子4Jから縦配線
を引き出し、横配線と縦配線とをコンタクト12D にて接
続する。また入力端子4Mと出力端子4Tとは、夫々から下
方向へ引き出された縦配線と横配線とをコンタクト12E,
12K にて接続することにより接続されている。入力端子
4Oと出力端子4Rとは、夫々から上方向へ２配線間隔長さ
の縦配線を引き出しコンタクト12G,12J にて横配線と接
続されている。入力端子4Pと入力端子4Vとは、夫々から
上方向へ１配線間隔長さの縦配線を引き出しコンタクト
12I,12L にて横配線と接続されている。各入, 出力端子
と標準セル41A 〜41F, 42A〜42C との接続は、縦方向に
接続する場合は縦配線で、横方向に接続する場合は縦配
線を引き出しコンタクトを経て横配線で接続している。
出力端子4Cは横配線を配線7Aとしている。
合、入力端子4Gと同じ横配線まで入力端子4Jから縦配線
を引き出し、横配線と縦配線とをコンタクト12D にて接
続する。また入力端子4Mと出力端子4Tとは、夫々から下
方向へ引き出された縦配線と横配線とをコンタクト12E,
12K にて接続することにより接続されている。入力端子
4Oと出力端子4Rとは、夫々から上方向へ２配線間隔長さ
の縦配線を引き出しコンタクト12G,12J にて横配線と接
続されている。入力端子4Pと入力端子4Vとは、夫々から
上方向へ１配線間隔長さの縦配線を引き出しコンタクト
12I,12L にて横配線と接続されている。各入, 出力端子
と標準セル41A 〜41F, 42A〜42C との接続は、縦方向に
接続する場合は縦配線で、横方向に接続する場合は縦配
線を引き出しコンタクトを経て横配線で接続している。
出力端子4Cは横配線を配線7Aとしている。
【００３７】また本実施例では第２メタル層と第３メタ
ル層とを接続するコンタクトを、入力端子及び出力端子
としているが、第２メタル層及び／又は第３メタル層を
入力端子及び出力端子とした場合でも、自動配置配線プ
ログラムがその場所に第２メタル層と第３メタル層とを
接続するコンタクトを設置するため同様の結果となる。
ル層とを接続するコンタクトを、入力端子及び出力端子
としているが、第２メタル層及び／又は第３メタル層を
入力端子及び出力端子とした場合でも、自動配置配線プ
ログラムがその場所に第２メタル層と第３メタル層とを
接続するコンタクトを設置するため同様の結果となる。
【００３８】図15に示す従来例では、14箇所において縦
配線を引き出し、15個のコンタクトを形成する必要があ
ったが、本実施例では縦配線は11箇所でありコンタクト
は12個でよい。従って信頼性及び歩留りが向上し、さら
なる高集積化も可能となる。またコンタクト数が減少す
ることにより配線長も短縮されるので、高速動作が実現
する。
配線を引き出し、15個のコンタクトを形成する必要があ
ったが、本実施例では縦配線は11箇所でありコンタクト
は12個でよい。従って信頼性及び歩留りが向上し、さら
なる高集積化も可能となる。またコンタクト数が減少す
ることにより配線長も短縮されるので、高速動作が実現
する。
【００３９】実施例２．形成可能な横配線の数より端子
数が多いとき、例えば１つのセルに６つの端子10A,10B,
10C,10D,10E,10F が存在する場合は、図３に示す如く、
図１に示す斜め方向の配列を２列としてもよい。このと
き隣合う端子は、横方向の配線間隔ａ，縦方向の配線間
隔ｂの間隔を隔てている。図３では最小の間隔を示して
おり、配線間隔ａ，配線間隔ｂの整数倍であってもよ
い。
数が多いとき、例えば１つのセルに６つの端子10A,10B,
10C,10D,10E,10F が存在する場合は、図３に示す如く、
図１に示す斜め方向の配列を２列としてもよい。このと
き隣合う端子は、横方向の配線間隔ａ，縦方向の配線間
隔ｂの間隔を隔てている。図３では最小の間隔を示して
おり、配線間隔ａ，配線間隔ｂの整数倍であってもよ
い。
【００４０】実施例３．図３では６つの端子10A,10B,10
C,10D,10E,10F を斜め２列に配列した実施例を示してい
るが、図４に示す本実施例では、隣合う端子は、横方向
の配線間隔ａ，縦方向の配線間隔ｂ以上の間隔を隔て
て、６つの端子11A,11B,11C,11D,11E,11Fをランダムに
配置している。
C,10D,10E,10F を斜め２列に配列した実施例を示してい
るが、図４に示す本実施例では、隣合う端子は、横方向
の配線間隔ａ，縦方向の配線間隔ｂ以上の間隔を隔て
て、６つの端子11A,11B,11C,11D,11E,11Fをランダムに
配置している。
【００４１】図５は図４に示す如き構成を有する複数の
標準セルにおいて自動配置配線を行った設計パターンを
示す模式図である。この設計パターンは実施例１と同
様、図16に示す回路を自動配置配線したものである。図
５では、NAND回路8Dの端子配置に図４に示す設計パター
ンを使用している。その他のセル（8A,8B,8C,8E,8F）の
端子は従来と同様、横一列に配置されている。NAND回路
8Dの入力端子4Dがこれら端子と同じ横配線に位置する。
出力端子4Cはこれより２配線間隔分だけ上に配置されて
おり、入力端子4Eはこれより１配線間隔分だけ上に配置
されている。入力端子4Fはこれより１配線間隔分だけ下
に配置されており、入力端子4Gはこれより２配線間隔分
だけ下に配置されている。端子(4C,4D,4E,4F,4G)は横方
向には１配線間隔ずつ離隔してある。
標準セルにおいて自動配置配線を行った設計パターンを
示す模式図である。この設計パターンは実施例１と同
様、図16に示す回路を自動配置配線したものである。図
５では、NAND回路8Dの端子配置に図４に示す設計パター
ンを使用している。その他のセル（8A,8B,8C,8E,8F）の
端子は従来と同様、横一列に配置されている。NAND回路
8Dの入力端子4Dがこれら端子と同じ横配線に位置する。
出力端子4Cはこれより２配線間隔分だけ上に配置されて
おり、入力端子4Eはこれより１配線間隔分だけ上に配置
されている。入力端子4Fはこれより１配線間隔分だけ下
に配置されており、入力端子4Gはこれより２配線間隔分
だけ下に配置されている。端子(4C,4D,4E,4F,4G)は横方
向には１配線間隔ずつ離隔してある。
【００４２】本実施例において、引き出している縦配線
は10箇所であり、コンタクトは10個であり、実施例２よ
りも良好な効果が得られる。
は10箇所であり、コンタクトは10個であり、実施例２よ
りも良好な効果が得られる。
【００４３】図６は、図４に示す設計パターンを全ての
セル（8A,8B,8C,8D,8E,8F)に適用した場合を示す模式図
である。この設計パターンは実施例１と同様、図16に示
す回路を自動配置配線したものである。NAND回路8Dの(4
C,4D,4E,4F,4G)は、図２に示すものと同様、斜め一列に
配置してある。そして入力端子4Dと同じ横配線に、入力
端子4H, 出力端子4Rを配置している。入力端子4Eと同じ
横配線に、入力端子4B,4P,4V, 出力端子4Nを配置してい
る。入力端子4Fと同じ横配線に、入力端子4I,4M,出力端
子4A,4K,4Tを配置している。入力端子4Gと同じ横配線
に、入力端子4J,4L,4O,4S を配置している。
セル（8A,8B,8C,8D,8E,8F)に適用した場合を示す模式図
である。この設計パターンは実施例１と同様、図16に示
す回路を自動配置配線したものである。NAND回路8Dの(4
C,4D,4E,4F,4G)は、図２に示すものと同様、斜め一列に
配置してある。そして入力端子4Dと同じ横配線に、入力
端子4H, 出力端子4Rを配置している。入力端子4Eと同じ
横配線に、入力端子4B,4P,4V, 出力端子4Nを配置してい
る。入力端子4Fと同じ横配線に、入力端子4I,4M,出力端
子4A,4K,4Tを配置している。入力端子4Gと同じ横配線
に、入力端子4J,4L,4O,4S を配置している。
【００４４】本実施例において、引き出している縦配線
は０箇所であり、コンタクトも０個であり、上述の実施
例よりも良好な効果が得られる。
は０箇所であり、コンタクトも０個であり、上述の実施
例よりも良好な効果が得られる。
【００４５】実施例４．図７は、本発明に係る半導体集
積回路の設計パターンのさらに他の実施例を示す模式図
である。本実施例では、入力端子は同じ横配線に複数存
在するが、出力端子は１つの横配線に単独で存在する。
図７では入力端子14A と入力端子14E とは同じ横配線に
存在し、入力端子14B と入力端子14D とは配線間隔ｂだ
け下側の横配線に存在し、出力端子14C は配線間隔ｂだ
け下側の横配線に存在する。端子(14A,14B,14C,14D,14
E) は横方向には配線間隔ａずつ離隔してある。出力端
子が単独で存在するための横配線の位置は図７に示す如
く最下段でなくても中段でも上段でもよい。
積回路の設計パターンのさらに他の実施例を示す模式図
である。本実施例では、入力端子は同じ横配線に複数存
在するが、出力端子は１つの横配線に単独で存在する。
図７では入力端子14A と入力端子14E とは同じ横配線に
存在し、入力端子14B と入力端子14D とは配線間隔ｂだ
け下側の横配線に存在し、出力端子14C は配線間隔ｂだ
け下側の横配線に存在する。端子(14A,14B,14C,14D,14
E) は横方向には配線間隔ａずつ離隔してある。出力端
子が単独で存在するための横配線の位置は図７に示す如
く最下段でなくても中段でも上段でもよい。
【００４６】図８は図７に示す構成を使用しない場合の
設計パターンを示す模式図であり、図９は図７に示す構
成を使用した場合の設計パターンを示す模式図である。
出力端子16A,入力端子16B を有する標準セル15A と、入
力端子16C,16D,16F,出力端子16E を有する標準セル15B
と、入力端子16G,出力端子16H を有する標準セル15Cと
がこの順に並列配置されている。図９の標準セル15B に
図７に示す構成を使用している。
設計パターンを示す模式図であり、図９は図７に示す構
成を使用した場合の設計パターンを示す模式図である。
出力端子16A,入力端子16B を有する標準セル15A と、入
力端子16C,16D,16F,出力端子16E を有する標準セル15B
と、入力端子16G,出力端子16H を有する標準セル15Cと
がこの順に並列配置されている。図９の標準セル15B に
図７に示す構成を使用している。
【００４７】図８では、入力端子16C,16F,出力端子16A,
16H が同じ横配線に存在し、入力端子16B,16D,16G,出力
端子16E がその下の同じ横配線に存在する。ここで入力
端子16B,16G,出力端子16E を接続する場合について述べ
る。入力端子16G,出力端子16E 間には端子が存在しない
ために、横配線20B のみで接続することができる。しか
し入力端子16B,出力端子16E は、間に入力端子16D が存
在するために、入力端子16B,出力端子16E から夫々縦配
線20C,20D を引き出し、コンタクト19A,横配線20A,コン
タクト19B を介して接続する。
16H が同じ横配線に存在し、入力端子16B,16D,16G,出力
端子16E がその下の同じ横配線に存在する。ここで入力
端子16B,16G,出力端子16E を接続する場合について述べ
る。入力端子16G,出力端子16E 間には端子が存在しない
ために、横配線20B のみで接続することができる。しか
し入力端子16B,出力端子16E は、間に入力端子16D が存
在するために、入力端子16B,出力端子16E から夫々縦配
線20C,20D を引き出し、コンタクト19A,横配線20A,コン
タクト19B を介して接続する。
【００４８】図９では、最上段の横配線に入力端子16C
が存在し、その下の横配線に入力端子16D,16F,出力端子
16A,16H が存在する。そしてその下側の横配線に接続す
べき入力端子16B,16G,出力端子16E が存在する。標準セ
ル15B においては出力端子16E が１つの横配線に単独で
存在している。このように端子が配置されている場合
は、コンタクトを形成することなく、横配線20A,20B の
みで入力端子16B,16G,出力端子16E を接続することがで
きる。
が存在し、その下の横配線に入力端子16D,16F,出力端子
16A,16H が存在する。そしてその下側の横配線に接続す
べき入力端子16B,16G,出力端子16E が存在する。標準セ
ル15B においては出力端子16E が１つの横配線に単独で
存在している。このように端子が配置されている場合
は、コンタクトを形成することなく、横配線20A,20B の
みで入力端子16B,16G,出力端子16E を接続することがで
きる。
【００４９】図９に示す構成とした場合は、出力端子16
E を左右両方向又は多方向にある端子と接続する場合で
も、縦配線を引き出す必要がなくコンタクトを設ける必
要がない。
E を左右両方向又は多方向にある端子と接続する場合で
も、縦配線を引き出す必要がなくコンタクトを設ける必
要がない。
【００５０】実施例３．次に第２メタル層とその下側に
形成される第１メタル層とを接続するコンタクト、又は
第１メタル層を使用する３層メタル自動配置配線プログ
ラムを、入力，出力，又は入出力用の端子に使用した実
施例について述べる。
形成される第１メタル層とを接続するコンタクト、又は
第１メタル層を使用する３層メタル自動配置配線プログ
ラムを、入力，出力，又は入出力用の端子に使用した実
施例について述べる。
【００５１】図10は、図７に示す如き構成を有する複数
の標準セルにおける設計パターンを示す模式図である。
この設計パターンは図18に示す回路を自動配置配線した
ものである。インバータ回路23A は入力端子25A,出力端
子25B を有し、 NOR回路23Bは入力端子25C,25D,25E,出
力端子25F を有する。 NOR回路23C は入力端子25G,25H,
出力端子25I を有し、 NOR回路23D は入力端子25J,25K,
出力端子25L を有する。
の標準セルにおける設計パターンを示す模式図である。
この設計パターンは図18に示す回路を自動配置配線した
ものである。インバータ回路23A は入力端子25A,出力端
子25B を有し、 NOR回路23Bは入力端子25C,25D,25E,出
力端子25F を有する。 NOR回路23C は入力端子25G,25H,
出力端子25I を有し、 NOR回路23D は入力端子25J,25K,
出力端子25L を有する。
【００５２】インバータ回路23A の入力端子25A は、他
のセル群にある標準セル43A と配線21A にて接続されて
おり、その出力端子25B は配線24A にて NOR回路23B の
入力端子25C と接続されている。 NOR回路23B の入力端
子25D は配線21B にて標準セル43B と、入力端子25E は
配線21C にて標準セル43C と、夫々接続されており、そ
の出力端子25F は配線24B にて NOR回路23D の入力端子
25K と接続されている。 NOR回路23C の入力端子25G は
配線21C にて標準セル43C と、入力端子25H は配線21D
にて標準セル43D と夫々接続されており、その出力端子
25I は NOR回路23D の入力端子25J と接続されている。
NOR回路23D の出力端子25L は配線22にて標準セル44と
接続されている。
のセル群にある標準セル43A と配線21A にて接続されて
おり、その出力端子25B は配線24A にて NOR回路23B の
入力端子25C と接続されている。 NOR回路23B の入力端
子25D は配線21B にて標準セル43B と、入力端子25E は
配線21C にて標準セル43C と、夫々接続されており、そ
の出力端子25F は配線24B にて NOR回路23D の入力端子
25K と接続されている。 NOR回路23C の入力端子25G は
配線21C にて標準セル43C と、入力端子25H は配線21D
にて標準セル43D と夫々接続されており、その出力端子
25I は NOR回路23D の入力端子25J と接続されている。
NOR回路23D の出力端子25L は配線22にて標準セル44と
接続されている。
【００５３】入力端子25E,25G,出力端子25L は同じ横配
線に配置してあり、入力端子25A,25D,25J,出力端子25I
はその下の同じ横配線に配置してあり、入力端子25C,25
H,25K,出力端子25B はその下の同じ横配線に配置してあ
り、出力端子25F はその下の横配線に配置してある。図
10における破線は、図示の如く横配線であり、第３メタ
ル層を使用する。また一点鎖線は縦配線であり、第２メ
タル層を使用する。さらに二重線は横配線であり第１メ
タル層を使用する。図中27は、第２メタル層（縦配線）
と第３メタル層（横配線）とを接続するコンタクトであ
る。
線に配置してあり、入力端子25A,25D,25J,出力端子25I
はその下の同じ横配線に配置してあり、入力端子25C,25
H,25K,出力端子25B はその下の同じ横配線に配置してあ
り、出力端子25F はその下の横配線に配置してある。図
10における破線は、図示の如く横配線であり、第３メタ
ル層を使用する。また一点鎖線は縦配線であり、第２メ
タル層を使用する。さらに二重線は横配線であり第１メ
タル層を使用する。図中27は、第２メタル層（縦配線）
と第３メタル層（横配線）とを接続するコンタクトであ
る。
【００５４】インバータ回路23A, NOR回路23B,23C,23D
間の配線について説明する。出力端子25B と入力端子25
C とは第１メタル層を使用した横配線（24A)にて直接接
続され、出力端子25I と入力端子25J とは同じく第１メ
タル層を使用した横配線（24C)にて直接接続されてい
る。さらに入力端子25E と入力端子25G とも同じく第１
メタル層を使用した横配線にて直接接続されている。出
力端子25F と入力端子25K とは、入力端子25K から縦配
線を引き出し、コンタクト27, 第３メタル層を使用した
横配線を介して接続されている。また配線21A,21B,21C,
21D,22は、第２メタル層を使用した縦配線を使用する。
間の配線について説明する。出力端子25B と入力端子25
C とは第１メタル層を使用した横配線（24A)にて直接接
続され、出力端子25I と入力端子25J とは同じく第１メ
タル層を使用した横配線（24C)にて直接接続されてい
る。さらに入力端子25E と入力端子25G とも同じく第１
メタル層を使用した横配線にて直接接続されている。出
力端子25F と入力端子25K とは、入力端子25K から縦配
線を引き出し、コンタクト27, 第３メタル層を使用した
横配線を介して接続されている。また配線21A,21B,21C,
21D,22は、第２メタル層を使用した縦配線を使用する。
【００５５】また本実施例では第１メタル層と第２メタ
ル層とを接続するコンタクトを、入力端子及び出力端子
としているが、第１メタル層及び／又は第２メタル層を
入力端子及び出力端子とした場合でも、自動配置配線プ
ログラムがその場所に第１メタル層と第２メタル層とを
接続するコンタクトを設置するため同様の結果となる。
ル層とを接続するコンタクトを、入力端子及び出力端子
としているが、第１メタル層及び／又は第２メタル層を
入力端子及び出力端子とした場合でも、自動配置配線プ
ログラムがその場所に第１メタル層と第２メタル層とを
接続するコンタクトを設置するため同様の結果となる。
【００５６】図17に示す従来例では、４箇所において縦
配線を引き出し４個のコンタクトを形成する必要があっ
たが、本実施例では縦配線は１箇所でありコンタクトは
１個でよい。従って本実施例においても上述の実施例と
同様、信頼性及び歩留りが向上し、高集積化が可能とな
る。またコンタクト数が減少することにより配線長も短
縮されるので、高速動作が実現する。
配線を引き出し４個のコンタクトを形成する必要があっ
たが、本実施例では縦配線は１箇所でありコンタクトは
１個でよい。従って本実施例においても上述の実施例と
同様、信頼性及び歩留りが向上し、高集積化が可能とな
る。またコンタクト数が減少することにより配線長も短
縮されるので、高速動作が実現する。
【００５７】図11は、上述の３層メタル自動配置配線プ
ログラムにおいて、図７で説明した構成を使用しない場
合の設計パターンを示す模式図であり、図12は図７で説
明した構成を使用した場合の設計パターンを示す模式図
である。出力端子28A,入力端子28B を有する標準セル15
A と、入力端子28C,28D,28F,出力端子28E を有する標準
セル15B と、入力端子28G,出力端子28H を有する標準セ
ル15C とがこの順に隣接して配置されている。図12の標
準セル15B に図７に示す構成を使用している。
ログラムにおいて、図７で説明した構成を使用しない場
合の設計パターンを示す模式図であり、図12は図７で説
明した構成を使用した場合の設計パターンを示す模式図
である。出力端子28A,入力端子28B を有する標準セル15
A と、入力端子28C,28D,28F,出力端子28E を有する標準
セル15B と、入力端子28G,出力端子28H を有する標準セ
ル15C とがこの順に隣接して配置されている。図12の標
準セル15B に図７に示す構成を使用している。
【００５８】図11では、入力端子28C,28F,出力端子28A,
28H が同じ横配線に存在し、入力端子28B,28D,28G,出力
端子28E がその下の同じ横配線に存在する。ここで入力
端子28B,28G,出力端子28E を接続する場合について述べ
る。入力端子28G,出力端子28E 間には端子が存在しない
ために、第１メタル層を使用した横配線32B のみで接続
することができる。しかし入力端子28B,出力端子28E
は、間に入力端子28D が存在するために、入力端子28B,
出力端子28E から夫々縦配線32C,32D を引き出し、コン
タクト31A,横配線32A,コンタクト31B を介して接続す
る。
28H が同じ横配線に存在し、入力端子28B,28D,28G,出力
端子28E がその下の同じ横配線に存在する。ここで入力
端子28B,28G,出力端子28E を接続する場合について述べ
る。入力端子28G,出力端子28E 間には端子が存在しない
ために、第１メタル層を使用した横配線32B のみで接続
することができる。しかし入力端子28B,出力端子28E
は、間に入力端子28D が存在するために、入力端子28B,
出力端子28E から夫々縦配線32C,32D を引き出し、コン
タクト31A,横配線32A,コンタクト31B を介して接続す
る。
【００５９】図12では、最上段の横配線に入力端子28C
が存在し、その下の横配線に入力端子28D,28F,出力端子
28A,28H が存在する。そしてその下側の横配線に接続す
べき入力端子28B,28G,出力端子28E が存在する。標準セ
ル15B においては出力端子28E が１つの横配線に単独で
存在している。このように端子が配置されている場合
は、コンタクトを形成することなく、第１メタル層を使
用した横配線32A,32B のみで入力端子28B,28G,出力端子
28E を接続することができる。
が存在し、その下の横配線に入力端子28D,28F,出力端子
28A,28H が存在する。そしてその下側の横配線に接続す
べき入力端子28B,28G,出力端子28E が存在する。標準セ
ル15B においては出力端子28E が１つの横配線に単独で
存在している。このように端子が配置されている場合
は、コンタクトを形成することなく、第１メタル層を使
用した横配線32A,32B のみで入力端子28B,28G,出力端子
28E を接続することができる。
【００６０】図12に示す構成とした場合は、出力端子28
E を左右両方向又は多方向にある端子と接続する場合で
も、縦配線を引き出す必要がなくコンタクトを設ける必
要がない。
E を左右両方向又は多方向にある端子と接続する場合で
も、縦配線を引き出す必要がなくコンタクトを設ける必
要がない。
【００６１】
【発明の効果】以上のように本発明に係る半導体集積回
路は、隣合う端子は、縦方向，横方向共に１配線間隔以
上隔てて配置されているので、横配線を使用して接続す
る端子間は、縦配線を引き出す必要が無くなる、又は引
き出す縦配線の数を削減することができる。これにより
配線の自由度が増大し、効率良い配線が可能となるの
で、高集積な半導体集積回路を得ることができる。また
配線長が短縮されるので半導体集積回路の動作速度が向
上する。縦配線の数が減少することはコンタクト数の削
減につながるので、これによって信頼性及び歩留りが向
上する等、本発明は優れた効果を奏する。
路は、隣合う端子は、縦方向，横方向共に１配線間隔以
上隔てて配置されているので、横配線を使用して接続す
る端子間は、縦配線を引き出す必要が無くなる、又は引
き出す縦配線の数を削減することができる。これにより
配線の自由度が増大し、効率良い配線が可能となるの
で、高集積な半導体集積回路を得ることができる。また
配線長が短縮されるので半導体集積回路の動作速度が向
上する。縦配線の数が減少することはコンタクト数の削
減につながるので、これによって信頼性及び歩留りが向
上する等、本発明は優れた効果を奏する。
【図１】 本発明に係る半導体集積回路の設計パターン
を示す模式図である。
を示す模式図である。
【図２】 図１に示す如き構成を有する複数の標準セル
において自動配置配線を行った設計パターンを示す模式
図である。
において自動配置配線を行った設計パターンを示す模式
図である。
【図３】 本発明に係る半導体集積回路の設計パターン
の他の実施例を示す模式図である。
の他の実施例を示す模式図である。
【図４】 本発明に係る半導体集積回路の設計パターン
のさらに他の実施例を示す模式図である。
のさらに他の実施例を示す模式図である。
【図５】 図４に示す如き構成を有する複数の標準セル
において自動配置配線を行った設計パターンを示す模式
図である。
において自動配置配線を行った設計パターンを示す模式
図である。
【図６】 図４に示す設計パターンを全てのセルに適用
した場合を示す模式図である。
した場合を示す模式図である。
【図７】 本発明に係る半導体集積回路の設計パターン
のさらに他の実施例を示す模式図である。
のさらに他の実施例を示す模式図である。
【図８】 図７に示す構成を使用しない場合の設計パタ
ーンを示す模式図である。
ーンを示す模式図である。
【図９】 図７に示す構成を使用した場合の設計パター
ンを示す模式図である。
ンを示す模式図である。
【図１０】 図７に示す如き構成を有する複数の標準セ
ルにおける設計パターンを示す模式図である。
ルにおける設計パターンを示す模式図である。
【図１１】 図７に示す構成を使用しない場合の設計パ
ターンを示す模式図である。
ターンを示す模式図である。
【図１２】 図７に示す構成を使用した場合の設計パタ
ーンを示す模式図である。
ーンを示す模式図である。
【図１３】 従来の標準セルを示す模式的平面図であ
る。
る。
【図１４】 従来の標準セルを示す模式的平面図であ
る。
る。
【図１５】 図14に示す如き構成を有する複数の標準セ
ルにおいて自動配置配線を行った従来の設計パターンを
示す模式図である。
ルにおいて自動配置配線を行った従来の設計パターンを
示す模式図である。
【図１６】 図15に示す設計パターンに使用した回路図
である。
である。
【図１７】 図14に示す如き構成を有する複数の標準セ
ルにおいて、自動配置配線を行った従来の設計パターン
を示す模式図である。
ルにおいて、自動配置配線を行った従来の設計パターン
を示す模式図である。
【図１８】 図17に示す設計パターンに使用した回路図
である。
である。
１ 標準セル枠、4B,4D,4E,4F,4G,4H,4I,4J,4L,4M,4O,4
P,4S,4V 入力端子、4A,4C,4K,4N,4R,4T 出力端子、6A,6
B,6C,6D,6E,6F,7A,7B,7C 配線、8A,8B,8E インバータ
回路、8C,8D,8F NAND回路、10A,10B,10C 端子、12A,12
B,12C,12D,12E,12F,12G,12H,12I,12J,12K,12L コンタク
ト。
P,4S,4V 入力端子、4A,4C,4K,4N,4R,4T 出力端子、6A,6
B,6C,6D,6E,6F,7A,7B,7C 配線、8A,8B,8E インバータ
回路、8C,8D,8F NAND回路、10A,10B,10C 端子、12A,12
B,12C,12D,12E,12F,12G,12H,12I,12J,12K,12L コンタク
ト。
【手続補正書】
【提出日】平成７年３月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】また入力端子4Fと入力端子4Iとを接続する
場合、入力端子4Fと同じ横配線まで入力端子4Iから縦配
線を引き出し、横配線と縦配線とをコンタクト12C にて
接続する。入力端子4Bと入力端子4Eと出力端子4Nとを接
続する場合、コンタクト12A,12F にて接続するだけでよ
く、従来よりもコンタクトの数を削減することができ
る。
場合、入力端子4Fと同じ横配線まで入力端子4Iから縦配
線を引き出し、横配線と縦配線とをコンタクト12C にて
接続する。入力端子4Bと入力端子4Eと出力端子4Nとを接
続する場合、コンタクト12A,12F にて接続するだけでよ
く、従来よりもコンタクトの数を削減することができ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】実施例５．次に第２メタル層とその下側に
形成される第１メタル層とを接続するコンタクト、又は
第１メタル層を使用する３層メタル自動配置配線プログ
ラムを、入力，出力，又は入出力用の端子に使用した実
施例について述べる。
形成される第１メタル層とを接続するコンタクト、又は
第１メタル層を使用する３層メタル自動配置配線プログ
ラムを、入力，出力，又は入出力用の端子に使用した実
施例について述べる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】図11は、上述の３層メタル自動配置配線プ
ログラムにおいて、図７で説明した構成を使用しない場
合の設計パターンを示す模式図であり、図12は図７で説
明した構成を使用した場合の設計パターンを示す模式図
である。出力端子28A,入力端子28B を有する標準セル29
A と、入力端子28C,28D,28F,出力端子28E を有する標準
セル29B と、入力端子28G,出力端子28H を有する標準セ
ル29C とがこの順に隣接して配置されている。図12の標
準セル29B に図７に示す構成を使用している。
ログラムにおいて、図７で説明した構成を使用しない場
合の設計パターンを示す模式図であり、図12は図７で説
明した構成を使用した場合の設計パターンを示す模式図
である。出力端子28A,入力端子28B を有する標準セル29
A と、入力端子28C,28D,28F,出力端子28E を有する標準
セル29B と、入力端子28G,出力端子28H を有する標準セ
ル29C とがこの順に隣接して配置されている。図12の標
準セル29B に図７に示す構成を使用している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】図12では、最上段の横配線に入力端子28C
が存在し、その下の横配線に入力端子28D,28F,出力端子
28A,28H が存在する。そしてその下側の横配線に接続す
べき入力端子28B,28G,出力端子28E が存在する。標準セ
ル29B においては出力端子28E が１つの横配線に単独で
存在している。このように端子が配置されている場合
は、コンタクトを形成することなく、第１メタル層を使
用した横配線32A,32B のみで入力端子28B,28G,出力端子
28E を接続することができる。
が存在し、その下の横配線に入力端子28D,28F,出力端子
28A,28H が存在する。そしてその下側の横配線に接続す
べき入力端子28B,28G,出力端子28E が存在する。標準セ
ル29B においては出力端子28E が１つの横配線に単独で
存在している。このように端子が配置されている場合
は、コンタクトを形成することなく、第１メタル層を使
用した横配線32A,32B のみで入力端子28B,28G,出力端子
28E を接続することができる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０６Ｆ 17/50 9191−5Ｈ Ｇ０６Ｆ 15/60 ６５８ Ｅ (72)発明者 味岡 佳英 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内
Claims (9)
- 【請求項１】 入力，出力，又は入出力用の複数の端子
を有するセル間を接続するために、縦方向，横方向に所
定の配線間隔を隔てた想定格子上に所定長さで形成され
る配線が、縦配線と横配線とで別な金属層を使用して形
成されている半導体集積回路において、前記セル内の隣
合う端子は、縦方向，横方向共に前記配線間隔の整数倍
だけ隔てて配置されていることを特徴とする半導体集積
回路。 - 【請求項２】 端子は、セルの略対角線上に並ぶ配線交
叉点に配置されていることを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】 端子は、セルの斜め方向に並ぶ配線交叉
点に配置されていることを特徴とする請求項１記載の半
導体集積回路。 - 【請求項４】 端子は、セルの斜め方向に複数列で並ぶ
配線交叉点に配置されていることを特徴とする請求項３
記載の半導体集積回路。 - 【請求項５】 出力，又は入出力用の端子は、縦方向及
び横方向に単独で存在することを特徴とする請求項１記
載の半導体集積回路。 - 【請求項６】 一の金属層を縦配線に使用し、他の金属
層を横配線に使用しており、端子は、一の金属層と他の
金属層とを接続するコンタクトで形成してあることを特
徴とする請求項１〜５のいずれかに記載の半導体集積回
路。 - 【請求項７】 一の金属層を縦配線に使用し、他の金属
層を横配線に使用しており、端子は、一の金属層及び／
又は他の金属層で形成してあることを特徴とする請求項
１〜５のいずれかには５記載の半導体集積回路。 - 【請求項８】 金属層は３層あり、第１金属層を横配線
に使用し、第２金属層を縦配線に使用し、第３金属層を
横配線に使用しており、端子は、第１金属層と第２金属
層とを接続するコンタクトで形成してあることを特徴と
する請求項１〜５のいずれかに記載の半導体集積回路。 - 【請求項９】 金属層は３層あり、第１金属層を横配線
に使用し、第２金属層を縦配線に使用し、第３金属層を
横配線に使用しており、端子は、第１金属層及び／又は
第２金属層で形成してあることを特徴とする請求項１〜
５のいずれかに記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185009A JPH0851159A (ja) | 1994-08-05 | 1994-08-05 | 半導体集積回路 |
| US08/931,479 US5859449A (en) | 1994-08-05 | 1997-09-16 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185009A JPH0851159A (ja) | 1994-08-05 | 1994-08-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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