JPH0846064A

JPH0846064A - 不揮発性半導体メモリ装置

Info

Publication number: JPH0846064A
Application number: JP6175078A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤; Nobuyoshi Takeuchi; 信善竹内; Makoto Morioka; 誠森岡
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-07-27
Filing date: 1994-07-27
Publication date: 1996-02-16

Abstract

(57)【要約】（修正有）【目的】一層のポリシリコン層で大きな面積のフロー
ティングゲートを有する不揮発性半導体メモリ装置及び
その製造方法を提供する。【構成】ソース／ドレイン拡散領域をチャネルに対し
て自己整合的に形成し、ドレイン領域１７、及びソース
領域１８、または、ドレイン領域１７を覆うゲート酸化
膜１９に容量性絶縁膜１４で覆われたフローティング
（浮遊）ゲート１５が接し、且つ浮遊（コントロール）
ゲート（ワード線）１３によって自己整合的に形成さ
れ、フローティングゲート１５がチャネル領域からソー
ス／ドレイン領域、或いは、更には素子分離用絶縁膜上
まで延在するように配置され、層間絶縁層１２を介して
アルミ配線（主ビット線）形成されており、このような
製造工程によりメモリトランジスタＭ１，Ｍ２……がシ
リコン基板１０に形成され、フローティングゲート・コ
ントロールゲート間容量を大きく設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去、書込み
が可能な不揮発性半導体メモリ装置、及びその製造方法
に関し、殊に、自己整合と横方向拡散利用することによ
って形成され、安定した印加電圧を発生し得る不揮発性
半導体メモリ装置及びその製造方法に係るものである。

【０００２】

【従来の技術】周知のように、電気的に書込み、紫外線
消去する型の不揮発性半導体メモリ装置（ＥＰＲＯＭ）
や電気的に書込み・消去が可能な不揮発性半導体メモリ
（ＥＥＰＲＯＭ）、或いはフラッシュＥＥＰＲＯＭ（以
下、ＥＰＲＯＭも含めて不揮発性半導体メモリ装置と称
する）は、類似の構造を有しており、一般にそれらの製
造方法は、ゲート酸化膜やフローティング（浮遊）ゲー
トとなるポリＳｉ層等によって自己整合的にソース／ド
レイン拡散層が製造されている。そして不揮発性半導体
メモリは、その用途からくる要請によりメモリ容量の増
大、即ち高集積化が進められていることも良く知られ
る。

【０００３】他方、特開平３−３４５７７号公報に記載
されているように、制御ゲートに与える電圧を小さくし
て効率良く浮遊ゲートに書込みを行うには、制御ゲート
−浮遊ゲート間の結合容量Ｃｃｆと、浮遊ゲートにかか
る容量Ｃｆの比が問題となる。図１３を参照して説明す
ると、浮遊ゲートと制御ゲート間の容量Ｃｆは、基板と
浮遊ゲート間の容量Ｃｆｈ、浮遊ゲートとソース・ドレ
イン間の容量Ｃｆｓ、Ｃｆｄ三者の和、Ｃｆ＝Ｃｆｈ＋
Ｃｆｓ＋Ｃｆｄで与えられる。制御ゲートに印加される
電圧をＶｃｃ、浮遊ゲートに誘起される電圧をＶｆとし
た時（但し、浮遊ゲートには電荷の蓄積はないとす
る）、浮遊ゲート電圧Ｖｆは、下記の式で与えられる。Ｖｆ＝Ｃｃｆ・Ｖｃｃ／Ｃｆ＝Ｃｃｆ・Ｖｃｃ／（Ｃｆ
ｈ＋Ｃｆｓ＋Ｃｆｄ）

【０００４】上式から明らかなように、容量ＣｃｆとＣ
ｆの比、これを容量結合比という、が大きいほど浮遊ゲ
ート電圧Ｖｆは大きくなる。即ち、制御ゲートに印加す
る電圧が低くても効率の良い書込み・読出しが行えるこ
とを意味する。より低電圧で動作する特性の安定した大
容量、即ち高集積度の不揮発性半導体メモリを得るには
浮遊ゲートに対してソース／ドレインを自己整合的（セ
ルファライン）に形成し、且つ容量結合比が大きく取れ
るメモリセル構造が要求されている。

【０００５】前記の要件を満たす不揮発性半導体メモリ
装置の例として図１１（ａ），（ｂ）に示す。図１１
（ａ）に例示した不揮発性半導体メモリ装置のメモリセ
ルは、第１の浮遊（フローティング）ゲート長を可能な
限り小さく設定して浮遊ゲート・Ｓｉ基板間の容量Ｃｆ
を小さくし、この第一の浮遊ゲートに整合させて、該メ
モリトランジスタ（以後メモリＴｒと表記する）のソー
ス領域とドレイン領域を形成する、所謂セルファライン
（自己整合）のプロセスによりソース／ドレインを形成
している。これにより浮遊ゲートと該メモリＴｒが形成
されるシリコン基板、及びソース／ドレイン間の容量を
低減させ、その上に第二の浮遊ゲートを積層形成して、
十分な制御ゲート（コントロールゲート）・浮遊ゲート
間容量を確保する構造となっている。図１１（ａ）の不
揮発性半導体メモリのメモリＴｒ構造は、１９９２年に
発行されたＩＥＤＭの予稿集（９９１〜９９３ページ）
に開示されている。図１１（ｂ）のメモリＴｒ構造も、
前記図１１（ａ）に例示したメモリセルと同ような手法
により作られるものであり、浮遊ゲートと制御ゲート間
に十分に大きな容量を確保するため、第一の浮遊ゲート
の上に一部が電気的に結合した第二、第三……と蓄積し
たものであり、技術的思想は図１１（ａ）例示のメモリ
Ｔｒに同じものといえる。図１１（ｂ）のメモリＴｒ
は、特開平３−３４５７７号公報に開示されている。

【０００６】これら例示した不揮発性半導体メモリ装置
の製造方法を図１１（ａ）に示したメモリＴｒ構造を参
照して説明する。シリコン基板１に、ゲート酸化膜２と
その直上のポリシリコン層（以下、ポリＳｉ層と表記す
る）５ａを必要とするゲート長に加工し、これをマスク
としてＮ形不純物をイオン注入して、自己整合的にソー
ス／ドレイン拡散層３_S，３_Dが形成されている。ソー
ス／ドレイン拡散層３_S，３_Dの表面には、フィールド
酸化膜が形成されている。更に、浮遊ゲート・制御ゲー
ト間の容量を大きく設定する為に第１のポリＳｉ層５ａ
の上に、より広い面積の第２のポリＳｉ層５ｂを積層し
て電気的な導通を一体化した浮遊ゲートを形成してい
る。この第２のポリＳｉ層５ｂは、フィールド酸化膜上
まで延在するようにパターンニングされている。さらに
絶縁層６を形成した後に、制御ゲート７が形成され、そ
の上に層間絶縁層８を形成し、金属配線層９が形成され
ている。このような形状とすることによって、メモリＴ
ｒの浮遊ゲートと制御ゲートの容量結合比を大きくでき
る。即ち、浮遊ゲートに誘起される電圧Ｖｆを大きくで
きるので、メモリＴｒの微細化と動作電圧の低電圧化を
図ることが可能となる。

【０００７】

【発明が解決しようとする課題】図１１（ａ），（ｂ）
で例示したように、従来のメモリＴｒでは第１の浮遊ゲ
ート長を可能なかぎり、小さくして自己整合的にソース
／ドレインを形成しているため、高集積化に必要な微小
チャネル長が一義的に決定されているが、浮遊ゲートと
制御ゲートの容量結合比を大きくして、浮遊ゲートに誘
起される電圧Ｖｆを十分な大きさにするため、第２のポ
リＳｉ層を形成する必要が必然的に生じている。そのた
め製造工数の増大を招く欠点を有する。更に、第１の浮
遊ゲートを形成しているポリＳｉ層上には、Ｓｉの酸化
者からなる絶縁層が形成され易く、電気的に充分な導通
を確保して第２の浮遊ゲートとなる第２のポリＳｉ層を
堆積しなければならないと言う技術的な難しさから、互
いに導通する２層のポリＳｉ層を形成すると言う製造工
程の不安定性が内在する問題も有している。

【０００８】本発明は、上述のような問題点に鑑みなさ
れたものであり、ソース／ドレインを浮遊ゲートに対し
て自己整合的に形成すると共に、一層のポリＳｉ層のみ
による大きな面積の浮遊ゲートを持つ不揮発性半導体メ
モリ装置及びその製造方法を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】上記課題を解消するため
に為されたものであり、本発明は、電気的に書込み、消
去可能な不揮発性半導体メモリ装置のメモリＴｒのビッ
ト線となるドレイン領域、又はドレイン領域及びソース
線となるソース領域を埋め込み拡散により形成すること
により、ソース拡散層（ソース線、或いは副ソース線と
言うこともある）、及びドレイン拡散層（拡散ビット
線、或いは副ビット線と言うこともある）が主ビット
線、主ソース線（グランド線と言うこともある）、及び
セルを独立させるセル間分離領域以外に浮遊ゲートとな
るポリシリコン層を切断することなく、前記ドレイン領
域とソース領域の上まで延在して成ることを特徴とする
ものである。

【００１０】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置であって、メモリＴｒの
ビット線となるドレイン領域、またはドレイン領域、及
びソース線となるソース領域が埋め込み拡散層で形成さ
れ、前記ドレイン領域、及びソース領域を覆う絶縁層に
接する該ゲートが素子分離領域の上まで延在しているこ
とを特徴とするものである。

【００１１】前記のような埋め込み拡散層で配線を形成
する技術については図１２の構造のものが、１９８７年
のＩＥＥＥの予稿集の“講演番号８６”に開示されてい
る。本報告の技術内容は、複数のトレンチ型ストレージ
キャパシタ（ストレージーセル）の共通接続線（グラン
ド配線）の接続をトレンチ底部に電気的に活性な不純物
をイオン注入法で導入し、各セル底部に注入された該不
純物の横方向拡散を利用して相互に接続して、電気的な
構造を確保し、共通接続線（グランド配線）を実現して
いる。

【００１２】前記埋め込みグランド配線（共通接続線）
と本発明の埋め込み拡散層の相違点は、１．埋め込み配線層の埋め込み深さにある。即ち、トレ
ンチキャパシターのトレンチの深さは、ＤＲＡＭの集積
度にもよるが、通常３〜８μｍ程度となっている。他
方、不揮発性半導体メモリ装置のメモリＴｒのソース／
ドレイン領域、及びメモリＴｒを動作させるその他の構
造は、最大でも現在対象としている素子レベルではシリ
コン基板表面の大略上下０．５μｍ程度の範囲に集約さ
れている。

【００１３】２．上記１．で述べたように配線の為の埋
め込み拡散層の形成位置の寸法が大きく異なるため、そ
の形成方法も大きく異なる。即ち、ＤＲＡＭのトレンチ
キャパシタの場合に第１にスイッチングトランジスタ
（以下ＳＷ／Ｔｒと表記する）のソース領域に繋がる板
（プレート）上電極が形成され、第２に該該プレート電
極に接して容量膜、例えばＳｉＯ₂膜が形成された後、
グランド配線となる埋め込み拡散層が電気的に活性な不
純物イオン注入と該不純物の横方向拡散により形成さ
れ、その後電荷蓄積の為の前記容量膜の対向電極とな
る、例えば不純物をドーピングして導電性が付与された
ポリシリコンで、前記トレンチを埋め込むと同時に、先
に形成したグランド配線層への電気的接続を完成させ
る。他方、本発明の不揮発性半導体メモリ装置のメモリ
Ｔｒのように、その動作に係る構造の厚さは、前記した
ように絶対値で大略１μｍである。この為、拡散ビット
線や拡散ソース線となる前記埋め込み拡散層の形成は、
該拡散層を形成するのに不都合を生じない程度の厚さ
の、該メモリＴｒの動作を行わせるに必要な構造を作り
込んだ後、イオン注入法を利用して行われる。

【００１４】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造方法に関してお
り、シリコン基板に熱酸化膜と窒化膜を積層した後、該
シリコン基板にチャネルストッパーと素子分離の為の絶
縁部、例えばフィールド酸化膜を形成して、前記窒化膜
と前記酸化膜を除去し、前記素子分離領域に挟まれた活
性領域にゲート酸化膜となる熱酸化膜を形成して、浮遊
ゲートとなるポリＳｉ層と絶縁層を積層形成し、前記絶
縁膜上に、前記素子分離領域に実質的に平行で、一本拡
散ビット線、及び副ソース線に繋がる長さ範囲で、底部
に前記積層形成した最上層の絶縁膜が露出したストライ
プ状のパターンを配置し、前記露出した絶縁層を通し
て、電気的に活性な不純物を前記積層物、及びシリコン
基板表面を含む基板内、またシリコン基板表面を含む基
板内にイオン注入により導入し、前記イオン注入のため
に使用したストライプ状マスクを除去した後、イオン注
入した電気的に活性な不純物の活性化の為の熱処理を行
い、前記熱処理を完了したシリコン基板上のゲート酸化
膜を除く積層物を素子分離領域と平行にエッチング分離
する為のパターンを形成し、該パターンにより、先にシ
リコン基板上に積層形成した絶縁膜、及びポリＳｉ層を
エッチング除去した後、前記パターンを除去して、前記
エッチングで露出したポリシリコン層等の側壁を酸化形
成することを特徴としている。

【００１５】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造方法に関してお
り、前記ストライプ状パターンを利用して、電気的に活
性な不純物を露出した絶縁膜を通して、電気的に活性な
不純物を前記積層物、及びシリコン基板表面を含む基板
内、またシリコン基板表面を含む基板内にイオン注入に
より導入した後、前記イオン注入のために使用したスト
ライプ状マスクを除去して、またはストライプ状のパタ
ーン形成したイオン注入マスク膜と重ねてシリコン基板
上のゲート酸化膜を除く積層物を素子分離領域と平行に
エッチング分離する為のパターンを形成し、該パターン
により、先にシリコン基板上に積層形成した絶縁膜、及
びポリＳｉ層をエッチング除去した後、前記パターンを
除去して、前記エッチングで露出したポリシリコン層等
の側壁を酸化形成することを特徴としている。

【００１６】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造に関しており、前
記エッチングにより、分離熱処理された積層構造を持つ
シリコン基板の該分離領域を含む積層構造の上に、電気
導電性が付与されたポリシリコン等の膜（層）を形成
し、該導電膜をホトレジスト等のマスク材を用いて、素
子分離領域に直交する方向で、前記ポリシリコン等の導
電膜と前記ゲート酸化膜を除く積層構造膜をエッチオフ
除去した後、前記ホトレジスト等のマスク材を除去し
て、露出した前記エッチングにより露出したポリシリコ
ン等の側壁を酸化、または窒化処理することを特徴とし
ている。尚、本熱処理において、電気導電性が付与され
たポリシリコン等の膜（層）表面は、酸化されても良い
し、酸化防止の為の処理を施し酸化膜の発生を防止して
も良い。

【００１７】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造方法に関してお
り、前記側壁の酸化熱処理が完了したシリコン基板（ウ
ェハ）の上に電気的な絶縁物質を被着し、該被着層に前
記副ビット線（ドレイン拡散層）、副ソース線（ソース
拡散層）等と周辺回路を含む外部回路との接続の為のア
ルミ等の電気導電性の良い金属で成る配線と接続するた
めのコンタクトホール（ビアホール、コンタクト孔とも
言う）パターンニングする。その後前記配線陽金属薄膜
を真空蒸着法やスパッタ法等で前記コンタクトホールの
形成された前記絶縁物層上に堆積し、該金属薄膜をパタ
ーニングして配線として形作り本発明の不揮発性半導体
メモリ装置は完成される。

【００１８】

【作用】上述のような手段により、本発明に係る不揮発
性半導体メモリ装置、及びその製造方法は、イオン注入
法により、それ以前にメモリＴｒの為に積層されたゲー
ト酸化膜、浮遊ゲート用ポリシリコン等の層、及び浮遊
ゲートと制御ゲートの間の容量膜を通して、シリコン基
板表面近傍にメモリトランジスタのソース／ドレイン領
域形成の為の不純物を導入し、ソース／ドレインを形成
し、且つ、同時にイオン注入される不純物によってメモ
リトランジスタのソース／ドレイン間を接続し、拡散ビ
ット線（副ビット線）、或いは拡散ソース線（副ソース
線）が形成される。このため、

【００１９】１．素子絶縁領域に平行に形成されるソー
ス／ドレイン形成用のイオン注入パターンにより浮遊ゲ
ートとソース／ドレインの位置関係が決定される。微小
チャネル長が自己整合（セルファライン）的に一義的に
決定される。

【００２０】２．先に積層形成した多層膜を介して埋め
込み拡散層で副ビット線、副ソース線を形成しているた
め、各メモリトランジスタ（セル）の浮遊ゲートとなる
ポリシリコン、同ポリシリコン上の絶縁性容量結合膜、
及び制御ゲート膜がソース／ドレイン形成で欠落するこ
とがないため、浮遊ゲート全面積がコントロールゲート
（制御ゲート）と容量結合膜を介して結合される。さら
に一層のこの浮遊ゲートが、ソース／ドレイン領域まで
延在出来ることは容易に理解される。また、同ようの理
由から浮遊ゲートを素子分離領域まで延在できることも
容易に理解される。この結果、一層の浮遊ゲートと言う
プロセス的にも簡略化された製造プロセスによって制御
ゲートとの間に大きな結合容量を得ることができること
は、言わずもがなと言える。

【００２１】３．不揮発性半導体メモリ装置において、
一本の副ビット線、及び副ソース線に結合されるメモリ
セル（メモリＴｒ）は、通常１６〜３２メモリセル程度
ある。これらのメモリセルビット線、及び副ソース線
は、制御ゲート上に絶縁膜を介して形成されているアル
ミ等からなる主ビット線、及び主ソース線に接続され
る。本発明の構造の不揮発性半導体メモリ装置では、こ
れまでに説明したように各メモリセルに繋がる副ビット
線、及び副ソース線は、埋め込み型になっており、浮遊
ゲートと制御ゲートの間の容量結合絶縁膜、及び制御ゲ
ートに接する絶縁膜には、前記のアルミ配線が各副ビッ
ト線、副ソース線と主ビット線、及び主ソース線を接続
するためにコンタクトホール（ビアホール）が、主ビッ
ト線と主ソース線に繋がるメモリセル（メモリＴｒ）、
即ち一本の副ビット線、及び副ソース線に繋がるメモリ
セル（メモリＴｒ）、通常は、１６〜３２セル程度の間
隔で存在するだけとなる。そのため本発明の不揮発性半
導体メモリ装置では、制御ゲートに接する絶縁膜上の配
線等の配置に大きな裕度が得られ、配線抵抗等の低減に
よる特性の向上を図ることができる。

【００２２】以上述べたように本発明の構造と製造方法
による不揮発性半導体メモリ装置では、製造プロセスの
増加なく、或いは少量の増加によって、メモリＴｒ（メ
モリセル）を微細化して、該装置の集積度を向上させて
も、浮遊ゲートの面積を大きく出来る。この結果浮遊ゲ
ートと制御ゲート間の容量結合比の大きな、即ち十分に
実効的な誘起電圧を持つメモリセル（メモリＴｒ）とす
ることができる。言い換えれば制御ゲートに印加する電
圧の低電圧化が出来ることを意味するものである。更に
言えば、制御ゲート上の層間絶縁膜等を介して作られる
アルミ配線等の配置により大きな裕度が得られることか
ら配線等による電圧降下が低減が可能となりこの点でも
特性の向上、ひいては制御ゲートに印加する電圧の低電
圧を図ることが出来る。

【００２３】

【実施例】以下、本発明の不揮発性半導体メモリ装置の
製造方法について、図面を参照して説明する。図１
（ａ）は、本発明の不揮発性半導体メモリ装置の一部を
示す平面図であり、図１（ｂ）は、図１（ａ）のＸ−Ｘ
線に沿った断面図であり、図１（ｃ）は、図１（ａ）の
Ｙ−Ｙ線に沿った断面図である。図２は、本発明に係る
不揮発性半導体メモリ装置の概略的な配置図であり、メ
モリアレイ２３、列デコーダ２４、行デコーダ２５、ド
レイン線（或いは、副ビット線）選択用のドレイン線
（副ビット線）選択トランジスタ２６，ソース線（或い
は、副ソース線）選択用トランジスタ２７，メモリＴｒ
（メモリセル）群２８等が配置されている。実際の不揮
発性半導体メモリ装置では、メモリＴｒ２８も１セル１
Ｔｒや１セル１Ｔｒである場合やそれらを駆動する周辺
回路も多数配置されており、図２の不揮発性半導体メモ
リ装置に限定されるものではない。

【００２４】ここで、本発明の不揮発性半導体メモリ装
置について、図１に基づいてその要部を説明する。図１
（ａ）には、メモリトランジスタＭ１Ｍ２……が示され
ており、１１，１３は、アルミニウム薄膜等の配線（以
下、アルミ配線、主ビット線と表記する場合もある）で
あり、ドレイン線選択トランジスタを介してメモリＴｒ
Ｍ１，Ｍ２……のドレイン領域１７と結ばれている。こ
の配線１１は、制御ゲート（ワード線）１３上に形成さ
れた絶縁膜を介して設けられている。浮遊ゲート１５
は、イオン注入により埋め込み拡散により作られたソー
ス１８／ドレイン１７の両領域を跨いで左右の素子分離
領域１６の中央近傍まで延在して配設されている。埋め
込み拡散でソース１８／ドレイン１７の両領域が形成さ
れているため、面積の広い浮遊ゲート１５を形成するこ
とができる。尚、ドレイン領域１７は、副ビット線や拡
散ビット線とも呼ばれ、またソース領域１８は、副ソー
ス線や拡散ソース線とも呼ばれる。

【００２５】更に、図１（ｂ），（ｃ）の断面図に基づ
いて、詳細に説明する。図１（ｂ）は、メモリＴｒＭ１
の浮遊（フローティング）ゲート１５及び制御ゲート１
３に沿い、埋め込み拡散ソース線１８／ドレイン線１
７、及び主ビット線１１を切断する不揮発性半導体メモ
リ装置の断面図を示している。シリコン基板１０に形成
されたフィールド酸化膜１６間の活性領域に作られてい
る。メモリトランジスタＭ１は、フィールド酸化膜に挟
まれた活性領域に１メモリセル１Ｔｒが形成されている
タイプのものである。ソース／ドレイン埋め込み拡散層
１８，１７が隣接する部分のシリコン基板表面には、ゲ
ート酸化膜１９が形成されている。浮遊ゲート１５は、
ゲート酸化膜１９を覆ってフィールド酸化膜１６に延在
し、且つ容量絶縁膜１４で覆われ、その上に制御ゲート
（ワード線）１３が設けられている。容量絶縁膜１４に
は、ＯＮＯ膜が用いられ、ＯＮＯ膜はシリコン酸化膜、
シリコン窒化膜、シリコン酸化膜の三層構造となってい
る。図中２０は、シリコン基板と同じ導電型の拡散層か
らなるチャネルストッパーであり、２２は、隣接するメ
モリＴｒの浮遊ゲートとの間を分離するストライプ状分
離溝である。また、１１は、主ビット線のアルミ配線で
あり、主ソース線もアルミ配線で形成される。

【００２６】図１（ｃ）は、埋め込み拡散ビット線１
７、及びソース線１８と主ドレインアルミ配線１１を通
り、浮遊ゲート１５、及び制御ゲートに直角な方向の断
面を示す図であり、二つのメモリＴｒＭ１，Ｍ２のゲー
ト酸化膜１９、フローティング（浮遊）ゲート１５、容
量絶縁膜１４、制御ゲート１３、主ドレインアルミ配線
１１のための層間絶縁膜１２、及び埋め込み拡散ビット
線１７（Ｎ⁺）層が示されている。

【００２７】次に、本発明に係る不揮発性半導体メモリ
装置の配線パターンの概要について図３に基づき説明す
る。同図に於いて、３０はアルミ配線からなる主ソース
線であり、主ソース線３０は拡散ソース線選択トランジ
スタのソース領域３１とコンタクトホール３３を介して
接続されている。３２は拡散ソース線選択トランジスタ
のゲート電極であり、３４はそのソース領域である。こ
のソース領域はメモリＴｒの拡散ソース線と一体となっ
ている。３５はコンタクトホールであり、絶縁膜上を走
るアルミ配線（主ビット線）１１と拡散ビット線選択ト
ランジスタソース領域３７とを接続している。３６は拡
散ビット線（副ビット線）選択トランジスタのゲート電
極であり、３７は拡散ビット線選択トランジスタのソー
ス領域に対応し、拡散ビット線と一体になっている。図
３ではメモリトランジスタが、各拡散ビット線当たり２
個図示されているが、実際の素子数は、１６〜３２程
度、或いはそれ以上のメモリセル（メモリＴｒ）が接続
される。

【００２８】次に、本発明に係る不揮発性半導体メモリ
装置の製造方法の一実施例について図４〜図８を参照し
て説明する。先ず、図４（ａ）は、トランジスタの活性
領域とチャネルストッパー領域を形成する工程を示して
いる。シリコン基板（Ｓｉウェハ）１０は、面指数〈１
００〉、比抵抗約１０ｏｈｍ・ｃｍのＰ形のシリコン基
板１０が用いられ、その表面にパッド酸化膜と窒化膜
（Ｓｉ_xＮ_y膜）を堆積させる。パッド酸化膜は、約３
００Å程度の厚さとし、窒化膜を減圧（ＬＰ）ＣＶＤ法
等により、約１０００Åの厚さを堆積させる。続いて、
チャネルストッパー領域が形成される部分の窒化膜を、
ＨＢ_r或いはＣＦ₄を用いた反応性イオンエッチング
（ＲＩＥ）法等によって除去する。その後、Ｐ形不純物
を１２０ＫｅＶで約１０¹³atoms/cm²の条件でイオン注
入し、熱酸化工程を経て、チャネルストッパー領域２０
と素子分離用のフィールド酸化膜１６を形成する。続い
て、窒化膜とパッド酸化膜をウエットエッチングによっ
て除去し、フィールド酸化膜１６間に約１５０Å程度の
厚さのゲート酸化膜１９を形成する。

【００２９】次に、浮遊ゲート（フローティングゲー
ト；Ｆ／Ｇと表記することもある）となるポリＳｉ膜１
５をＣＶＤ法によって堆積する〔図４（ｂ）〕。ポリＳ
ｉ膜１５は、モノシラン（ＳｉＨ₄）を原料に約６００
℃熱分解して約２０００Åの厚さ堆積し、その後、低抵
抗化するために、ポリＳｉ膜１５にリン等のＮ形不純物
を拡散して導電性を付与する。続いて、ポリＳｉ膜１５
上に、絶縁膜であるＯＮＯ膜１４が積層形成される〔図
４（ｃ）〕。ＯＮＯ膜は、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜からなる３層構造となっている。
先ず、ポリＳｉ膜１５を約８５０℃で熱酸化して約１０
０Åの膜厚のシリコン酸化膜を形成し、更に、約１５０
Åの厚さの窒化膜を形成し、この窒化膜を熱酸化して約
４０Å程度のシリコン酸化膜を形成する。無論、容量性
絶縁膜１４は、ＯＮＯ膜に限定するものでなく、種々の
容量性絶縁膜、或いは誘電性絶縁膜を用い得る。

【００３０】次に、図５〜図７に基づき、ソース／ドレ
イン埋め込み拡散層の拡散工程の説明に進む。図５
（ａ）は、レジスト膜に開口部が形成された平面図であ
り、そのＸ−Ｘ線に沿った断面図を図５（ｂ）に示す。
図５（ａ）に示すように、容量性絶縁膜１４の上にレジ
スト膜４０を塗布する。該レジスト膜４０は、露光工程
を経てパターニングされ、ストライプ状の開口部４０ａ
を形成する。該開口部４０ａは、ドレイン、及びソース
イオン注入口となる。尚、本実施例でのストライプの
幅は、０．７μｍとした。

【００３１】続いて、図５（ｂ）に示すように、レジス
ト膜をマスクに露出した容量性絶縁膜を通してイオン注
入法によりｎ形不純物である砒素（Ａｓ）を、例えば、
加速電圧１２０ＫｅＶを印加し、ドーズ量約５×１０¹⁵
atoms/cm²、シリコン基板表面近傍に注入する。その
後、レジスト膜４０を除去して、注入した不純物イオン
の活性化を行う。この活性化は、窒素中（Ｎ₂）ガスを
キャリアガスとして、８５０℃の拡散炉で行った。

【００３２】次に、図６（ａ）の平面図と図６（ｂ）、
（ｃ）の断面図で次の製造工程を説明する。再度レジス
ト５０を容量性絶縁膜１４上に塗布し、露光工程を経
て、フィールド酸化膜上で浮遊ゲートとなる導電性Ｓｉ
膜を分離するためのストライプ状パターンを形成する。
この分離溝の幅は０．６μｍとした。続いて、レジスト
５０をマスクに、本実施例に用いたＯＮＯ構造１４の場
合、エッチングガスとして、ＣＦ₄或いはＢＨｒを用
い、キャリアガスＨ₂とＯ₂を使用した。ＯＮＯ膜のエ
ッチング時はＨ₂ガスをキャリアガスとして使用し、ポ
リＳｉ膜のエッチング時にはＯ₂ガスをキャリアガスと
し、切り替えてエッチングを行った〔図６（ｂ）〕。無
論、これらはこの実施例に限定されるものでなく、公知
の種々のＲＩＥ法等によっても十分に達成できる。

【００３３】続いて、レジスト５０を通常の剥離液によ
り除去し、前記分離エッチングにより分離溝２２に露出
した浮遊ゲートなるポリＳｉ膜側壁部の酸化を行う。こ
の酸化工程では、窒素（Ｎ₂）ガスをキャリアガスと
し、酸素（Ｏ₂）を流量比で２０％含むフォーミングガ
スを雰囲気ガスとして、９５０℃の拡散炉で行った。露
出したポリＳｉからなる浮遊ゲート側壁には約０．１μ
ｍの酸化膜が形成された。またこの時、先に積層膜を介
して注入したソース、及びドレイン領域のＮ形不純物で
あるＡｓに再拡散し横方向に０．１μｍ弱広がり、結果
として幾何学的チャネル長は、０．５μｍ強の寸法とな
った。更に、ＯＮＯ膜の最上のＯ層、即ちシリコン酸化
層の厚さも約２０Å程度厚くなった〔図６（ｃ）〕。し
かし、これらは素子特性上大きな影響はなく、完成した
素子において正常な動作が確認できた。

【００３４】以上、これまで述べたプロセスでは、シリ
コン基板１０上に形成、積層したゲート酸化膜１９、浮
遊ゲートとなるポリＳｉ層１５、ＯＮＯ容量結合膜１４
を介してイオン注入した不純物の活性化の為の熱処理と
素子分離溝形成に伴う、浮遊ゲートとポリＳｉ層の露出
した側壁の酸化の熱処理工程を、各々別々の工程となっ
ているが、以下に示すように注入した不純物の活性化熱
処理と露出した側壁ポリＳｉ層酸化熱処理を同時に実施
する合理化したプロセスでも作成できることは言うまで
もない。またＯＮＯ膜の最上層のＯ膜、即ち窒化膜の酸
化によるシリコン酸化膜作成の熱処理工程も同時にでき
る。

【００３５】上述のように、図５，図６は、ＯＮ膜後の
シリコン基板〔図４（ｃ）においてポリＳｉ層を酸化と
該酸化膜の窒化が終了したもの〕から出発し、ソース／
ドレイン領域形成の為の不純物のイオン注入、素子分離
用の溝形成、露出したポリシリコン層の酸化工程につい
て示したものである。第５図（ａ）は、ソース／ドレイ
ン領域形成の為の不純物のイオン注入のためのマスクパ
ターンの平面図であり、同図（ｂ）は、不純物イオン注
入後の同図（ａ）のＸ−Ｘ線に沿った断面を示す図であ
る。第６図（ａ）は、素子分離溝形成の為のマクスパタ
ーンの平面図であり、同図（ｂ）は、ＯＮ膜１４ａ、及
びポリＳｉエッチング後の、同図（ａ）のＸ′−Ｘ′線
に沿った断面図である。第６図（ｃ）は、ソース／ドレ
イン領域を形成する為に注入した不純物の活性化、ＯＮ
膜のＮ層（窒化膜）の酸化膜化、及び浮遊ゲートとなる
ポリシリコンの素子分離に伴い露出した側壁の酸化が終
了した後の同図（ａ）のＸ′−Ｘ′線に沿った断面図で
ある。

【００３６】前記した窒化膜形成済みシリコン基板上に
レジスト４０を塗布し、該レジスト膜に、露光工程で開
口部４０ａをパターンニングして形成する。次に、前記
レジスト膜４０をマスクに開口部４０ａ下部シリコン基
板表面近傍、または直下にＮ形不純物である砒素（Ａ
ｓ）加速電圧１２０ＫｅＶで約５×１０¹³atoms/cm²で
注入する。この際、前記熱処理工程と熱処理時間等が異
なることから、特に注入した不純物のチャネル方向への
広がり（即ちチャネル長の短縮）を考慮してソース・ド
レイン間の距離を決定して、パターンニングを行う。

【００３７】続いて、レジスト膜４０を除去し、再びイ
オン注入のシリコン基板にレジストを塗布し、該レジス
ト膜５０にフォトリソグラフィーにより開口部２２ａを
形成する。次に、該パターンニングしたレジスト膜をマ
スクに前記エッチンガス、即ちＣＦ₄，ＢＨｒ，及びキ
ャリアガスＯ₂、Ｈ₂を用い、ＲＩＥ法により１４ａと
１５をエッチオフした。

【００３８】続いて、レジスト膜５０を除去し、注入不
純物の活性化、窒化膜の酸化、及び露出したポリシリコ
ン側壁の酸化を行った。この不純物の活性化、窒化膜の
酸化、及びポリシリコン側壁の酸化は、窒素（Ｎ₂）ガ
スをキャリアガスとし、酸素（Ｏ₂）ガスを流量比で２
０％含むフォーミングガスを雰囲気ガスとし、９５０℃
の拡散炉で行った。これによりＯＮ膜のＮ膜（窒化膜）
の表面は、４０Å程度酸化され、ＯＮＯ膜となり、一方
浮遊ゲートの露出したポリＳｉ膜側壁には約０．１μｍ
の酸化膜が形成された。また注入した不純物のチャネル
方向への広がりは、ソース／ドレイン領域各々で大略
０．１μｍの広がりが観察された。

【００３９】次に、制御ゲート（ワード線、又はコント
ロールゲート；Ｃ／Ｇとも言う）、及びアルミ配線（主
ビット線）の製造工程について、図７に基づいて説明す
る。図７（ａ）はその平面図、図７（ｂ）はＸ″−Ｘ″
線に沿った断面図、図７（ｃ）はＹ″−Ｙ″線に沿った
断面図である。図７（ａ）に示すＣ／Ｇ（ワード線）１
３は、タングステンシリサイド（以下Ｗ_xＳｉ_yと表記
する）とポリＳｉ膜の２層膜、Ｗ_xＳｉ_y／ポリＳｉか
らなる薄膜配線層である。Ｗ_xＳｉ_y／ポリＳｉ薄膜層
をパターンニングすることによって浮遊ゲート（Ｆ／
Ｇ）１５が自己整合的にパターンニングされる。尚、Ｆ
／Ｇ１３は、上記実施例に限定されるものでなく、導電
性を付与したポリシリコン膜のみを用いて形成しても良
いし、酸化膜等の絶縁膜との密着性が良好で、かつ熱膨
張係数が、該制御ゲート（ワード線）を取り巻く環境物
質に近い導電性を有する材料であれば構わない。

【００４０】Ｗ_xＳｉ_y／ポリＳｉ薄膜層は、弗化タン
グステン（ＷＦ₆）とモノシラン（ＳｉＨ₄）を原料ガ
スとし、通常のサーマルＣＶＤにより基板温度６００℃
の条件で０．３μｍの厚さ堆積した。その後、通常の露
光工程でサジスト膜をパターンニングし、このレジスト
膜をマスクとしてＣＦ₄、或いはＨＢｒをエッチングガ
スとしてＲＩＥ法によりＷ_xＳｉ_y／ポリＳｉ薄膜層、
および容量絶縁膜であるＯＮＯ膜とポリＳｉ膜をエッチ
ングして、ワード線（浮遊ゲート）１３と該ワード線に
自己整合した幅の浮遊ゲート（Ｆ／Ｇ）が形成した。

【００４１】また、主ビット線、ソース線につなぐアル
ミ配線とワード線の間の層間絶縁膜１２には、通常のシ
リコン酸化膜トボロ・フォスフォ・シリケート・ガラス
（以下、ＢＰＳＧと表記する）の２層膜を使った。アル
ゴン希釈５％ジボラン（Ｂ₂Ｈ₆）アルゴン希釈５％ホ
スフィン（ＰＨ₃）、アルゴン希釈２０％モノシラン
（ＳｉＨ₄）を原料ガスとし、通常の常圧ＣＶＤ装置を
使用し基板温度４３０℃の条件で０．８μｍの厚さ堆積
した。また、平坦化のために窒化ガスに約５％の酸素を
混合させたフォーミングガス雰囲気、温度約８５０℃の
条件でリフローを行った。

【００４２】次に、選択トランジスタのドレイン領域と
主ビット線（アルミ配線）、及び拡散ソース線選択トラ
ンジスタのソースと主ソース線（アルミ配線）を接続す
る為の接続孔（コンタクトホール）を層間絶縁膜１２に
開け、アルミニュウム薄膜を基板温度２００℃の条件で
スパッタ法により約１μｍ被着した。該アルミニュウム
を被着したウェハーにレジストを塗布し、露光工程で該
レジスト膜をパターンニングして、このパターンをマス
クに、３塩化ホウソ（ＢＣＩ₃）等をエッチングガスと
してＲＩＥ法によりアルミ配線１１を形成した。続い
て、パッシベーション膜等が施され、不揮発性半導体メ
モリ装置が形成される。

【００４３】図８は、本発明に係る不揮発性半導体メモ
リ装置の他の実施例を示すものである。図８（ａ）が、
その平面図、図８（ｂ）がそのＸ−Ｘ線に沿った断面を
示す図、図８（ｃ）は、そのＹ−Ｙ線に沿った断面図で
ある。本実施例のメモリ装置は、分離領域で分離された
活性領域内に拡散ソース線をメモリ素子（メモリＴｒ）
が、素子分離領域と直交する方向に２ケ配設されたもの
である。図８（ａ）には、メモリＴｒＭ１，Ｍ２，……
が示されており、１１はアルミニューム薄膜等からなる
配線であり、ドレイン選択トランジスタを介してメモリ
ＴｒＭ１，Ｍ２のドレイン領域１７と結ばれている。こ
の配線１１は、ワード線（Ｃ／Ｇ）１３上に形成された
絶縁膜１２を介して設けられている。ソース領域にかか
るＦ／Ｇ１５は、Ｎ型注入不純物の活性化、及びポリＳ
ｉ膜からなる浮遊ゲートの露出したポリシリコン膜側壁
の酸化の際の熱処理により、杵状を呈している。このソ
ース領域１８は、活性領域の中央に位置し、メモリＴｒ
を作る活性領域に所定のピッチで配設される。同ように
ドレイン領域１７もメモリＴｒを作る活性領域の前記ス
トライプ状ソース領域を破産で所定のピッチで配設され
る。ソース／ドレイン両領域とも後で説明するように、
ゲート酸化膜上に積層堆積した浮遊ゲートとなるポリシ
リコン膜、容量結合ＯＮＯ絶縁膜を介して不純物を介し
て作られる。この結果、ソース／ドレイン領域とチャネ
ルの関係が自己整合的に一義的に決定され、且つ浮遊ゲ
ート１５は、切断されることなく、チャネル領域から絶
縁膜で覆われたドレイン領域、及びソース領域に延在し
て素子分離領域であるフィールド酸化膜に至る広い面積
の浮遊ゲート１５を形成することができる。尚、前記し
たようにドレイン領域１７は、副ビット線や拡散ビット
線とも呼ばれ、ソース領域１８は、副ソース線や拡散ソ
ース線とも呼ばれる。

【００４４】更に図８（ｂ），（ｃ）の断面図に基づい
て、詳細に説明する。図１（ｂ）は、メモリＴｒＭ１，
Ｍ２のソース拡散層（ソース領域）１８を共通とする不
揮発性半導体メモリを示しており、シリコン基板１０に
形成した素子分離用フィールド酸化膜１６間の活性領域
に、メモリＴｒＭ１，Ｍ２のそれぞれのドレイン拡散層
（ドレイン領域）１７と共通ソース拡散層１８が形成さ
れ、ソース／ドレイン拡散層１７，１８が隣接する部分
のシリコン基板１０の表面にはゲート酸化膜１９が形成
されている。Ｆ／Ｇは、ゲート酸化膜１９を覆ってフィ
ールド酸化膜１６上に延長在し、容量絶縁膜１４で覆わ
れ、その上にＣ／Ｇ（ワード線）１３が形成されてい
る。更に、層間絶縁膜１２を介し配線（主ビット線）１
１が設けられている。容量絶縁膜１４は、ＯＮＯ膜が用
いられ、シリコン酸化膜、シリコン窒化膜、シリコン酸
化膜の３層構造となっている。２０は、シリコン基板と
同じ導電型の拡散層からなるチャネルストッパーであ
り、拡散層１８ａには、一つの活性領域内に作られるメ
モリＴｒＭ１，Ｍ２の浮遊ゲート用ポリシリコン膜１５
を分離するためのエッチングによりゲート酸化膜が露出
するため、後の滅処理工程で熱酸化膜１６ｂが厚く形成
される。この厚い酸化膜が薄いゲート酸化膜１９に接続
していく形状をバーズピークという。

【００４５】図８（ｃ）は、図１（ａ）のＹ−Ｙ線、即
ちドレイン拡散層１７に沿った断面図であり、シリコン
基板上に積層形成したゲート酸化膜１９、ポリシリコン
膜１５、ＯＮＯ容量結合絶縁膜１４を介して注入（以
下、このようなある種の膜を通したイオン注入をスルー
インプラと言う）された不純物のアニール（熱処理）後
のドレイン拡散層１７の形状等を示したものである。

【００４６】次に、本発明に係る不揮発性半導体メモリ
装置の製造方法の別の実施例について、図９乃至図１０
を参照して説明する。尚、図９に至る製造方法は、図４
（ａ），（ｂ），（ｃ）に同じなので省略し、本実施の
構造の不揮発性半導体メモリ装置の製造方法に係る部分
に限定して説明する。前記実施例で説明した図４の構造
の形成が終了したシリコン基板１０にレジスト４０を塗
布し、露光工程を経て図９（ａ）に示すストライプ状の
パターン４０ａ，４０ｂを、前記レジストに形成する。
図９（ｂ）は、図９（ａ）のＹ−Ｙ線上に沿った断面図
であり、スルーインプラによりＮ型不純物の注入が終了
した時点のものである。本図でわかるようにレジストの
ストライプ状の孔４０ａ，４０ａの底部にはＯＮＯ絶縁
膜が露出している。また、図中１７、１８は活性化前の
注入された不純物のよう子を示したものである。

【００４７】図１０は、浮遊ゲートとなるポリシリコン
膜１５をメモリＴｒＭ１，Ｍ２に分離する工程から注入
不純物活性熱処理、及び露出したＦ／Ｇ用ポリＳｉ側壁
の熱処理（アニール）終了までの工程を示したものであ
る。図１０（ａ）は、スルーインプラ終了後の同シリコ
ン基板のレジスト膜４０を通常の方法によって除去した
後、再度レジスト５０を同シリコン基板に塗布し、リソ
グラフィー工程で該レジストに素子分離溝２２を形成す
る為のストライプ状パターン２２ａとポリシリコンで作
られる浮遊ゲートをメモリトランジスタＭ１，Ｍ２の各
々ように分離する溝１６ａを作るためのパターン５０ｂ
を示す平面図である。同図（ｂ）は、前記レジスト５０
をマスクにＲＩＥ法によってＯＮＯ膜、及びポリシリコ
ン膜をエッチング除去した後の図１１（ａ）に示すＸ−
Ｘ線に沿った断面図を示す図である。ＯＮＯ膜、及びポ
リＳｉ膜のＲＩＥ法によるエッチング除去条件は、実施
例１と同じとした。図１０（ｃ）は、レジスト５０を除
去し、注入不純物イオンの活性化、及び分離溝２２と分
離溝１６ａ部分に露出しているポリシリコン側壁酸化が
終了した、同図（ａ）のＸ−Ｘ線に沿った断面図であ
る。尚、本活性化とポリＳｉ側壁酸化の条件は、実施例
１に示した拡散炉温度９５０℃と同じとした。その後の
制御ゲート（ワード線）となる膜の堆積以降のプロセス
は、先に説明した実施例と同じであるので省略する。

【００４８】以上、本発明を２つの実施例に基づき説明
した。無論、上記実施例は、製造工程の概略を説明する
もので、実際の製造工程では酸化膜の形成前に犠牲酸化
膜を除去する前処理工程や不揮発性半導体メモリ装置の
各メモリセル（メモリＴｒ）の動作の為の周辺回路等を
作るための工程が同時に、又は別になされており、製造
工程の全てを記載するものではない。また、上記実施例
の製造工程は、実施例に限定されるものでなく、種々の
公知の半導体製造に係る材料や製造方法によってなし得
ることは言うまでもない。

【００４９】

【発明の効果】上述のように、本発明の不揮発性半導体
メモリ装置では、ソース／ドレイン拡散領域を形成する
為の不純物導入をシリコン基板上に積層した多層膜を介
してシリコン基板の前記領域を形成する部分にイオン注
入法によっている。そのためソース／ドレイン拡散層形
成によって浮遊ゲートが該拡散層で切断されることな
く、素子分離領域中央近傍まで延在させることが可能で
あり、故にＦ／Ｇは、極めて広い面積の専有が可能とな
る。従って浮遊ゲート（Ｆ／Ｇ）・制御ゲート（Ｃ／
Ｇ）間容量Ｃ_cfの大きな設定が可能となるので、浮遊ゲ
ート電圧Ｖ_rを大きく設定できる。即ち、不揮発性メモ
リの実効印加電圧を大きなものとすることができる利点
がある。また、本発明の不揮発性半導体メモリ装置は、
Ｆ／Ｇ電圧Ｖ_fを大きく設定することができるため、動
作電圧の低電圧化を図ったとしても、十分な実効電圧を
得ることができる利点がある。更に、不揮発性メモリを
微細化したとしても、十分なＦ／Ｇ電圧Ｖ_fを得ること
ができるので、集積度を高めるのに極めて効果的なもの
である。

【００５０】また、本発明の不揮発性半導体メモリ装置
の製造方法によれば、ソース／ドレイン拡散層とゲート
長、及びＦ／Ｇを自己整合的に形成できる利点があり、
従って従来のように高集積化を図ることを目的に、Ｆ／
Ｇを二層としてＦ／ＧとＣ／Ｇ間の容量を大きくする必
要がなく、一層の浮遊ゲートであっても高集積化を図る
ことが可能であり、一回のポリシリコン層の堆積工程で
十分な特性を有する浮遊ゲートを形成できるので、製造
工程の簡略化に極めて効果的なものである。

【００５１】上記結果として、不揮発性半導体メモリを
駆動する周辺回路への負担が軽減され、フローティング
ゲート（Ｆ／Ｇ）における電子の注入、消去に必要な電
圧の低電圧化とそれに従う回路の微細化が容易となる利
点があり、不揮発性半導体メモリ装置の小型化が可能で
ある。また、読出し時のセル電圧が大きく取れるように
なると共に、メモリＴｒを微細化することによって、Ｃ
／ＧからみたＦ／Ｇとソース／ドレイン間の容量が相対
的に小さくなり、従って、メモリＴｒの実効印加電圧を
十分な値にできるので、書込み、読取り時のディスター
ブ等が小さくなる等の特性の向上を図れる利点がある。

【図面の簡単な説明】

【図１】（ａ）は、本発明の不揮発性半導体メモリ装置
の一実施例を示す平面図、（ｂ）は、そのＸ−Ｘ線に沿
った断面図、（ｃ）は、Ｙ−Ｙ線に沿った断面図であ
る。

【図２】本発明に係る不揮発性半導体メモリ装置の回路
配置の概要を示すための図である。

【図３】本発明に係る不揮発性半導体メモリ装置の配線
パターンを示す図である。

【図４】（ａ）〜（ｃ）は、本発明に係る不揮発性半導
体メモリ装置の製造方法の製造工程で示す断面図であ
る。

【図５】（ａ）は、図４の製造工程に続く、製造工程を
示す平面図、（ｂ）は、そのＸ−Ｘ線に沿った断面図で
ある。

【図６】（ａ）は、図５の製造工程に続く、製造工程を
示す平面図、（ｂ）、（ｃ）は、そのＸ′−Ｘ′線に沿
った断面図である。

【図７】（ａ）は、図６に続く、製造工程を示す平面
図、（ｂ）は、そのＸ″−Ｘ″線に沿った断面図、
（ｃ）は、そのＹ″−Ｙ″線に沿った断面図である。

【図８】（ａ）は、本発明の不揮発性半導体メモリ装置
の他の実施例を示す平面図、（ｂ）は、そのＸ−Ｘ線に
沿った断面図、（ｃ）は、Ｙ−Ｙ線に沿った断面図であ
る。

【図９】本発明に係る不揮発性半導体メモリ装置の他の
実施例に係る製造方法の製造工程を示し、（ａ）は、図
４の製造工程に続く、製造工程を示す平面図、（ｂ）
は、そのＸ−Ｘ線に沿った断面図である。

【図１０】（ａ）は、図９の製造工程に続く、製造工程
を示す平面図、（ｂ）、（ｃ）は、そのＸ−Ｘ線に沿っ
た断面図である。

【図１１】（ａ）は、従来の不揮発性半導体メモリ装置
の一例を説明するための断面図、（ｂ）は、従来の不揮
発性半導体メモリ装置の他の例を説明するための断面図
である。

【図１２】不純物の横方向拡散で配線層を形成した例を
説明する断面図である。

【図１３】不揮発性半導体メモリ装置の浮遊ゲート電圧
を説明するため図である。

【符号の説明】

１１配線（主ビット線、アルミ配線）１２層間絶縁膜１３制御ゲート（コントロールゲート）１４容量性絶縁膜１５浮遊ゲート（フローティングゲート）１６フィールド酸化膜（素子分離領域）１６ｂ酸化膜１７，１８不純物注入層１７（Ｎ⁺）ドレイン領域（ドレイン拡散層、副ビッ
ト線、拡散ビット線）１８（Ｎ⁺）ソース領域（ソース拡散層、副ソース
線、拡散ソース線）１９ゲート酸化膜２０チャネルストッパー２２分離溝２３メモリアレー２４列デコーダ２５行デコーダ２６ドレイン線選択トランジスタ２７ソース線選択トランジスタ２８メモリトランジスタ（メモリセル）群３０アルミ配線３１ドレイン領域３２ゲート電極３３，３５コンタクトホール（ビアホール、コンタ
クト孔）３４ソース領域４０，５０レジスト膜４０ａ，５０ａ不純物注入マスク窓５０ｂ浮遊ゲート分離用レジスト窓Ｍ１，Ｍ２不揮発性メモリトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、メモリトランジスタのビット線となるドレイン領域とソ
ース領域がゲート絶縁膜と結合した絶縁膜下のシリコン
基板表面を含む該基板表面近傍に形成されたことを特徴
とする不揮発性半導体メモリ装置。
【請求項２】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、メモリトランジスタのビット線となるドレイン領域とソ
ース領域がゲート絶縁膜と結合した絶縁膜下のシリコン
基板表面を含む該基板表面近傍に形成され、前記ドレイ
ン領域、及びソース領域を覆う絶縁層に接するフローテ
ィングゲートが前記ドレイン領域、及びソース領域の上
まで延在してなることを特徴とする不揮発性半導体メモ
リ装置。
【請求項３】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、メモリトランジスタのビット線となるドレイン領域とソ
ース領域がゲート絶縁膜と結合した絶縁膜下のシリコン
基板表面を含む該基板表面近傍に形成され、前記ドレイ
ン領域、及びソース領域を覆う絶縁層に接するフローテ
ィングゲートが素子分離用絶縁領域の上まで延在してい
ることを特徴とする不揮発性半導体メモリ装置。
【請求項４】電気的に書込み、消去可能な不揮発性半
導体メモリ装置の製造方法において、シリコン基板の表面に、ゲート絶縁膜となる熱酸化膜と
フローティングゲートとなるポリシリコン層と絶縁層を
順次積層した後、その上に素子分離領域に平行に形成さ
れたストライプ状の開口を有するレジスト膜を形成し、
該ストライプ状レジスト膜の底部に、前記積層膜の最上
面が露出した開口があるレジストをマスクとして用い、
前記積層膜を介してシリコン基板表面を含むシリコン基
板表面近傍にイオン注入によりソース／ドレイン領域を
形成する不純物を注入する工程と続いて前記レジスト膜
を除去して再度素子分離用のストライプ状の開口パター
ンを形成する工程と前記ストライプ状の開口を有するレ
ジストをマスクに前記積層膜の容量性絶縁膜と浮遊ゲー
トとなる導電性膜をエッチングする工程と前記のイオン
注入で導入した不純物の電気的活性化と前記エッチング
により露出した導電性膜の側壁の酸化の熱処理工程から
なることを特徴とする不揮発性半導体メモリ装置の製造
方法。
【請求項５】電気的に書込み、消去可能な不揮発性半
導体メモリ装置の製造方法において、シリコン基板の表面に、ゲート絶縁膜となる熱酸化膜と
フローティングゲートとなるポリシリコン層と絶縁層を
順次積層した後、その上に素子分離領域に平行に形成さ
れたストライプ状の開口を有するレジスト膜を形成し、
該ストライプ状レジスト膜の底部に、前記積層膜の最上
面が露出した開口があるレジストをマスクを用い、前記
積層膜を介してシリコン基板表面を含むシリコン基板表
面近傍にイオン注入によりソース／ドレイン領域を形成
する不純物を注入する工程と、続いて前記レジスト膜を除去して、注入した不純物を電
気的に活性化する工程と、再度素子分離用のストライプ状の開口パターンを形成す
る工程と、前記ストライプ状開口を有するレジストをマスクに前記
積層膜の容量性絶縁膜と浮遊ゲートとなる導電性膜をエ
ッチングする工程と、前記レジスト膜を除去し、露出した導電性膜の側壁の酸
化の熱処理工程と、からなることを特徴とする不揮発性半導体メモリ装置の
製造方法。
【請求項６】分離される浮遊ゲートと導電性薄膜上に
形成した容量性絶縁膜がチャネル領域、ソース／ドレイ
ン領域、或いは素子分離領域まで延在して形成すること
を特徴とする特許請求項４，５記載の不揮発性半導体メ
モリ装置の製造方法。
【請求項７】浮遊ゲートとなる導電性膜が電気導電性
を付与されたポリシリコン膜からなることを特徴とする
特許請求項１，２，３，４，５，６記載の不揮発性半導
体メモリ装置の製造方法。
【請求項８】電気的に書込み、消去可能な不揮発性半
導体メモリ装置の製造方法において、シリコン基板に熱酸化膜と窒化膜を積層形成した後、該
シリコン基板にチャネルストッパーと素子分離領域であ
るフィールド酸化膜を形成して前記窒化膜と前記酸化膜
を除去し、前記素分離領域に挟まれた活性領域にゲート酸化膜を形
成してポリシリコン膜と絶縁膜を積層形成し、前記絶縁膜上に前記素子分離領域と実質的に平行に配置
したストライプ状パターンと該パターンを介して電気的
に活性な不純物を限定的に導入し、前記素子分離領域にほぼ平行に配置したストライプ状パ
ターンによってメモリ素子を分離し、導入した不純物の活性化と前記素子分離により露出した
ポリシリコン層側壁の酸化を行うことを特徴とした不揮
発性半導体メモリ装置の製造方法。