JPH08330593A

JPH08330593A - 薄膜トランジスタの製造方法

Info

Publication number: JPH08330593A
Application number: JP13383695A
Authority: JP
Inventors: Tsukasa Shibuya; 司渋谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-05-31
Filing date: 1995-05-31
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】オフ特性の向上のための半導体膜の薄膜化に
伴うプロセスの安定性を確保し、ソース・ドレイン抵抗
の増大を防ぎ、高駆動能力を維持する。【構成】表面にベースコート膜２を成膜した絶縁性基
板１上に形成された薄膜トランジスタの製造方法におい
て、薄膜トランジスタのソース・ドレイン領域９のベー
スコート膜２上に凹部３を形成する工程と、ベースコー
ト膜２上に導電性膜若しくは半導性膜４を成膜する工程
と、導電性膜若しくは半導体膜４の全面をエッチバック
して凹部３以外の導電性膜若しくは半導体膜４を除去す
る工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ガラス等の絶縁性基板
上に設けられる薄膜トランジスタ（以下、ＴＦＴと言
う）に関し、特にアクティブマトリクス型の画像表示装
置やイメージセンサ等に利用できる薄膜トランジスタの
製造方法に関するものである。

【０００２】

【従来の技術】ガラスなどの絶縁性基板上にＴＦＴを有
する半導体装置としては、このＴＦＴを画素スイッチン
グ素子に用いるアクティブマトリクス型液晶表示装置や
イメージセンサーなどが知られている。このＴＦＴの半
導体層（活性層）には、薄膜状のシリコン半導体を用い
るのが一般的である。このシリコン半導体は、非晶質シ
リコン半導体（ａ−Ｓｉ）からなるものと結晶性を有す
るシリコン半導体からなるものとの２つに大別される。

【０００３】上記薄膜状のシリコン半導体のうち非晶質
シリコン半導体は、成膜温度が低く、化学気相法で比較
的容易に作製することが可能で量産性に富むため、最も
一般的に用いられているが、導電性等の物性が結晶性を
有するシリコン半導体に比べて劣っている。従って、今
後、より高速特性を得るためには、結晶性を有するシリ
コン半導体からなるＴＦＴの作製方法の確立が強く求め
られている。なお、この結晶性を有するシリコン半導体
としては、多結晶シリコン、微結晶シリコン、結晶成分
を含む非晶質シリコン、結晶性と非結晶性の中間状態を
有するセミアモルファスシリコン等が知られている。

【０００４】これらの結晶性を有する薄膜状のシリコン
半導体を得る方法としては、成膜時に結晶性を有する膜
を直接成膜する方法、非晶質半導体膜を成膜した後、熱
エネルギーを加えることにより結晶性を向上させる方
法、非晶質半導体膜を成膜した後、レーザー光のエネル
ギーにより結晶性を向上させる方法が用いられている。

【０００５】次に従来のトップゲート型ＴＦＴの製造方
法について説明する。図２（ａ）、（ｂ）は従来のトッ
プゲート型ＴＦＴの製造工程図を示す。図２（ａ）にお
いて、絶縁性基板（例えばガラス基板）２１を洗浄後、
該絶縁性基板２１の表面にベースコート膜２２として二
酸化シリコン（ＳｉＯ₂）を化学的気相成長法（以下、
ＣＶＤ法と言う）やスパッタリング法を用いて厚さ３０
０ｎｍ程度堆積させる。

【０００６】次に、ベースコート膜２２上にＣＶＤ法や
スパッタリング法を用いて非晶質シリコン膜を厚さ３０
ｎｍ程度堆積させ、固相成長法やレーザーアニール法に
より非晶質シリコン膜を多結晶シリコン膜に変化させ
る。該多結晶シリコン膜をフォトリソグラフィーとエッ
チングにより島状構造の半導体層２６を形成後、ゲート
絶縁膜２７、ゲート電極材料を堆積し、フォトリソグラ
フィーとエッチングによりゲート電極２８をパターン形
成する。次にイオンドープ法によりソース・ドレイン領
域２９に不純物を注入し、該ソース・ドレイン領域２９
をレーザーアニール法や熱拡散法で活性化させ、更に上
記絶縁性基板２１の領域上に層間絶縁膜３０を堆積す
る。

【０００７】次に、フォトリソグラフィーとエッチング
により、ソース・ドレイン領域２９にコンタクトホール
を形成してトップゲート型ＴＦＴが作製されるものであ
る。

【０００８】

【発明が解決しようとする課題】今後の技術として、例
えばアクティブマトリクス型液晶表示装置の周辺駆動回
路などを構成するような高速なＴＦＴを、同一基板上に
同時に形成することが望まれている。しかしながら、従
来技術においては、結晶の粒界においてリーク電流が発
生してしまい、良好なオフ特性を得るのが困難であっ
た。

【０００９】良好なオフ特性を得るための方法の１つと
して、半導体層２６の膜厚を薄膜化することが有効であ
ることが知られているが、この方法では、半導体層２６
のソース・ドレイン領域２９とソース・ドレイン電極と
を接続するためのコンタクトホール３１を形成時に図２
（ｂ）に示すように半導体層２６のオーバーエッチが生
じ、コンタクト抵抗の増大を招くという問題点があっ
た。また、半導体層２６を薄膜化することにより、ソー
ス・ドレイン抵抗が高くなり、高速動作が必要となる周
辺駆動回路の駆動周波数が、コンタクト抵抗及びソース
・ドレイン抵抗によって制限されるという問題点があっ
た。

【００１０】本発明の薄膜トランジスタの製造方法は上
記のような問題点を解決したもので、オフ特性の向上の
ためのＴＦＴの半導体層の薄膜化に伴うプロセスの安定
性を確保し、ソース・ドレイン抵抗の増大を防ぎ、高駆
動能力を維持することができる薄膜トランジスタの製造
方法を提供することを目的とするものである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の請求項１記載の発明は、表面にベースコートとして絶
縁膜を成膜した基板上に形成された薄膜トランジスタの
製造方法において、上記薄膜トランジスタのソース・ド
レイン領域部の上記絶縁膜上に凹部を形成する工程と、
上記絶縁膜上に導電性膜若しくは半導体膜を成膜する工
程と、上記凹部以外の導電性膜若しくは半導体膜を除去
する工程とを有する製造方法である。

【００１２】請求項２記載の発明は、上記請求項１記載
の発明において、上記導電性膜は、高融点金属又は不純
物をドープした半導体である。

【００１３】

【作用】本発明は上記のように、基板の表面にベースコ
ートとして絶縁膜を成膜後、ＴＦＴのソース・ドレイン
領域部の上記絶縁膜上に凹部を形成し、上記絶縁膜上に
導電性膜若しくは半導体膜を成膜し、上記凹部以外の導
電性膜若しくは半導体膜を除去することにより、ＴＦＴ
の半導体層の膜厚を薄膜化したときに問題となっていた
コンタクトホール形成時にオーバーエッチが発生して
も、ＴＦＴのソース・ドレイン領域部の下層と導電性膜
が電気的に接続されているため、コンタクト抵抗及びソ
ース・ドレイン抵抗の増大を招くことがなく、オフ特性
の良好なトップゲート型ＴＦＴを作製することができ
る。

【００１４】また、大型基板、例えば３００ｍｍ□のガ
ラス基板上に結晶性を有するシリコン薄膜で高性能なＴ
ＦＴを形成することができれば、これまでのようにアク
ティブマトリクス型の画像表示装置の画素スイッチング
素子のみでなく、周辺駆動回路を組み込むことが容易と
なり、製品の低コスト化、モジュールのコンパクト化、
実装工程の簡略化などが可能となる。

【００１５】さらに、１枚の基板上にディスプレイから
ＣＰＵやメモリ、イメージセンサ、タッチオペレーショ
ンなどの多くの機能を搭載したシステム・オン・パネル
も実現できる。

【００１６】

【実施例】以下、本発明の薄膜トランジスタの製造方法
の一実施例を図１と共に説明する。図１（ａ）〜（ｄ）
は本発明のトップゲート型ＴＦＴの製造工程図を示す。
図１（ａ）において、３００ｍｍ□程度の絶縁性基板
（例えばガラス基板）１を洗浄後、該絶縁性基板１の表
面にベースコート膜２として二酸化シリコンをＣＶＤ法
やスパッタリング法を用いて厚さ３００ｎｍ程度堆積さ
せる。

【００１７】次に、ベースコート膜２上に感光性のフォ
トレジスト（図示せず）を塗布しておき、フォトマスク
（図示せず）を通して全面に光を照射してマスクのパタ
ーンをフォトレジストに書き写す（フォトリソグラフィ
ー）。そして、余分なフォトレジストを除去して後述す
るコンタクトホール１１が形成されるベースコート膜２
の領域にエッチングにて深さ１５０ｎｍの凹部３を形成
し、Ｔａ（タンタル）やＭｏ（モリブデン）やＷ（タン
グステン）と言った高融点金属あるいはリンがドープさ
れたポリシリコン等の導電性膜若しくは半導体膜４をス
パッタリング法やＣＶＤ法により５００ｎｍ〜１μｍ程
度堆積する。

【００１８】さらに、導電性膜若しくは半導体膜４上に
平坦化膜５を成膜する。一般的に知られている方法とし
ては、レジスト等の有機膜やポリイミド膜をスピンコー
ト法にて成膜したり、ケイ素化合物を有機溶剤に溶解し
たものを塗布・焼成することにより二酸化シリコン膜を
成膜することが有効である。

【００１９】次に、図１（ｂ）において、平坦化膜５と
導電性膜４が同じエッチングレートになるような条件を
用いてエッチバックすることにより、形成された凹部３
以外の領域の導電性膜若しくは半導体膜４が除去される
が、平坦性が得られているため、形成された凹部３の導
電性膜若しくは半導体膜４がエッチングされずに残る。

【００２０】この後、周知の方法でトップゲート型ＴＦ
Ｔを以下の説明のように作製していく。図１（ｃ）にお
いて、ＣＶＤ法やスパッタリング法を用いて非晶質シリ
コン膜を厚さ３０ｎｍ程度堆積させ、固相成長法やレー
ザーアニール法により非晶質シリコン膜を多結晶シリコ
ン膜に変化させる。該多結晶シリコン膜をフォトリソグ
ラフィーとエッチングにより島状構造の半導体層６を形
成し、ゲート絶縁膜７、ゲート電極材料を堆積し、フォ
トリソグラフィーとエッチングによりゲート電極８をパ
ターン形成する。次にイオンドープ法によりソース・ド
レイン領域９に不純物を注入し、該ソース・ドレイン領
域９をレーザーアニール法や熱拡散法で活性化させ、上
記絶縁性基板１の領域上に層間絶縁膜１０を堆積する。

【００２１】次に、図１（ｄ）において、フォトリソグ
ラフィーとエッチングにより、ソース・ドレイン領域９
にコンタクトホール１１を形成する。このとき、良好な
オフ特性を得るために活性層である半導体層６の膜厚を
３０ｎｍ以下にすると、従来の図２（ｂ）に示すよう
に、コンタクトホール１１のエッチングの際にオーバー
エッチにより半導体層６を貫通していまい、充分なオー
ミックコンタクトが得られなくなってしまうという危険
性が生じる。特に今後開口率を得るために表示サイズ、
加工サイズを微細化いていくには、ドライエッチングを
用いることが不可欠であり、層間絶縁膜１０と半導体層
６との選択比が得られにくくなった場合には、本問題の
解決は重要である。しかしながら、本発明では半導体層
６のソース・ドレイン領域９の下層に導電性膜若しくは
半導体膜４が埋設されているため、コンタクトホール１
１を形成時にオーバーエッチが発生しても、導電性膜若
しくは半導体膜４を介して充分なオーミックコンタクト
を得ることができるものである。

【００２２】

【発明の効果】本発明の薄膜トランジスタは上記のよう
な製造方法であるから、オフ特性を向上させるためにＴ
ＦＴの半導体層を薄膜化しようとしたときに問題となっ
ていたコンタクトエッチ時のオーバーエッチが発生して
も、ＴＦＴの半導体層と導電性膜若しくは半導体膜が電
気的に接続されているため、充分なオーミックコンタク
トを得ることができる。

【００２３】また、ＴＦＴの半導体層を薄膜化すること
ができるので、高性能でオフ特性に優れたＴＦＴを作製
することができ、特に液晶表示装置において高精細で大
面積なアクティブマトリクス基板に要求される画素スイ
ッチングＴＦＴのオフ特性の低減と、周辺駆動回路部を
構成するドライバモノリシック型アクティブ基板が実現
できるだけでなく、ＣＰＵなどの薄膜集積回路も同一基
板上に作製可能となり、モジュールのコンパクト化、高
性能化、低コスト化、更にシステム・オン・パネル化を
図ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明の薄膜トランジスタの
製造方法の一実施例を示す製造工程図である。

【図２】（ａ）、（ｂ）は従来の薄膜トランジスタの製
造方法の一実施例を示す製造工程図である。

【符号の説明】

１、２１絶縁性基板２、２２ベースコート膜３凹部４導電性膜若しくは半導体膜５平坦化膜６、２６半導体層７、２７ゲート絶縁膜８、２８ゲート電極９、２９ソース・ドレイン領域１０、３０層間絶縁膜１１、３１コンタクトホール

Claims

【特許請求の範囲】

【請求項１】表面にベースコートとして絶縁膜を成膜
した基板上に形成された薄膜トランジスタの製造方法に
おいて、上記薄膜トランジスタのソース・ドレイン領域部の上記
絶縁膜上に凹部を形成する工程と、上記絶縁膜上に導電
性膜若しくは半導体膜を成膜する工程と、上記凹部以外
の導電体膜若しくは半導体膜を除去する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】上記導電性膜は、高融点金属又は不純物
をドープした半導体であることを特徴とする請求項１記
載の薄膜トランジスタの製造方法。