JPH08204526A - スイッチング素子のゲート駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 スイッチング素子のオフの過渡時のサ―ジ電
圧を抑制し、オンオフの定常時に大きなノイズ耐量を得
る。 【構成】 オン指令でスイッチング素子１のゲート電極
に第１の抵抗２ａを介して正のゲート電圧６ｐを印加
し、オフ指令でスイッチング素子１のゲート電極に第１
の抵抗２ａを介して負のゲート電圧６ｎを印加する補助
スイッチング素子３ａ，３ｂから成る第１の駆動回路
と、オン指令で第１の遅延手段７ａの遅延時間後正のゲ
ート電圧６ｐをスイッチング素子１のゲート電極に第２
の抵抗２ｂを介して印加し、オフ指令で第２の遅延手段
７ｂの遅延時間後に負のゲート電圧６ｎをスイッチング
素子１のゲート電極に第２の抵抗２ｂを介して印加する
補助スイッチング素子３ｃ，３ｄから成る第２の駆動回
路とから成るスイッチング素子のゲート駆動回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直流電力を交流電力に
又は交流電力を直流電力に或いは直流電力を直流電力に
変換する電力変換装置等を構成するスイッチング素子を
オンオフ制御するスイッチング素子のゲート駆動回路に
関する。

【０００２】

【従来の技術】図７に従来のスイッチング素子のゲート
駆動回路を示す。図７において、１はスイッチング素
子、２はゲ―ト抵抗、３ａ，３ｂはスイッチング素子１
のゲートを駆動する駆動回路を構成するそれぞれの補助
スイッチング素子で、入力抵抗４を介して与えられるゲ
ート信号５がオン指令の時は補助スイッチング素子３ａ
がオンして、スイッチング素子１に正のゲート電圧源６
ｐから正のゲート電圧が与えられ、ゲート信号５がオフ
指令の時は補助スイッチング素子３ｂがオンして、スイ
ッチング素子１に負のゲート電圧源６ｎから負のゲート
電圧が与えられる。

【０００３】図７において、ゲート信号５がオンからオ
フへ転じると補助スイッチング素子３ｂが導通し、負の
ゲート電圧源６ｎの電圧がゲート抵抗２を通してスイッ
チング素子１のゲート電極に印加される。この結果スイ
ッチング素子１がオフする。

【０００４】この時、主回路に存在するリアクトル分の
ため、スイッチング素子１のアノードとカソードの間に
は、過大なサージ電圧が印加される。このサージ電圧
は、スイッチング速度に比例し、ターンオフが速い程増
加する。このため一般には、スイッチング素子１に、コ
ンデンサ、抵抗及びコンデンサから成るスナバ回路を付
加してサージ電圧を抑制している。

【０００５】しかし、スイッチング素子１のターンオフ
自体が速ければスナバ回路だけではサージ電圧の増加を
抑え切れず、ゲート抵抗２の大きさを調整して、ターン
オフ時のサージ電圧がスイッチング素子１の最大定格以
内に収まるようにスイッチング速度を下げている。

【０００６】即ち、スイッチング素子１のゲート・カソ
ード間には図示しない素子固有の入力静電容量があるた
め、この入力静電容量とゲート抵抗２の積で決る時定数
で、スイッチング素子１のゲート電極の電位（以下ゲー
ト電圧と記す）が変化するため、ゲート抵抗２の値を大
きくすればゲート電圧がゆっくり変化し、ゲート抵抗２
の値を小さくすれば速く変化する。従って、従来のゲー
ト駆動回路ではゲート抵抗２の値を大きくしてスイッチ
ング速度を下げていた。

【０００７】

【発明が解決しようとする課題】図７の従来例では、ス
イッチング素子１がオンの定常時に、主回路電流にノイ
ズ電流が重畳すると、ゲート抵抗２の値が大きいために
スイッチング素子１のアノード電極からゲート電極へは
ノイズ電流が流れ難くなる。よってノイズ電流はアノー
ドからカソードへ流れ、従ってスイッチング素子１のア
ノード・カソード間の電圧が変動し、スイッチング素子
１が誤オフ動作し易くなる。この結果、オンの定常時の
ノイズ耐量は小さくなる。

【０００８】又、スイッチング素子１のオフの定常時に
は、アノード・カソード間に主回路電圧が印加される
が、この主回路電圧が変動すると、電圧変動によりアノ
ード・ゲート間浮遊容量を通して流れるノイズ電流はゲ
ート抵抗２側には流れ難く、ゲート・カソードの入力静
電容量を充電する。この結果、ゲート電圧が上昇し、ス
イッチング素子１が誤オン動作し易くなるため、オフの
定常時のノイズ耐量も小さくなる。

【０００９】ノイズ耐量を増加させるためにはゲート抵
抗２の値を小さくすれば良いが、スイッチング速度が速
くなるため、今度はオフのスイッチング過渡時にサ―ジ
電圧が発生し易くなる。

【００１０】以上説明したように、ゲート抵抗２の値が
大きければオフのスイッチング過渡時のゲート電圧のサ
ージは抑制できるが、オン又はオフの定常時のノイズ耐
量は小さくなる。一方、ゲート抵抗２の値が小さけれ
ば、オンまたはオフの定常時のノイズ耐量が大きくなる
が、オフのスイッチング過渡時にサージ電圧が発生し易
くなり、高周波ノイズ源にもなる。

【００１１】前述したように、従来のゲート抵抗定数は
サージ電圧の抑制を優先して、サージ電圧がスイッチン
グ素子１の定格に収まる程度の値に決定されている。そ
のためゲート抵抗２が一定の定数である以上、サージ電
圧を抑制出来るが、オン又はオフの定常時には大きなノ
イズ耐量は得られない問題点があった。

【００１２】本発明の目的は、前述の問題点を解決する
ためになされたものであって、オフのスイッチングの過
渡時にはサージ電圧を抑制すると共に、オン又はオフの
定常時に大きなノイズ耐量を得ることのできるスイッチ
ング素子のゲ―ト駆動回路を提供することにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の発明は、オン指令が与えられると
スイッチング素子のゲート電極に第１の抵抗を介して正
のゲート電圧を印加し、オフ指令が与えられると前記ス
イッチング素子のゲート電極に前記第１の抵抗を介して
負のゲート電圧を印加する第１の駆動回路と、前記オン
指令が与えられると第１の遅延手段を介して所定の時定
数で上昇する正のゲート電圧を前記スイッチング素子の
ゲート電極に第２の抵抗を介してを印加し、前記オフ指
令が与えられると第２の遅延手段を介して所望の時定数
で下降する負のゲート電圧を前記スイッチング素子のゲ
ート電極に前記第２の抵抗を介して印加する第２の駆動
回路を具備したことを特徴とする。

【００１４】又、請求項２に記載の発明は、オン指令が
与えられるとスイッチング素子のゲ―ト電極に第１の抵
抗を介して正のゲート電圧を印加し、オフ指令が与えら
れると前記スイッチング素子のゲート電極に前記第１の
抵抗を介して負のゲート電圧を印加する第１の駆動回路
と、前記オン指令が与えられると遅延手段を介して所定
の時定数で上昇する正のゲート電圧を前記スイッチング
素子のゲート電極に第２の抵抗を介してを印加し、前記
オフ指令が与えられると前記遅延手段を介して所定の時
定数で下降する負のゲート電圧を前記スイッチング素子
のゲート電極に前記第２の抵抗を介して印加する第２の
駆動回路を具備したことを特徴とする。

【００１５】更に、請求項３に記載の発明は、請求項１
又は請求項２に記載の第１の駆動回路を介してスイッチ
ング素子のゲート電極に印加する正及び負のゲート電圧
源の電圧より、第２の駆動回路を介してスイッチング素
子のゲート電極に印加する正及び負のゲート電圧源の電
圧を高くしたことを特徴とする。

【００１６】又、請求項４に記載の発明は、オン指令が
与えられるとスイッチング素子のゲ―ト電極に第１の抵
抗を介して正のゲート電圧を印加し、オフ指令が与えら
れると前記スイッチング素子のゲート電極に前記第１の
抵抗を介して負のゲート電圧を印加する第１の駆動回路
と、前記スイッチング素子のオン及びオフの定常時に閉
路するスイッチを介して前記第１の抵抗に並列接続され
る第２の抵抗を具備したことを特徴とする。

【００１７】更に、請求項５に記載の発明は、オン指令
が与えられるとスイッチング素子のゲート電極に第１の
抵抗を介して正のゲート電圧を印加し、オフ指令が与え
られると前記スイッチング素子のゲート電極に前記第１
の抵抗を介して負のゲート電圧を印加する第１の駆動回
路と、前記オン指令が与えられると遅延手段を介して所
定の時定数で上昇する正のゲート電圧を前記スイッチン
グ素子のゲート電極に第２の抵抗を介してを印加する第
２の駆動回路を具備したことを特徴とする。

【００１８】又、請求項６に記載の発明は、オン指令が
与えられるとスイッチング素子のゲ―ト電極に第１の抵
抗を介して正のゲート電圧を印加し、オフ指令が与えら
れると前記スイッチング素子のゲート電極に前記第１の
抵抗を介して負のゲート電圧を印加する第１の駆動回路
と、前記オフ指令が与えられると遅延手段を介して所定
の時定数で下降する負のゲート電圧を前記スイッチング
素子のゲート電極に第２の抵抗を介して印加する第２の
駆動回路を具備したことを特徴とする。

【００１９】更に又、請求項７に記載の発明は、請求項
５に記載の第１の駆動回路を介してスイッチング素子の
ゲート電極に印加する正のゲート電圧源の電圧より、第
２の駆動回路を介して前記スイッチング素子のゲ―ト電
極に印加する正のゲート電圧源の電圧を高くし、又は、
請求項６に記載の第１の駆動回路を介してスイッチング
素子のゲート電極に印加する負のゲート電圧源の電圧よ
り、第２の駆動回路を介して前記スイッチング素子のゲ
ート電極に印加する負のゲート電圧源の電圧を高くした
ことを特徴としている。

【００２０】

【作用】前述のように構成された請求項１に記載の発明
によれば、スイッチングの過渡時には、第１の抵抗を介
して第１の駆動回路だけでスイッチング素子を駆動し
て、スイッチング素子のオン及びオフの定常時には、前
記第１の駆動回路と共に、第２の抵抗を介して第２の駆
動回路の両者でスイッチング素子を駆動することによっ
て、スイッチングの過渡時には、スイッチング素子のゲ
ートに第１の抵抗のみが接続され、スイッチングの定常
時にはスイッチング素子のゲートに第１の抵抗と第２の
抵抗が並列に接続されるため、スイッチングの過渡時に
はゲート抵抗が大きく、スイッチングの定常時にはゲー
ト抵抗が小さくなり、スイッチングのオフの過渡時には
サージ電圧を抑制し、定常時には大きなノイズ耐量を得
ることができる。

【００２１】又、請求項２に記載の発明は、第１の遅延
手段及び第２の遅延手段を共通の遅延手段とし、オン指
令及びオフ指令が与えれてから第２の抵抗を介してスイ
ッチング素子のゲートに正のゲート電圧及び負のゲート
電圧を印加するタイミングを同一としたもので、請求項
１の発明と同様にスイッチングのオフの過渡時にはサ―
ジ電圧を抑制し、定常時には大きなノイズ耐量を得るこ
とができる。

【００２２】更に、請求項３の発明は、請求項１の発明
又は請求項２の発明における第１の駆動回路を介してス
イッチング素子のゲート電極に印加する正及び負のゲー
ト電圧源の電圧より、第２の駆動回路を介してスイッチ
ング素子のゲート電極に印加する正及び負のゲート電圧
源の電圧を高くしたもので、請求項１の発明と同様にス
イッチングのオフの過渡時にはサージ電圧を抑制し、定
常時には大きなノイズ耐量を得ることができる。

【００２３】又、請求項４の発明は、スイッチングの過
渡時には、第１の抵抗を介して第１の駆動回路だけでス
イッチング素子を駆動して、スイッチング素子のオン及
びオフの定常時には、スイッチング素子のオン及びオフ
の定常時に閉路するスイッチを介して第２の抵抗を第１
の抵抗に並列接続してゲート抵抗を低減させている。

【００２４】この結果、請求項１の発明と同様にスイッ
チングのオフの過渡時にはサージ電圧を抑制し、定常時
には大きなノイズ耐量を得ることができる。更に、請求
項５の発明によれば、スイッチングの過渡時には、第１
の抵抗を介して第１の駆動回路だけでスイッチング素子
を駆動して、スイッチング素子のオンの定常時には、前
記第１の駆動回路と共に、第２の抵抗を介して第２の駆
動回路の両者でスイッチング素子を駆動することによっ
て、スイッチングの過渡時には、スイッチング素子のゲ
ートに第１の抵抗のみが接続され、スイッチング素子の
オンの定常時にはスイッチング素子のゲートに第１の抵
抗と第２の抵抗が並列に接続されるため、スイッチング
のオフの過渡時にはゲート抵抗が大きく、スイッチング
素子のオンの定常時にはゲート抵抗が小さくなり、スイ
ッチングのオフの過渡時にはサージ電圧を抑制し、スイ
ッチング素子のオンの定常時には大きなノイズ耐量を得
ることができる。

【００２５】又、請求項６の発明によれば、スイッチン
グの過渡時には、第１の抵抗を介して第１の駆動回路だ
けでスイッチング素子を駆動して、スイッチング素子の
オフの定常時には、前記第１の駆動回路と共に、第２の
抵抗を介して第２の駆動回路の両者でスイッチング素子
を駆動することによって、スイッチングの過渡時には、
スイッチング素子のゲートに第１の抵抗のみが接続さ
れ、スイッチング素子のオフの定常時にはスイッチング
素子のゲートに第１の抵抗と第２の抵抗が並列に接続さ
れるため、スイッチングのオフの過渡時にはゲート抵抗
が大きく、スイッチング素子のオフの定常時にはゲート
抵抗が小さくなり、スイッチングのオフの過渡時にはサ
ージ電圧を抑制し、スイッチング素子のオフの定常時に
は大きなノイズ耐量を得ることができる。

【００２６】更に、請求項７の発明は、請求項５の発明
における第１の駆動回路を介してスイッチング素子のゲ
ート電極に印加する正のゲート電圧源の電圧より、第２
の駆動回路を介してスイッチング素子のゲート電極に印
加する正のゲート電圧源の電圧を高くして、スイッチン
グのオフの過渡時にはサ―ジ電圧を抑制し、スイッチン
グ素子のオンの定常時には大きなノイズ耐量を得ること
ができる。又、請求項６の発明における第１の駆動回路
を介してスイッチング素子のゲート電極に印加する負の
ゲート電圧源の電圧より、第２の駆動回路を介してスイ
ッチング素子のゲート電極に印加する負のゲート電圧源
の電圧を高くして、スイッチングのオフの過渡時にはサ
ージ電圧を抑制し、スイッチング素子のオフの定常時に
は大きなノイズ耐量を得ることができる。

【００２７】

【実施例】以下、請求項１に記載の発明の一実施例を図
７と同一部に同一符号を付して示す図１の構成図を参照
して説明する。図１で、１はスイッチング素子、２ａは
ゲート抵抗（以下第１の抵抗と記す）、３ａ，３ｂはス
イッチング素子１のゲートを駆動する第１の駆動回路を
構成するそれぞれの補助スイッチング素子で、入力抵抗
４を介して与えられるゲ―ト信号５がオン指令の時は補
助スイッチング素子３ａがオンして、スイッチング素子
１に正のゲート電圧源６ｐから正のゲート電圧が与えら
れ、ゲート信号５がオフ指令の時は補助スイッチング素
子３ｂがオンして、スイッチング素子１に負のゲ―ト電
圧源６ｎから負のゲート電圧が与えられる。

【００２８】又、２ｂもゲート抵抗（以下第２の抵抗と
記す）で、３ｃ，３ｄはスイッチング素子１のゲートを
駆動する第２の駆動回路を構成するそれぞれの補助スイ
ッチング素子で、オン指令５が与えられると第１の遅延
手段７ａによって補助スイッチング素子３ｃが駆動され
所定の時定数で上昇する正のゲート電圧（正のゲート電
圧源６ｐから供給される）を前記スイッチング素子１の
ゲート電極に第２の抵抗２ｂを介してを印加し、オフ指
令５が与えられると第２の遅延手段７ｂによって補助ス
イッチング素子３ｄが駆動され所望の時定数で下降する
負のゲート電圧（負のゲート電圧源６ｎから供給され
る）を前記スイッチング素子１のゲート電極に第２の抵
抗２ｂを介して与えられる。

【００２９】ゲート信号５がオフからオンへ転じると補
助スイッチング素子３ａが導通し、正のゲート電圧源６
ｐの電圧が第１の抵抗２ａを通してスイッチング素子１
のゲート電極に印加される。

【００３０】一方、ゲート信号５がオフからオンへ転じ
ると第１の遅延手段７ａの固有の時定数だけ遅れて、補
助スイッチング素子３ｃが導通し、正のゲート電圧源６
ｐの電圧が第２の抵抗２ｂを通してスイッチング素子１
のゲート電極に印加される。

【００３１】従って、スイッチング素子１のオンの定常
時には補助スイッチング素子３ａと３ｃが共に導通して
いるため、第１の抵抗２ａと第２の抵抗２ｂが並列接続
となり、、スイッチング素子１から見たゲート抵抗は低
くなる。この時、主回路電流にノイズ電流が重畳して
も、ノイズ電流はゲート抵抗側に流れ易くなる。従っ
て、スイッチング素子１のアノード・カソード間の電圧
変動が抑えられるため誤オフ動作し難くなりオンの定常
時のノイズ耐量は高くなる。

【００３２】同様に、ゲート信号５がオンからオフへ転
じると補助スイッチング素子３ｂが導通し、負のゲート
電圧源６ｎの電圧が第１の抵抗２ａを通してスイッチン
グ素子１のゲート電極に印加される。

【００３３】一方、ゲート信号５がオンからオフへ転じ
ると、第２の遅延手段７ｂの固有の時定数だけ遅れて、
補助スイッチング素子３ｄが導通することによって負の
ゲート電圧源６ｎの電圧が第２の抵抗２ｂを通してスイ
ッチング素子１のゲート電極に印加される。

【００３４】従って、スイッチング素子１のオフの過渡
時には補助スイッチング素子３ｂだけが導通しており、
この時のゲート電圧は第１の抵抗２ａの値が大きいため
ゆっくり下降する。従ってオフの過渡時にはサ―ジ電圧
が発生し難くなる。

【００３５】一方スイッチング素子１のオフの定常時に
は補助スイッチング素子３ｂと３ｄが共に導通し、スイ
ッチング素子１から見たゲート抵抗は低くなる。この
時、スイッチング素子１のアノード・カソードに印加さ
れる主回路電圧が変動しも、電圧変動によりアノード・
ゲート間浮遊容量を通して流れるノイズ電流はゲート抵
抗側に流れ易くなる。従って、スイッチング素子１のア
ノード・カソード間の電圧変動も抑えられるため誤オン
動作し難くなり、オフの定常時のノイズ耐量は高くな
る。

【００３６】このように本実施例によれば、スイッチン
グ素子１のオフの過渡時にはサージ電圧を抑制できると
共に、オン及びオフの定常時にも高いノイズ耐量を得る
ことができる。

【００３７】次に、請求項２に記載の発明の一実施例を
図１と同一部に同一符号を付して示す図２の構成図を参
照して説明する。図２は、図１における第１の遅延手段
７ａと第２の遅延手段７ｂを共通の遅延手段としたもの
である。即ち、図２において１１は、ゲート信号５の立
ち上がりと立ち下がりを一定時間遅らせるための遅延手
段を構成するコンデンサである。

【００３８】ゲート信号５がオフからオンに転じるとス
イッチング素子１のゲートに第１の抵抗２ａを介して先
に正のゲート電圧６ｐが印加され、その後コンデンサ１
１のためにゲート電圧は一定時間をかけてゆっくりと正
のゲート電源６ｐまで上昇する。従って、スイッチング
素子１のオンの定常時には第１の抵抗と第２の抵抗が並
列接続となるため、ゲート抵抗が小さくなり、主回路電
流にノイズ電流が重畳しても、ノイズ電流はゲート抵抗
側に流れ易くなり、スイッチング素子１のアノード・カ
ソード間の電圧変動が抑えられるため誤オフ動作し難く
なりオンの定常時のノイズ耐量は高くなる。

【００３９】又、オフの定常時には第１の抵抗２ａと第
２の抵抗２ｂが並列接続となるためゲート抵抗が小さく
なり、スイッチング素子１のアノード・カソードに印加
される主回路電圧が変動しも、電圧変動によりアノード
・ゲート間浮遊容量を通して流れるノイズ電流はゲート
抵抗側に流れ易くなる。従って、スイッチング素子１の
アノード・カソード間の電圧変動も抑えられるため誤オ
ン動作し難くなり、オフの定常時のノイズ耐量は高くな
る。

【００４０】更に、ゲート信号５がオンからオフへ転じ
るとスイッチング素子１のゲートに第１の抵抗２ａを介
して先に負のゲート電圧６ｎが印加され、その後コンデ
ンサ１１のためにゲ―ト電圧は一定時間をかけてゆっく
りと負のゲート電源６ｎまで下降する。従って、スイッ
チング素子１のオフの過渡時には第１の抵抗２ａのみを
介してスイッチング素子１のゲートに負のゲート電圧源
６ｎの電圧が印加されるため、オフの過渡時にはサ―ジ
電圧が発生し難くなる。

【００４１】次に、請求項３に記載の発明の一実施例を
図１と同一部に同一符号を付して示す図３の構成図を参
照して説明する。図３が、図１と異る点は、第１の駆動
回路を介してスイッチング素子１のゲート電極に印加す
る正及び負のゲート電圧源６ｐ及び６ｎの電圧より、第
２の駆動回路を介してスイッチング素子１のゲート電極
に印加する正及び負のゲート電圧源９ｐ及び９ｎの電圧
を高くしたことにある。

【００４２】ここで、スイッチング素子１のオフの過渡
時には前述の図１及び図２と同様に第１の駆動回路のみ
でスイッチング素子１のゲートを駆動するため、オフの
過渡時にはサージ電圧が発生し難くなることは前述の通
りである。

【００４３】スイッチング素子１がオフからオンへ転じ
た定常時には、補助スイッチング素子３ａ及び３ｃが共
に導通し、スイッチング素子１のゲートには第１の抵抗
２ａを介して正のゲ―ト電圧源６ｐの電圧と、第２の抵
抗２ｃを介して正のゲート電圧源９ｐの電圧が印加され
る。

【００４４】前述のように、（正のゲート電圧源６ｐの
電圧）＜（正のゲート電圧源９ｐの電圧）であるため、
スイッチング素子１がオフからオンへ転じた定常時に
は、スイッチング素子１から見たゲート電圧は正側に高
くなる。従って、主回路電流にノイズ電流が重畳して
も、ノイズ電流は第２の抵抗２ｃ側に流れ易くなり、ス
イッチング素子１のアノード・カソード間の電圧変動が
抑えられるため前述と同様に誤オフし難くなりオンの定
常時のノイズ耐量は高くなる。

【００４５】同様に、スイッチング素子１がオンからオ
フへ転じた定常時には、補助スイッチング素子３ｂ及び
３ｄが共に導通し、スイッチング素子１のゲートには第
１の抵抗２ａを介して負のゲート電圧源６ｎの電圧と、
第２の抵抗２ｃを介して負のゲート電圧源９ｎの電圧が
印加されるが、前述のように、（負のゲート電圧源６ｎ
の電圧）＞（負のゲート電圧源９ｎの電圧）であるた
め、スイッチング素子１がオンからオフへ転じた定常時
には、スイッチング素子１から見たゲート電圧は負側に
大きくなる。この時、スイッチング素子１のアノード・
カソードに印加される主回路電圧が変動しも、電圧変動
によりアノード・ゲート間浮遊容量を通して流れるノイ
ズ電流は第２の抵抗２ｃ側に流れ易くなる。従って、ス
イッチング素子１のアノード・カソード間の電圧変動も
抑えられるため誤オン動作し難くなり、オフの定常時の
ノイズ耐量は高くなる。

【００４６】このように本実施例によれば、スイッチン
グ素子１のオフの過渡時にはサージ電圧を抑制できると
共に、オン及びオフの定常時には高いノイズ耐量を得る
ことができる。

【００４７】次に、請求項４に記載の発明の一実施例を
図７と同一部に同一符号を付して示す図４の構成図を参
照して説明する。図４において、１０は、スイッチング
素子１のオン及びオフの定常時に閉路されるスイッチで
ある。従って、スイッチング素子１のオン及びオフの定
常時にはスイッチ１０を介して第１の抵抗２ａに第２の
抵抗２ｂが並列接続されることになる。

【００４８】ゲート信号５がオンからオフに転じる過渡
時には、前述のようにスイッチング素子１は第１の抵抗
２ａを介して第１の駆動回路によって駆動されるため、
前述と同様にサージ電圧が発生し難くなる。

【００４９】一方、スイッチング素子１のオン及びオフ
の定常時には、スイッチ１０を介して第２の抵抗２ｂが
第１の抵抗２ａに並列に接続されるため、スイッチング
素子１から見たゲート抵抗は低減することになり、その
結果、前述のようにノイズ耐量は高くなる。

【００５０】次に、請求項５に記載の発明の一実施例を
図１と同一部に同一符号を付して示す図５の構成図を参
照して説明する。図５において、８は反転回路、７ｂは
遅延回路でこの遅延回路は、図１の第２の遅延回路７ｂ
に相当する。

【００５１】この図５の実施例においては、ゲート信号
５がオフからオンに、或いはオンからオフに転じる過渡
時には、前述のようにスイッチング素子１は第１の抵抗
２ａを介して第１の駆動回路によって駆動されるため、
前述と同様にオンからオフに転じる過渡時には、サージ
電圧が発生し難くなる。

【００５２】一方、ゲート信号５がオンからオフ転じて
も補助スイッチング素子３ｄがオフ状態であるため、第
２の抵抗２ｂを介して正のゲート電圧源６ｐの電圧がス
イッチング素子１のゲートに加わることはない。

【００５３】しかしながら、ゲート信号５がオフらオン
転じると補助スイッチング素子３ｄのゲート電位は所定
の時定数で負側に下降する。従って、ゲート信号５がオ
フからオンに転じた或る時間後には、補助スイッチング
素子３ａを介して第１の抵抗２ａが、補助スイッチング
素子３ｄを介して第２の抵抗２ｂがスイッチング素子１
のゲートにそれぞれ接続されるため、スイッチング素子
１から見たゲート抵抗は低減することになり、その結
果、前述のようにオンの定常時のノイズ耐量は高くな
る。

【００５４】このように、本実施例は、オン状態優先即
ち、オン状態にあるスイッチング素子がオフ状態となる
ことを絶対に避ける必要がある用途に適用できる。次
に、請求項６に記載の発明の一実施例を図１と同一部に
同一符号を付して示す図６の構成図を参照して説明す
る。

【００５５】図６において、８は反転回路、７ａは遅延
回路でこの遅延回路は、図１の第１の遅延回路７ａに相
当する。この図６の実施例においては、ゲート信号５が
オフらオンに、或いはオンからオフに転じる過渡時に
は、前述のようにスイッチング素子１は第１の抵抗２ａ
を介して第１の駆動回路のみによって駆動されるため、
前述と同様にオンからオフに転じる過渡時には、サージ
電圧が発生し難くなる。

【００５６】一方、ゲート信号５がオフからオン転じて
も補助スイッチング素子３ｃがオフ状態であるため、第
２の抵抗２ｂを介して負のゲート電圧源６ｎの電圧がス
イッチング素子１のゲートに加わることはない。

【００５７】しかしながら、ゲート信号５がオンらオフ
転じると補助スイッチング素子３ｃのゲート電位は所定
の時定数で正側に上昇する。従って、ゲート信号５がオ
ンからオフ転じた或る時間後には、補助スイッチング素
子３ａを介して第１の抵抗２ａが、補助スイッチング素
子３ｃを介して第２の抵抗２ｂがスイッチング素子１の
ゲートにそれぞれ接続されるため、スイッチング素子１
から見たゲート抵抗は低減することになり、その結果、
前述と同様に、オフの定常時のノイズ耐量は高くなる。

【００５８】このように、本実施例は、オフ状態優先即
ち、オフ状態にあるスイッチング素子がオン状態となる
ことを絶対に避ける必要がある用途に適用できる。次
に、請求項７に記載の発明を図５及び図６を参照して説
明する。

【００５９】請求項７に記載の発明は、図５において
は、補助スイッチング素子３ｄを介してスイッチング素
子１のゲートに正のゲート電圧源６ｐの電圧を印加する
ようにしているが、この正のゲート電圧源６ｐを９ｐと
し、且つ、（正のゲート電圧源６ｐの電圧）＜（正のゲ
ート電圧源９ｐの電圧）としたもので、又、図６におい
ては、補助スイッチング素子３ｃを介してスイッチング
素子１のゲートに負のゲート電圧源６ｎの電圧を印加す
るようにしているが、この負のゲート電圧源６ｎを９ｎ
とし、且つ、（負のゲート電圧源６ｎの電圧）＞（負の
ゲート電圧源９ｎの電圧）としたものである。

【００６０】このようにすることにより、スイッチング
素子１のオフの過渡時には前述と同様に第１の駆動回路
のみでスイッチング素子１のゲ―トを駆動するため、オ
フの過渡時にはサージ電圧が発生し難くなることは前述
の通りである。

【００６１】一方、スイッチング素子１がオフからオン
へ転じた定常時には、補助スイッチング素子３ａ及び３
ｄが共に導通し、スイッチング素子１のゲ―トには第１
の抵抗２ａを介して正のゲート電圧源６ｐの電圧と、第
２の抵抗２ｂを介して正のゲート電圧源９ｐの電圧が印
加される。

【００６２】前述のように、（正のゲート電圧源６ｐの
電圧）＜（正のゲート電圧源９ｐの電圧）であるため、
スイッチング素子１がオフからオンへ転じた定常時に
は、スイッチング素子１から見たゲート電圧は高くな
る。この時、主回路電流にノイズ電流が重畳しても、ノ
イズ電流は第２の抵抗２ｂ側に流れ易くなり、前述のよ
うに、オンの定常時のノイズ耐量は高くなる。

【００６３】又、スイッチング素子１がオンからオフへ
転じた定常時には、補助スイッチング素子３ｂ及び３ｃ
が共に導通し、スイッチング素子１のゲートには第１の
抵抗２ａを介して負のゲート電圧源６ｎの電圧と、第２
の抵抗２ｂを介して負のゲート電圧源９ｎの電圧が印加
されるが、前述のように、（負のゲート電圧源６ｎの電
圧）＞（負のゲート電圧源９ｎの電圧）であるため、ス
イッチング素子１がオンからオフへ転じた定常時には、
スイッチング素子１から見たゲ―ト電圧は負側に大きく
なる。この時、スイッチング素子１のアノード・カソー
ドに印加される主回路電圧が変動しも、電圧変動により
アノード・ゲート間浮遊容量を通して流れるノイズ電流
は第２の抵抗２ｂ側に流れ易くなる。従って、スイッチ
ング素子１のアノード・カソード間の電圧変動も抑えら
れるため誤オン動作し難くなり、オフの定常時のノイズ
耐量は高くなる。

【００６４】このように請求項７に記載の発明によれ
ば、スイッチング素子１のオフの過渡時にはサージ電圧
を抑制できると共に、オンの定常時又はオフの定常時に
高いノイズ耐量が得られる。

【００６５】尚、前述の説明において第１のゲート抵抗
と第２のゲート抵抗の大小関係を特に限定していない
が、第１のゲート抵抗の抵抗値＞第２のゲート抵抗の抵
抗値とした方が定常時において、ゲート抵抗が低くなる
ため好ましい。

【００６６】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、スイッチングのオフの過渡時には、スイ
ッチング素子のゲートに第１の抵抗を介してゲート電圧
が印加され、スイッチングの定常時にはスイッチング素
子のゲートに前記第１の抵抗を介して前記ゲート電圧を
印加すると共に、オン指令が与えられてから第１の遅延
手段の遅延時間後に、又、オフ指令が与えられてから第
２の遅延手段の遅延時間後にスイッチング素子のゲート
に第２の抵抗を介してゲート電圧を印加することによっ
て、スイッチングのオフの過渡時にはサージ電圧を抑制
し、定常時には大きなノイズ耐量を得ることができる。

【００６７】又、請求項２に記載の発明は、前記第１の
遅延手段と前記第２の遅延手段を共通の１つの遅延手段
としたもので、請求項１に記載の発明と同様に、スイッ
チングのオフの過渡時にはサージ電圧を抑制し、定常時
には大きなノイズ耐量を得ることができる。

【００６８】更に、請求項３に記載の発明は、請求項１
に記載の発明或いは請求項２に記載の発明において、第
１の抵抗を介してスイッチング素子のゲートに印加する
ゲート電圧よりも、第２の抵抗を介してスイッチング素
子のゲートに印加するゲート電圧の方を高くしたもので
ある。これにより前述同様、スイッチングのオフの過渡
時にはサージ電圧を抑制し、オン及びオフの定常時には
大きなノイズ耐量を得ることができる。

【００６９】又、請求項４に記載の発明によれば、第１
の抵抗に、スイッチング素子のオン及びオフの定常時に
閉路するスイッチを介して並列接続される第２の抵抗を
設けて、スイッチングの過渡時にはゲート抵抗を大き
く、スイッチングの定常時にはゲート抵抗を小さくし
て、スイッチングのオフの過渡時にはサージ電圧を抑制
し、定常時には大きなノイズ耐量を得ることができる。

【００７０】更に、請求項５に記載の発明によれば、ス
イッチングの過渡時には、スイッチング素子のゲートに
第１の抵抗を介してゲート電圧を印加し、スイッチング
のオンの定常時にはスイッチング素子のゲートに前記第
１の抵抗を介して前記ゲート電圧を印加すると共に、オ
ン指令が与えられてから遅延手段の遅延時間後に、スイ
ッチング素子のゲートに第２の抵抗を介してゲ―ト電圧
を印加することによって、スイッチングのオフの過渡時
にはサージ電圧を抑制し、オンの定常時には大きなノイ
ズ耐量を得ることができる。

【００７１】又、請求項６に記載の発明によれば、スイ
ッチングの過渡時には、スイッチング素子のゲートに第
１の抵抗を介してゲート電圧を印加し、スイッチングの
オフの定常時にはスイッチング素子のゲートに前記第１
の抵抗を介して前記ゲート電圧を印加すると共に、オフ
指令が与えられてから遅延手段の遅延時間後に、スイッ
チング素子のゲートに第２の抵抗を介してゲート電圧を
印加することによって、スイッチングのオフの過渡時に
はサ―ジ電圧を抑制し、オフの定常時には大きなノイズ
耐量を得ることができる。

【００７２】更に又、請求項７に記載の発明によれば、
請求項５に記載の発明或いは請求項６に記載の発明にお
いて、第１の抵抗を介してスイッチング素子のゲートに
印加するゲート電圧よりも、第２の抵抗を介してスイッ
チング素子のゲートに印加するゲート電圧の方を高くし
て、前述同様に、スイッチングのオフの過渡時にはサー
ジ電圧を抑制し、オンの定常時又は、オフの定常時に大
きなノイズ耐量を得ることができる。

【図面の簡単な説明】

【図１】請求項１に記載の発明の一実施例を示す構成
図。

【図２】請求項２に記載の発明の一実施例を示す構成
図。

【図３】請求項３に記載の発明の一実施例を示す構成
図。

【図４】請求項４に記載の発明の一実施例を示す構成
図。

【図５】請求項５に記載の発明の一実施例を示す構成
図。

【図６】請求項６に記載の発明の一実施例を示す構成
図。

【図７】従来の実施例を示す構成図。

【符号の説明】

１ …スイッチング素子 ２ａ …第１
の抵抗 ２ｂ …第２の抵抗 ３ａ〜３ｄ…補助
スイッチング素子 ４ …抵抗 ５ …ゲー
ト信号 ６ｐ …正のゲ―ト電圧源 ６ｎ …負の
ゲート電圧源 ７ａ …第１の遅延手段 ７ｂ …第２
の遅延手段 ８ …反転回路 ９ａ …正の
ゲート電圧源 ９ｂ …負のゲート電圧源 １０ …スイ
ッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/567

Claims (7)

【特許請求の範囲】
1. 【請求項１】 オン指令が与えられるとスイッチン
   グ素子のゲート電極に第１の抵抗を介して正のゲート電
   圧を印加し、オフ指令が与えられると前記スイッチング
   素子のゲート電極に前記第１の抵抗を介して負のゲート
   電圧を印加する第１の駆動回路と、 前記オン指令が与えられると第１の遅延手段を介して所
   定の時定数で上昇する正のゲート電圧を前記スイッチン
   グ素子のゲート電極に第２の抵抗を介してを印加し、前
   記オフ指令が与えられると第２の遅延手段を介して所望
   の時定数で下降する負のゲート電圧を前記スイッチング
   素子のゲート電極に前記第２の抵抗を介して印加する第
   ２の駆動回路とから成るスイッチング素子のゲート駆動
   回路。
2. 【請求項２】 オン指令が与えられるとスイッチン
   グ素子のゲート電極に第１の抵抗を介して正のゲート電
   圧を印加し、オフ指令が与えられると前記スイッチング
   素子のゲート電極に前記第１の抵抗を介して負のゲート
   電圧を印加する第１の駆動回路と、 前記オン指令が与えられると遅延手段を介して所定の時
   定数で上昇する正のゲート電圧を前記スイッチング素子
   のゲート電極に第２の抵抗を介してを印加し、前記オフ
   指令が与えられると前記遅延手段を介して所定の時定数
   で下降する負のゲ―ト電圧を前記スイッチング素子のゲ
   ート電極に前記第２の抵抗を介して印加する第２の駆動
   回路とから成るスイッチング素子のゲート駆動回路。
3. 【請求項３】 前記第１の駆動回路を介して前記ス
   イッチング素子のゲート電極に印加する正及び負のゲー
   ト電圧源の電圧より、前記第２の駆動回路を介して前記
   スイッチング素子のゲート電極に印加する正及び負のゲ
   ート電圧源の電圧を高くしたことを特徴とする請求項１
   又は請求項２に記載のスイッチング素子のゲート駆動回
   路。
4. 【請求項４】 オン指令が与えられるとスイッチン
   グ素子のゲート電極に第１の抵抗を介して正のゲート電
   圧を印加し、オフ指令が与えられると前記スイッチング
   素子のゲート電極に前記第１の抵抗を介して負のゲート
   電圧を印加する第１の駆動回路と、 前記スイッチング素子のオン及びオフの定常時に閉路す
   るスイッチを介して前記第１の抵抗に並列接続される第
   ２の抵抗から成るスイッチング素子のゲート駆動回路。
5. 【請求項５】 オン指令が与えられるとスイッチン
   グ素子のゲート電極に第１の抵抗を介して正のゲート電
   圧を印加し、オフ指令が与えられると前記スイッチング
   素子のゲート電極に前記第１の抵抗を介して負のゲート
   電圧を印加する第１の駆動回路と、 前記オン指令が与えられると遅延手段を介して所定の時
   定数で上昇する正のゲート電圧を前記スイッチング素子
   のゲ―ト電極に第２の抵抗を介してを印加する第２の駆
   動回路とから成るスイッチング素子のゲート駆動回路。
6. 【請求項６】 オン指令が与えられるとスイッチン
   グ素子のゲート電極に第１の抵抗を介して正のゲート電
   圧を印加し、オフ指令が与えられると前記スイッチング
   素子のゲート電極に前記第１の抵抗を介して負のゲート
   電圧を印加する第１の駆動回路と、 前記オフ指令が与えられると遅延手段を介して所定の時
   定数で下降する負のゲート電圧を前記スイッチング素子
   のゲート電極に第２の抵抗を介して印加する第２の駆動
   回路とから成るスイッチング素子のゲート駆動回路。
7. 【請求項７】 前記第１の駆動回路を介して前記ス
   イッチング素子のゲート電極に印加する正のゲート電圧
   源の電圧、又は前記第１の駆動回路を介して前記スイッ
   チング素子のゲート電極に印加する負のゲート電圧源の
   電圧より、前記第２の駆動回路を介して前記スイッチン
   グ素子のゲート電極に印加する正のゲート電圧源の電
   圧、又は前記第２の駆動回路を介して前記スイッチング
   素子のゲート電極に印加する負のゲート電圧源の電圧を
   高くしたことを特徴とする請求項５又は請求項６に記載
   のスイッチング素子のゲート駆動回路。