JPH0816530A - コプロセサシステムおよび補助演算機能付外部メモリ装置 - Google Patents

Abstract

(57)【要約】 【構成】 ゲームシステム１０は、ゲーム機本体１２の
Ｓ−ＣＰＵ１８およびカートリッジ１４のＣ−ＣＰＵ３
４を含み、両ＣＰＵは同じＣＰＵコアで構成され、かつ
同じメモリマッピングを有する。カートリッジ１４のＭ
−ＲＯＭ２２のアクセスタイムは、Ｃ−ＣＰＵ３４のサ
イクルタイムより短く、Ｃ−ＣＰＵ３４のサイクルタイ
ムはＳ−ＣＰＵ１８のサイクルタイムより短い。信号SS
YNC によってＳ−ＣＰＵ１８のＭ−ＲＯＭ２２へのアク
セスを許容する期間はＭ−ＲＯＭ２２のアクセスタイム
より長くかつＳ−ＣＰＵ１８のサイクルタイムより短く
設定する。したがって、信号SSYNC によって余裕時間に
Ｃ−ＣＰＵ３４のＭ−ＲＯＭ２２へのアクセスを許容す
る。 【効果】 メモリ容量を増加することなく、Ｃ−ＣＰＵ
３４およびＳ−ＣＰＵ１８が実質的に同時に（デュアル
フェーズ）でＭ−ＲＯＭ２２をアクセスできるので、処
理効率が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコプロセサシステムお
よび補助演算機能付外部メモリ装置に関し、特にたとえ
ば、外部メモリ装置のメモリにプログラムが格納されて
いて、その外部メモリ装置がゲーム機や画像処理装置の
ような情報処理装置に着脱自在に装着され、外部メモリ
装置に設けられたプロセサが情報処理装置に設けられた
プロセサと協働する、コプロセサシステムおよび補助演
算機能付外部メモリ装置に関する。

【０００２】

【従来の技術】この種のコプロセサシステムの一例が、
たとえば、平成６年（１９９４）３月２２日付で出願公
開された特開平６−７９０９３号に開示されている。こ
の従来技術は、簡単にいうと、図１に示すように、情報
処理装置本体のＣＰＵ１と「マリオチップ」と呼ばれる
別のＣＰＵ２とがＲＯＭ３のプログラムにアクセスし、
ＣＰＵ１がプログラムに従って情報処理を実行する。こ
の従来技術では、ＣＰＵ１を動作させるためのプログラ
ムはＲＯＭ３からＲＡＭ４に転送されて記憶（ダウンロ
ード）される。その後、ＣＰＵ１は、ＲＡＭ４に転送さ
れたプログラムを直接アクセスして処理することによ
り、間接的にＲＯＭ３のプログラムを処理する。一方、
マリオチップ２は、ＲＡＭ４に転送していない期間（す
なわちＣＰＵ１がＲＯＭ２をアクセスしていない期間）
において、ＲＯＭ３を直接アクセスしてプログラムを実
行する。

【０００３】また、図２に示す並列処理装置もコプロセ
サシステムの一種と考えることができるが、図２のシス
テムの場合、バスコントローラ５が第１ＣＰＵ６ａおよ
び第２ＣＰＵ６ｂを時分割的に切り換えてＲＯＭ７に接
続し、それによって必要なプログラムがＲＯＭ７から第
１ＲＡＭ８ａまたは第２ＲＡＭ８ｂにダウンロードされ
る。また、ＣＰＵ６ａおよびＣＰＵ６ｂには、クロック
発生器９から共通のクロックが与えられる。そして、Ｃ
ＰＵ６ａまたはＣＰＵ６ｂは、同じクロックに基づいて
同時的（または同期的）に対応のＲＡＭ８ａまたはＲＡ
Ｍ８ｂの記憶されているプログラムを個別的に実行す
る。すなわち、図２のシステムは、２つのＣＰＵ８ａお
よび８ｂが同一マシンサイクル期間にＲＯＭ７を直接ア
クセスしてＲＯＭ７のプログラムを実行するのではな
く、対応するＲＡＭ８ａ，８ｂにプログラムを一旦転送
してＲＡＭ８ａ，８ｂ上で直接処理（アクセス）してい
るので、２つのＣＰＵ６ａ，６ｂが同じ動作サイクル期
間においてＲＯＭ７を直接アクセスするものではない。

【０００４】

【発明が解決しようとする課題】図１の従来技術では、
マリオチップ２を動作させるとき、ＲＯＭ３はマリオチ
ップ２に占有されてしまうので、結局、ＣＰＵ１とマリ
オチップ２とを同時に動作させるためには、ＲＡＭ４の
ような別のメモリが必要になる。したがって、プログラ
ム作成上で以下のような多くの制約が生じる。(1) ＣＰ
Ｕ１およびマリオチップ２のためにそれぞれのアーキテ
クチュアに基づいてＣＰＵ１およびマリオチップ２毎に
個別にプログラムを準備しなければならない。(2) ＲＯ
Ｍ３内にＣＰＵ１のためのプログラムを組み込むとき、
それを上述のようにダウンロードする必要があるため、
そのプログラムを一連のＲＯＭアドレスに書き込まなけ
ればならない。(3) ＲＡＭ４の容量が不足するとき、Ｃ
ＰＵ１に必要な全てのプログラムをロードできず、それ
を分割して分割プログラムブロック毎にロードしなけれ
ばならない。(3) の場合、ジャンプやサブルーチンを各
分割プログラムブロック毎に書き込んでおかなければな
らないし、同じサブルーチンでも各分割プログラムブロ
ック毎に設けておく必要があるので、ＲＯＭ容量の無駄
遣いが多くなる。

【０００５】図２の従来技術は、上記図１の従来技術の
(3) の問題があるのに加えて、ＲＡＭ８ａ，ＲＡＭ８ｂ
が必要となるため、部品点数が多くなり、システム全体
が高価となる。もしも、ＲＡＭ８ａ，ＲＡＭ８ｂを安価
にする目的で記憶容量の小さなものを使用すると、ＲＯ
Ｍ７のプログラムデータをＲＡＭの最大記憶容量に分け
て頻繁に転送しなければならないので、ＣＰＵ６ａ，６
ｂのプログラム処理が頻繁に中断され、データ転送のた
めの待ち時間が増大し、その期間に使用者を待たせるこ
とになり、プログラムの高速処理が阻害される。

【０００６】それゆえに、この発明の主たる目的は、プ
ログラムに制約のなしに全体として高速化できる、コプ
ロセサシステムを提供することである。この発明の他の
目的は、プログラムに制約のなしに全体として情報処理
装置の動作を高速化できる、補助演算機能付外部メモリ
装置を提供することである。この発明のさらに他の目的
は、アーキテクチャーの共通する２つのプロセサがプロ
グラムメモリを共通的に使用可能であり、２つのプロセ
サが非同期的かつ直接的にプログラムメモリのプログラ
ムを実行することにより、プログラムを転送するための
ＲＡＭを用いることなく安価な構成で高速に処理し得
る、コプロセサシステムおよび補助演算機能付外部メモ
リ装置を提供することである。

【０００７】

【課題を解決するための手段】この発明に従ったコプロ
セサシステムは、プログラムに基づいて第１のサイクル
タイムで演算処理する第１のプロセサ(18)、第１のプロ
グラムのアーキテクチュアと同じであり、かつプログラ
ムに基づいて第１のサイクルタイムより短い第２のサイ
クルタイムで演算処理する第２のプロセサ(34)、第１の
サイクルタイムの基準となる第１のクロック信号を第１
のプロセサに供給する第１のクロック供給手段(23,25)
、第２のサイクルタイムの基準となる第２のクロック
信号を第２のプロセサに供給する第２のクロック供給手
段(23,216)、第２のプロセサがアクセスして高速読み出
し可能であり、かつ第１のプロセサおよび第２のプロセ
サによって直接アクセスサイクルプログラムを格納した
プログラムメモリ(22)、およびプログラムメモリのアク
セスタイムより長くかつ第１のサイクルタイムより短い
第１の期間において第１のプロセサがプログラムメモリ
へ直接アクセスするのを許容し、第１のサイクルタイム
と第１の期間との差である第２の期間において第２のプ
ロセサが前記プログラムメモリへ直接アクセスするのを
許容するアクセス制御手段(35,54,60,52)を備える。

【０００８】この発明に従った補助演算機能付外部メモ
リ装置は、プログラムに基づいて第１のサイクルタイム
で演算処理する第１のプロセサ(18)と第１のサイクルタ
イムの基準となる第１のクロック信号を前記第１のプロ
セサに供給する第１のクロック供給手段(23,25) とを含
む情報処理装置に着脱自在に装着され、第１のプログラ
ムのアーキテクチュアと同じであり、かつプログラムに
基づいて第１のサイクルタイムより短い第２のサイクル
タイムで演算処理する第２のプロセサ(34)、第２のサイ
クルタイムの基準となる第２のクロック信号を第２のプ
ロセサに供給する第２のクロック供給手段(23,216)、第
２のプロセサがアクセスして高速読み出し可能であり、
かつ第１のプロセサおよび第２のプロセサによって直接
アクセスサイクルプログラムを格納したプログラムメモ
リ(22)、およびプログラムメモリのアクセスタイムより
長くかつ第１のサイクルタイムより短い第１の期間にお
いて第１のプロセサがプログラムメモリへ直接アクセス
するのを許容し、第１のサイクルタイムと第１の期間と
の差である第２の期間において第２のプロセサが前記プ
ログラムメモリへ直接アクセスするのを許容するアクセ
ス制御手段(35,54,60,52)を備える。

【０００９】

【作用】たとえば信号SSYNC が第１の期間および第２の
期間を規定する。すなわち、信号SSYNC がハイレベルの
とき第１の期間であり、ローレベルのとき第２の期間で
ある。第１の期間においては、第１のプロセサがプログ
ラムメモリに直接アクセスし、そのプログラムデータに
従って演算処理を実行する。第２の期間においては、第
２のプロセサがプログラムメモリに直接アクセスし、そ
のプログラムデータに従って演算処理を実行する。第１
のプロセサおよび第２のプロセサは同じアーキテクチュ
アであるため、プログラム互換性を有し、したがって、
両プロセサが直接プログラムメモリをアクセスすること
によって、演算処理が実行可能なのである。

【００１０】

【発明の効果】この発明によれば、あたかも１つのＣＰ
Ｕ（プロセサ）が直列的処理を行うように作成したプロ
グラムを、僅かな変更を加えるだけで、２つのＣＰＵ
（プロセサ）が並列処理を行うためのプログラムに変更
可能である。また、プログラムをダウンロードしないた
め、プログラムを一連のＲＯＭアドレスに書き込む必要
がない。また、同じサブルーチンを各分割プログラムブ
ロック毎に記憶させる必要がないので、ＲＯＭ容量を無
駄遣いすることがない。したがって、プログラム作成上
の制約が生じない。

【００１１】この発明によれば、さらに、プログラムを
ダウンロードするためのＲＡＭを必要としないので、シ
ステム全体の価格が安価となる。また、プログラムをダ
ウンロードするためのＲＡＭを備えていない情報処理装
置が先行して発売されている場合、従来技術を用いて処
理能力を向上させることができなかったが、この発明の
補助演算機能付外部メモリ装置を用いれば、安価にシス
テム全体としての情報処理能力を向上させることができ
る。

【００１２】この発明の上述の目的およびその他の目的
と特徴は図面を参照して行う以下の実施例の詳細な説明
から一層明らかとなろう。

【００１３】

【実施例】以下に示す実施例では、この発明がゲームシ
ステムに適用される。しかしながら、この発明は、ゲー
ムシステムのみならず、画像処理システムや他の同様の
情報処理システムに適用できることを予め指摘してお
く。図３はこの発明の一実施例のコプロセサシステムの
ブロック図である。図３に示すコプロセサシステムの一
例であるゲームシステム１０は、本体１２およびその本
体１２にたとえば６４ピンのコネクタ１６によって着脱
自在に装着される補助演算機能付外部メモリ装置の一例
であるカートリッジ１４を含む。本体１２は本体側プロ
セサとしてのＳ−ＣＰＵ１８，およびＰＰＵ(Picture P
rocessing Unit) ２０を含む。Ｓ−ＣＰＵ１８はカート
リッジ１４に含まれるＭ−ＲＯＭ２２に予め格納されて
いるプログラムに従って動作する。Ｓ−ＣＰＵ１８には
ワーキングＲＡＭ、Ｗ−ＲＡＭ２４が結合される。本体
１２はまた、発振器２３を含み、この発振器２３からの
約２１ＭＨｚの原クロック信号Z21Mはクロックジェネレ
ータ２５に与えられる。クロックジェネレータ２５は分
周器を含み、この分周器によって原クロック信号Z21Mが
８分周されて、約２．６８ＭＨｚのシステムクロック信
号SYSCK としてＳ−ＣＰＵ１８に与えられる。なお、こ
の原クロック信号Z21Mは、システムクロック信号SYSCK
とともに、後述のカートリッジ１４のクロックジェネレ
ータ２１６に与えられる。ＰＰＵ２０はＳ−ＣＰＵ１８
の制御の下で、Ｖ−ＲＡＭ２６と協働して画像処理を実
行し、ビデオ信号をモニタ２８に与える。したがって、
モニタ２８の画面上にはゲーム画像が表示される。な
お、本体１２のＳ−ＣＰＵ１８やＰＰＵ２０の一般的な
動作それ自体は既に周知であるばかりでなく、この発明
に直接は関係しないので、ここでは、詳細な説明は省略
する。

【００１４】カートリッジ１４は、上述のＭ−ＲＯＭ２
２の他にコプロセサ３０およびＢ−ＲＡＭ３２を含み、
コプロセサ３０は、補助演算機能を達成するためのＣＰ
ＵコアとしてのＣ−ＣＰＵ３４，アクセス制御回路３
５，Ｉ−ＲＡＭ３６，およびクロックジェネレータ２１
６を含む。Ｂ−ＲＡＭ３２は、たとえばリチウム電池等
でバックアップされたＲＡＭであり、たとえば４Ｍビッ
トの記憶容量を有する。Ｉ−ＲＡＭ３６は、たとえば１
６ＫビットのＳＲＡＭで構成される。Ｂ−ＲＡＭ３２お
よびＩ−ＲＡＭ３６は、ともに、Ｓ−ＣＰＵ１８および
Ｃ−ＣＰＵ３４の外部ＲＡＭとして機能する。なお、Ｍ
−ＲＯＭ２２は、たとえば最大６４ＭビットのマスクＲ
ＯＭで構成され、その中には、ゲーム用プログラムが格
納されている。Ｍ−ＲＯＭ２２のアクセスタイムは、一
例として、１６ビット幅で約１２０ナノ秒（８ビット幅
で約６０ナノ秒）である。

【００１５】Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ３４は、
たとえばウェスタンデザインコーポレーション（ＷＤ
Ｃ）製の“６５Ｃ８１６”のような同じＣＰＵコアを用
いる。ただし、この実施例では、Ｃ−ＣＰＵ３４の動作
周波数は、１０．７３ＭＨｚであり、Ｓ−ＣＰＵ１８の
動作周波数は２．６８ＭＨｚ（または３．５８ＭＨｚ）
である。換言すれば、Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ
３４は、同じＣＰＵコアを用いるため、同じアーキテク
チュアで動作する、すなわち、プログラム互換性を有す
るが、動作速度についていえばＣ−ＣＰＵ３４の動作速
度はＳ−ＣＰＵ１８の動作速度の最大４倍である。８ビ
ットＣＰＵであるＳ−ＣＰＵ１８のサイクルタイムは、
２．６８ＭＨｚのとき約３７２ナノ秒であり、８ビット
ＣＰＵであるＣ−ＣＰＵ３４のサイクルタイムは１０．
３７ＭＨｚのとき約９３ナノ秒である。他方、Ｍ−ＲＯ
Ｍ２２のアクセスタイムは上述のように１６ビット幅で
約１２０ナノ秒であるので、Ｍ−ＲＯＭ２２のアクセス
タイムは８ビット換算でＣ−ＣＰＵ３４のサイクルタイ
ムより短い。そこで、以下の実施例では、このようなタ
イム差を利用して、Ｓ−ＣＰＵ１８にはＭ−ＲＯＭ２２
をアクセスしてそこからプログラムデータを読み出すに
十分な、たとえば１８６ナノ秒を割り当て、Ｃ−ＣＰＵ
３４にも同様に１８６ナノ秒を割り当てることによっ
て、Ｓ−ＣＰＵ１８とＣ−ＣＰＵ３４とが、実質的に同
時に、Ｍ−ＲＯＭ２２にアクセスできるようにしてい
る。そして、Ｃ−ＣＰＵ３４に割り当てられた１８６ナ
ノ秒はＣ−ＣＰＵ３４のサイクルタイムの２倍であり、
したがって、Ｃ−ＣＰＵ３４は１８６ナノ秒の間に２回
動作する。

【００１６】なお、実施例のゲームシステム１０におい
て、Ｓ−ＣＰＵ１８，Ｗ−ＲＡＭ２４，およびコプロセ
サ３０すなわちＣ−ＣＰＵ３４はアドレスバス３８で結
合され、Ｓ−ＣＰＵ１８，ＰＰＵ２０，Ｗ−ＲＡＭ２
４，およびコプロセサ３０すなわちＣ−ＣＰＵ３４はデ
ータバス４０で結合される。コプロセサ３０すなわちＣ
−ＣＰＵ３４とＭ−ＲＯＭ２２とはアドレスバス４２お
よびデータバス４４によって結合され、コプロセサ３０
すなわちＣ−ＣＰＵ３４とＢ−ＲＡＭ３２とはアドレス
バス４６およびデータバス４８によって結合される。ア
ドレスバス３８は２４ビットであり、データバス４０は
８ビットであり、アドレスバス４２は２３ビットであ
り、データバス４４は１６ビットであり、アドレスバス
４６は１９ビットであり、データバス４８は８ビットで
ある。そして、Ｓ−ＣＰＵ１８とＣ−ＣＰＵ３４とは、
同じアクセス制御回路３５を介して、Ｍ−ＲＯＭ２２ま
たはＢ−ＲＡＭ３２をアクセスする。である。したがっ
て、図４および図５に示すように、Ｓ−ＣＰＵ１８およ
びＣ−ＣＰＵ３４には、Ｓ−ＣＰＵ１８のみがアクセス
できるＷ−ＲＡＭ２４のアドレスペースを除き、同じた
とえば２４ビットのアドレススペースが割り付けられて
いる。なお、上述のように各ＣＰＵは８ビットである
が、バンク切換の技術を用いることによって２４ビット
のアドレススペースを有する。すなわち、図４にはＳ−
ＣＰＵ１８から見たメモリマップが示され、図５にはＣ
−ＣＰＵ３４から見たメモリマップが示されるが、２つ
のメモリマッピングは同じである。ただし、Ｉ−ＲＡＭ
３６のアドレスマッピングは、Ｓ−ＣＰＵ１８とＣ−Ｃ
ＰＵ３４とでは多少異なる。この実施例では、Ｓ−ＣＰ
Ｕ１８は“＊＊３０００ｈ〜＊＊３７ＦＦｈ”でＩ−Ｒ
ＡＭ３６をアクセスできるが、Ｃ−ＣＰＵ３４は“＊＊
００００ｈ〜＊＊０７ＦＦｈ”および“＊＊３０００ｈ
〜＊＊３７ＦＦｈ”でＩ−ＲＡＭ３６をアクセスできる
ようにしている。なお、“＊＊”は“００ｈ〜３Ｆｈ”
バンクおよび“８０ｈ〜ＢＦｈ”バンクである。

【００１７】なお、Ｓ−ＣＰＵ１８の各メモリ２２，３
２および３６へのアクセスと、Ｃ−ＣＰＵ３４の各メモ
リ２２，３２および３６へのアクセスとが、クロックジ
ェネレータ２１６からの信号SSYNC(SSSYNC) を受けるア
クセス制御回路３５によって制御される。このアクセス
制御回路３５は、後述のＭ−ＲＯＭシーケンサ５４，Ｂ
−ＲＡＭシーケンサ９８およびＩ−ＲＡＭシーケンサ１
００を含むが、それらの動作は後述する。

【００１８】図６〜図８はコプロセサ３０のブロック図
であり、コプロセサ３０は、Ｃ−ＣＰＵ３４に結合され
たアドレスデコーダ５０を含む。アドレスデコーダ５０
はＳ−ＣＰＵ１８およびＣ−ＣＰＵ３４の両方のアドレ
スをデコードする。したがって、アドレスデコーダ５０
はＳ−ＣＰＵ１８のアドレスデータＳＡおよびＣ−ＣＰ
Ｕ３４のアドレスデータＣＡを受ける。アドレスデコー
ダ５０の出力は後述のように種々のレジスタ等のイネー
ブル信号またはクロックとして与えられる。なお、アド
レスデコーダ５０はＣ−ＣＰＵ３４から、このＣ−ＣＰ
Ｕ３４がＭ−ＲＯＭ２２からプログラムデータを読み出
すための信号CRWB（”B”は反転：バーを意味する。以
下同様。）を受ける。

【００１９】Ｍ−ＲＯＭＳＭＭＣ５２は、Ｍ−ＲＯＭ２
２（図３）のバンク切り換えを行うと共に、Ｓ−ＣＰＵ
１８およびＣ−ＣＰＵ３４のアクセスの切り換えを行
う。そのために、Ｍ−ＲＯＭＳＭＭＣ５２はＳ−ＣＰＵ
１８のアドレスデータＳＡおよびＣ−ＣＰＵ３４のアド
レスデータＣＡならびにＳ−ＣＰＵ１８のデータＳＤお
よびＣ−ＣＰＵ３４のデータＣＤを受けると共に、Ｍ−
ＲＯＭシーケンサ５４からの信号TMSAを受ける。

【００２０】図３のアクセス制御回路３５に含まれるＭ
−ＲＯＭシーケンサ５４は図９に詳細に示すように、ア
ドレスデコーダ５６および５８を含む。アドレスデコー
ダ５６はＳ−ＣＰＵ１８のアドレスデータＳＡをデコー
ドし、アドレスデータＳＡが図４に示したＭ−ＲＯＭ２
２をアクセスすべきアドレスにヒットするとハイレベル
の信号SMHIT を出力する。アドレスデコーダ５８はＣ−
ＣＰＵ３４のアドレスデータＣＡをデコードし、アドレ
スデータＣＡが図５に示したＭ−ＲＯＭ２２をアクセス
すべきアドレスにヒットするとハイレベルの信号CMHIT
を出力する。信号SMHIT はＡＮＤゲート６０の一方入力
に与えられ、このＡＮＤゲート６０の他方入力には、Ｓ
−ＣＰＵ１８がＭ−ＲＯＭ２２をアクセスするために決
められたタイミング信号SSYNC （後述：図１８または図
１９）が与えられる。このＡＮＤゲート６０の出力は信
号TMSAとして、上述のＭ−ＲＯＭＳＭＭＣ５２に与えら
れる。したがって、Ｍ−ＲＯＭＳＭＭＣ５２において、
この信号TMSAがハイレベルのときＳ−ＣＰＵ１８のアド
レスＳＡが有効化され、ローレベルのときＣ−ＣＰＵ３
４のアドレスＣＡが有効化される。このようにして、有
効化されたアドレスＳＡまたはＣＡは、Ｍ−ＲＯＭ２２
のアドレス入力ＭＡ（図７）に与えられる。

【００２１】アドレスデコーダ５６の出力はまた、ＡＮ
Ｄゲート６２の一方入力に与えられ、ＡＮＤゲート６２
の他方入力にはＳ−ＣＰＵ１８がＭ−ＲＯＭ２２を読み
出すときローレベルとなる信号SCPURDB が与えられる。
ＡＮＤゲート６２の出力信号SMRDOUT は、したがって、
Ｓ−ＣＰＵ１８がＭ−ＲＯＭ２２を読み出すべきときに
ハイレベルとなる。信号SMRDOUT は、Ｍ−ＲＯＭ２２か
ら読み出され、データ出力ＭＤから出力されるプログラ
ムデータをＳ−ＣＰＵ１８のデータバスＳＤに入力する
ためのラッチ／バッファ６４（図７）に与えられる。図
７のラッチ／バッファ６４はデータ出力ＭＤに結合され
たラッチ６６を含み、このラッチ６６のラッチ信号とし
ては前述の信号SSYNC が与えられる。ラッチ６６の上位
８ビットおよび下位８ビットはそれぞれトライステート
バッファ６８および７０に与えられる。トライステート
バッファ６８および７０の制御入力としてはＡＮＤゲー
ト７２および７４の出力がそれぞれ与えられる。ＡＮＤ
ゲート７２および７４の各一方入力には上記信号SMRDOU
T が与えられ、ＡＮＤゲート７２の他方入力にはＳ−Ｃ
ＰＵ１８のアドレスＳＡの最下位ビットSA0 が与えら
れ、ＡＮＤゲート７４の他方入力には最下位ビットSA0
の反転が与えられる。したがって、最下位ビットSA0 が
ローレベルのときＭ−ＲＯＭ２２のデータの下位８ビッ
トＭＤ０〜ＭＤ７がトライステートバッファ７０から出
力され、最下位ビットSA0 がハイレベルのときＭ−ＲＯ
Ｍ２２のデータの上位８ビットＭＤ８〜ＭＤ１５がトラ
イステートバッファ６８から出力され、それぞれ、Ｓ−
ＣＰＵ１８のデータバスＳＤに入力される。

【００２２】図９において上記信号CMHIT はＮＡＮＤゲ
ート７６の一方入力に与えられ、このＮＡＮＤゲート７
６の他方入力には上述のＡＮＤゲート６０からの信号TM
SAが与えられる。ＮＡＮＤゲート７６の出力は信号RDY
となり、この信号RDY はＣ−ＣＰＵ３４を停止するため
の信号として作用する。すなわち、信号RDY がローレベ
ルのときＣ−ＣＰＵ３４がウェイト状態にされる。した
がって、Ｃ−ＣＰＵ３４およびＳ−ＣＰＵ１８がともに
Ｍ−ＲＯＭ２２をアクセスするとき、信号RDYがローレ
ベルとなり、Ｃ−ＣＰＵ３４に信号CRDYとして与えられ
る。応じて、Ｃ−ＣＰＵ３４が待機状態になる。これに
より、Ｓ−ＣＰＵ１８とＣ−ＣＰＵ３４とが同時にＭ−
ＲＯＭ２２またはＢ−ＲＡＭ３２をアクセスしたとき、
Ｃ−ＣＰＵ３４が待機状態になってＳ−ＣＰＵ１８のア
クセスが優先される。そして、Ｓ−ＣＰＵ１８のアクセ
スが終了した後に、Ｃ−ＣＰＵ３４の待機状態が解除さ
れ、Ｃ−ＣＰＵ３４は、Ｍ−ＲＯＭ２２またはＢ−ＲＡ
Ｍ３２にアクセスする。そのため、Ｓ−ＣＰＵ１８とＣ
−ＣＰＵ３４とによるＭ−ＲＯＭ２２またはＢ−ＲＡＭ
３２の非同期的２フェーズアクセスが可能となり、１つ
のメモリ、すなわちＭ−ＲＯＭ２２に記憶されたプログ
ラムをＳ−ＣＰＵ１８とＣ−ＣＰＵ３４とが同時に実行
することが可能となる。

【００２３】また、ＡＮＤゲート６０からの信号TMSAの
反転，アドレスデコーダ５８からの信号CMHIT ，および
Ｃ−ＣＰＵ３４がＭ−ＲＯＭ２２を読み出すべきときハ
イレベルとなる信号CRWBがＡＮＤゲート７８の３入力の
それぞれに与えられる。したがって、このＡＮＤゲート
７８からは、Ｓ−ＣＰＵ１８がＭ−ＲＯＭ２２をアクセ
スしないとき、信号CMHIT に応答して、Ｃ−ＣＰＵ３４
がＭ−ＲＯＭ２２からデータを読み出すべきときハイレ
ベルとなる信号CMRDOUT が出力される。信号CMRDOUT
は、Ｍ−ＲＯＭ２２からのプログラムデータをＣ−ＣＰ
Ｕ３４のデータバスＣＤに入力するためのラッチ／バッ
ファ８０（図７）に与えられる。図７のラッチ／バッフ
ァ８０はＭ−ＲＯＭ２２のデータ出力ＭＤに結合された
ラッチ８２を含み、このラッチ８２のラッチ信号として
は信号CSYNC （後述）が与えられる。ラッチ８２の上位
８ビットおよび下位８ビットはそれぞれトライステート
バッファ８４および８６に与えられる。トライステート
バッファ８４および８６の制御入力としてはＡＮＤゲー
ト８８および９０の出力がそれぞれ与えられる。ＡＮＤ
ゲート８８および９０の各一方入力には上記信号CMRDOU
T が与えられ、ＡＮＤゲート８８の他方入力にはＣ−Ｃ
ＰＵ３４のアドレスＣＡの最下位ビットCA0 が与えら
れ、ＡＮＤゲート９０の他方入力には最下位ビットCA0
の反転が与えられる。したがって、最下位ビットCA0 が
ローレベルのときＭ−ＲＯＭ２２のデータの下位８ビッ
トＭＤ０〜ＭＤ７がトライステートバッファ８６から出
力され、最下位ビットSA0 がハイレベルのときＭ−ＲＯ
Ｍ２２のデータの上位８ビットＭＤ８〜ＭＤ１５がトラ
イステートバッファ８４から出力され、それぞれ、Ｃ−
ＣＰＵ３４のデータバスＣＤに入力される。

【００２４】前述の信号CSYNC はＣ−ＣＰＵ３４がＭ−
ＲＯＭ２２からデータを読み出し、かつ読み出されたデ
ータをラッチ８２にラッチすべきタイミングを示す信号
であり、ＡＮＤゲート９２から出力される。すなわち、
信号CRWB，信号CMHIT ，アドレスＣＡの最下位ビットCA
0 の反転，およびクロック信号PHI2がＡＮＤゲート９２
の４入力に与えられる。クロック信号PHI2は、図１８ま
たは図１９に示すように、Ｃ−ＣＰＵ３４のための周波
数を有し、たとえば１０．７３ＭＨｚのクロックであ
る。したがって、信号CSYNC はＣ−ＣＰＵ３４がＭ−Ｒ
ＯＭ２２をアクセスするときにハイレベルとなって出力
され、ローレベルのときラッチ８２がＭ−ＲＯＭ２２の
データバスＭＤから与えられる１６ビットのプログラム
データをラッチする。

【００２５】Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ３４は、
図４および図５のメモリマップからわかるようにＭ−Ｒ
ＯＭ２２の全領域を共有しており、いつでも非同期にＭ
−ＲＯＭ２２をアクセスすることができる。そのときの
Ｍ−ＲＯＭ２２へのアクセスを調停するのがＭ−ＲＯＭ
シーケンサ５４である。図９のＭ−ＲＯＭシーケンサ５
４のＡＮＤゲート６０から信号TMSAが出力されると図８
のＭ−ＲＯＭＳＭＭＣ５２においてＳ−ＣＰＵ１８から
のアドレスＳＡを有効化する。したがって、この場合に
は、Ｃ−ＣＰＵ３４がＭ−ＲＯＭ２２のアドレスをヒッ
トするとＮＡＮＤゲート７６から信号RDY が出力される
ので、図１０（Ｂ）または（Ｃ）に示すように、信号TM
SAのハイレベル期間中、Ｃ−ＣＰＵ３４はＭ−ＲＯＭ２
２へのアクセスを待つ。したがって、Ｃ−ＣＰＵ３４
は、信号TMSAがローレベルとなり、したがって信号RDY
がハイレベルのとき、Ｍ−ＲＯＭ２２をアクセスするこ
とができる。このようにして、Ｓ−ＣＰＵ１８およびＣ
−ＣＰＵ３４は、図１０（Ｃ）に示すように、Ｍ−ＲＯ
Ｍ２２を非同期の２フェーズでアクセスすることができ
るのである。

【００２６】なお、図１０（Ａ）に示すように、Ｃ−Ｃ
ＰＵ３４のみがＭ−ＲＯＭ２２をアクセスする場合、Ｃ
−ＣＰＵ３４の動作周波数は、クロック信号PHI2によっ
て、１０．７３ＭＨｚである。ただし、図１０（Ｂ）ま
たは（Ｃ）に示すように、Ｓ−ＣＰＵ１８とＣ−ＣＰＵ
３４とが２フェーズでＭ−ＲＯＭ２２をアクセスする場
合には、Ｓ−ＣＰＵ１８がＭ−ＲＯＭ２２をアクセスし
ている期間中はＣ−ＣＰＵ３４がウェイト状態になるた
め、Ｃ−ＣＰＵ３４の動作周波数は５．３７ＭＨｚとな
る。しかしながら、Ｓ−ＣＰＵ１８の動作周波数はシス
テムクロック信号SYSCK によって、常に、２．６８ＭＨ
ｚとされる。

【００２７】図８に示すＢ−ＲＡＭＳＭＭＣ９４および
Ｉ−ＲＡＭＳＭＭＣ９６は、ともに、先に説明したＭ−
ＲＯＭＳＭＭＣ５２と同様の機能を果たす。すなわち、
Ｂ−ＲＡＭＳＭＭＣ９４は、Ｂ−ＲＡＭ３２（図３）の
バンク切り換えを行うと共に、Ｓ−ＣＰＵ１８およびＣ
−ＣＰＵ３４の切り換えを行う。そのために、Ｂ−ＲＡ
ＭＳＭＭＣ９４はＳ−ＣＰＵ１８のアドレスデータＳＡ
およびＣ−ＣＰＵ３４のアドレスデータＣＡ、ならびに
Ｓ−ＣＰＵ１８のデータＳＤおよびＣ−ＣＰＵ３４のデ
ータＣＤを受けると共に、Ｂ−ＲＡＭシーケンサ９８か
らの信号TBSAを受ける。

【００２８】Ｉ−ＲＡＭＳＭＭＣ９６は、Ｉ−ＲＡＭ３
６（図３）のバンク切り換えを行うと共に、Ｓ−ＣＰＵ
１８およびＣ−ＣＰＵ３４のアクセスの切り換えを行
う。そのために、Ｉ−ＲＡＭＳＭＭＣ９６はＳ−ＣＰＵ
１８のアドレスデータＳＡおよびＣ−ＣＰＵ３４のアド
レスデータＣＡ、ならびにＳ−ＣＰＵ１８のデータＳＤ
およびＣ−ＣＰＵ３４のデータＣＤを受けると共に、Ｉ
−ＲＡＭシーケンサ１００からの信号TISAを受ける。

【００２９】図３のアクセス制御回路３５に含まれるＢ
−ＲＡＭシーケンサ９８は、Ｉ−ＲＡＭシーケンサ１０
０と同じ回路構成を有し、図１１に詳細に示すように、
アドレスデコーダ１０２および１０４を含む。アドレス
デコーダ１０２はＳ−ＣＰＵ１８のアドレスデータＳＡ
をデコードし、アドレスデータＳＡがＢ−ＲＡＭ３２を
アクセスすべきアドレスにヒットするとハイレベルの信
号SBHIT を出力する。アドレスデコーダ１０４はＣ−Ｃ
ＰＵ３４のアドレスデータＣＡをデコードし、アドレス
データＣＡがＢ−ＲＡＭ３２をアクセスすべきアドレス
にヒットするとハイレベルの信号CBHIT を出力する。信
号SBHIT はＡＮＤゲート１０６の一方入力に与えられ、
このＡＮＤゲート１０６の他方入力には、Ｓ−ＣＰＵ１
８がＢ−ＲＡＭ３２をアクセスすることができるタイミ
ングを決めるための先に述べたタイミング信号SSYNC が
与えられる。このＡＮＤゲート１０６の出力は信号TBSA
として、Ｂ−ＲＡＭＳＭＭＣ９４に与えられる。したが
って、この信号TBSAがハイレベルのとき、Ｓ−ＣＰＵ１
８がＢ−ＲＡＭ３２をアクセスするタイミングとなる。
すなわち、信号TBSAがハイレベルのときＢ−ＲＡＭＳＭ
ＭＣ９４はＳ−ＣＰＵ１８からのアドレスＳＡをＢ−Ｒ
ＡＭ３２のアドレス入力ＢＡに与え、ローレベルのと
き、Ｃ−ＣＰＵ３４からのアドレスＣＡがアドレス入力
ＢＡに与えられる。

【００３０】アドレスデコーダ１０２の出力は、また、
ＡＮＤゲート１０８の一方入力に与えられ、ＡＮＤゲー
ト１０８の他方入力にはＳ−ＣＰＵ１８がＢ−ＲＡＭ３
２を読み出すときローレベルとなる信号SCPURDB が与え
られる。ＡＮＤゲート１０８の出力信号SBRDOUT は、し
たがって、Ｓ−ＣＰＵ１８がＢ−ＲＡＭ３２を読み出す
べきときにハイレベルとなり、Ｂ−ＲＡＭ３２へデータ
を書き込むときローレベルとなる。信号SBRDOUT は、Ｂ
−ＲＡＭ３２のデータ端子ＢＤからのデータをＳ−ＣＰ
Ｕ１８のデータバスＳＤに入力するためのラッチ／バッ
ファ１１０（図８）に与えられる。図８のラッチ／バッ
ファ１１０はデータ端子ＢＤに結合されたラッチ１１２
を含み、このラッチ１１２のラッチ信号としては前述の
信号SSYNC が与えられる。ラッチ１１２はＢ−ＲＡＭ３
２の８ビットの出力データを受け、それを信号SSYNC に
応答してラッチする。ラッチ１１２の出力はトライステ
ートバッファ１１４に与えられる。また、Ｂ−ＲＡＭ３
２の８ビットの出力データはそのままトライステートバ
ッファ１１６に与えられる。トライステートバッファ１
１４および１１６の制御入力としてはＢ−ＲＡＭシーケ
ンサ９８からの信号SBRDOUT および信号CBRDOUT （後
述）が与えられる。したがって、信号SBRDOUTがハイレ
ベルのときＢ−ＲＡＭ３２の出力データがトライステー
トバッファ１１４から出力される。同様に、信号CBRDOU
T がハイレベルのときＢ−ＲＡＭ３２の出力データがト
ライステートバッファ１１６から出力され、それぞれ、
Ｓ−ＣＰＵ１８のデータバスＳＤおよびＣ−ＣＰＵ３４
のデータバスＣＤに入力される。

【００３１】図１１の上記信号CMHIT はＮＡＮＤゲート
１１８の一方入力に与えられ、このＮＡＮＤゲート１１
８の他方入力には上述のＡＮＤゲート１０６からの信号
TBSAが与えられる。ＮＡＮＤゲート１０６の出力は信号
RDY となり、この信号RDY はＣ−ＣＰＵ３４を停止する
ための信号として作用する。すなわち、信号RDY がロー
レベルのときＣ−ＣＰＵ３４がウェイト状態にされる。
したがって、Ｃ−ＣＰＵ３４およびＳ−ＣＰＵ１８がと
もにＢ−ＲＡＭ３２をアクセスするとき、信号RDY がロ
ーレベルとなり、Ｃ−ＣＰＵ３４に信号CRDYとして与え
られる。応じて、Ｃ−ＣＰＵ３４が待機状態になる。

【００３２】また、ＡＮＤゲート１０６からの信号TBSA
の反転，アドレスデコーダ１０４からの信号CBHIT ，お
よびＣ−ＣＰＵ３４が書き込みのとローレベルとなり読
み出しのときハイレベルとなる信号CRWBがＡＮＤゲート
１２０の３入力にそれぞれ与えられる。したがって、こ
のＡＮＤゲート１２０からは、Ｓ−ＣＰＵ１８がＢ−Ｒ
ＡＭ３２をアクセスしていないとき、信号CBHIT に応答
して、ハイレベルとなる信号CBRDOUT が出力される。信
号CBRDOUT は、前述のように、トライステートバッファ
１１６の制御信号として与えられる。

【００３３】先に述べたように、Ｉ−ＲＡＭシーケンサ
１００もＢ−ＲＡＭシーケンサ９８と同じであり、した
がって、ここでは、Ｉ−ＲＡＭシーケンサ１００の詳細
な説明は省略する。ただし、図１１に、図１１の回路が
Ｉ−ＲＡＭシーケンサ１００として用いられたとき与え
られまたは出力される信号を括弧書きで図示した。図３
のアクセス制御回路３５に含まれるＩ−ＲＡＭシーケン
サ１００からの信号SIRDOUT は、Ｉ−ＲＡＭ３６からの
データをＳ−ＣＰＵ１８のデータバスＳＤに入力するた
めのラッチ／バッファ１２２（図８）に与えられる。図
８のラッチ／バッファ１２２はＩ−ＲＡＭ３６の読出デ
ータＩＲＤを受けるラッチ１２４を含み、このラッチ１
２４のラッチ信号としては前述の信号SSYNC が与えられ
る。ラッチ１２４はＩ−ＲＡＭ３６の８ビットの出力デ
ータを受け、それを信号SSYNC に応答してラッチする。
ラッチ１２４の出力はトライステートバッファ１２６に
与えられる。また、Ｉ−ＲＡＭ３６の８ビットの出力デ
ータはそのままトライステートバッファ１２８に与えら
れる。トライステートバッファ１２６および１２８の制
御入力としてはＩ−ＲＡＭシーケンサ１００からの信号
SIRDOUT および信号CIRDOUT が与えられる。したがっ
て、信号SIRDOUT がハイレベルのときＩ−ＲＡＭ３６の
出力データがトライステートバッファ１２６から出力さ
れる。同様に、信号CIRDOUT がハイレベルのときＩ−Ｒ
ＡＭ３６の出力データがトライステートバッファ１２８
から出力され、それぞれ、Ｓ−ＣＰＵ１８のデータバス
ＳＤおよびＣ−ＣＰＵ３４のデータバスＣＤに入力され
る。

【００３４】Ｂ−ＲＡＭ３２およびＩ−ＲＡＭ３６への
書込データはセレクタ１３０および１３２によってそれ
ぞれ選択される。詳しく述べると、セレクタ１３０はＳ
−ＣＰＵ１８のデータバスＳＤからの８ビットのデータ
およびＣ−ＣＰＵ３４のデータバスＣＤからの８ビット
のデータを受ける。セレクタ１３０の選択信号としては
Ｂ−ＲＡＭシーケンサ９８からの信号RDY が与えられ
る。すなわち、信号RDYがローレベルのときセレクタ１
３０はＳ−ＣＰＵ１８からの書込データを選択してＢ−
ＲＡＭ３２に与え、信号RDY がハイレベルのときセレク
タ１３０はＣ−ＣＰＵ３４からの書込データを選択して
Ｂ−ＲＡＭ３２に与える。同じように、セレクタ１３２
はＳ−ＣＰＵ１８のデータバスＳＤからの８ビットのデ
ータおよびＣ−ＣＰＵ３４のデータバスＣＤからの８ビ
ットのデータを受ける。セレクタ１３２の選択信号とし
てはＩ−ＲＡＭシーケンサ１００からの信号RDY が与え
られる。すなわち、信号RDY がローレベルのときセレク
タ１３２はＳ−ＣＰＵ１８からの書込データを選択して
Ｉ−ＲＡＭ３６に与え、信号RDY がハイレベルのときセ
レクタ１３２はＣ−ＣＰＵ３４からの書込データを選択
してＩ−ＲＡＭ３６に与える。

【００３５】Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ３４は、
図４および図５のメモリマップからわかるようにＢ−Ｒ
ＡＭ３２の全領域を共有しており、いつでも非同期にＢ
−ＲＡＭ３２をアクセスすることができる。そのときの
Ｂ−ＲＡＭ３２へのアクセスを調停するのがＢ−ＲＡＭ
シーケンサ９８である。図１１のＢ−ＲＡＭシーケンサ
９８のＡＮＤゲート１０６からハイレベルの信号TBSAが
出力されると図８のＢ−ＲＡＭＳＭＭＣ９４においてＳ
−ＣＰＵ１８からのアドレスＳＡを有効化する。したが
って、この場合には、Ｃ−ＣＰＵ３４がＢ−ＲＡＭ３２
のアドレスをヒットするとＮＡＮＤゲート１１８から信
号RDY が出力されるので、図１２（Ｂ）または（Ｃ）に
示すように、信号TMSAのハイレベル期間中、Ｃ−ＣＰＵ
３４はＢ−ＲＡＭ３２へのアクセスを待つ。したがっ
て、Ｃ−ＣＰＵ３４は、信号RDY がローレベルのとき、
かつ信号TMSAがローレベルのとき、Ｂ−ＲＡＭ３２をア
クセスすることができる。このようにして、Ｓ−ＣＰＵ
１８およびＣ−ＣＰＵ３４はＢ−ＲＡＭ３２へ完全に２
フェーズアクセスが可能である。

【００３６】なお、図１２（Ａ）に示すように、Ｃ−Ｃ
ＰＵ３４のみがＢ−ＲＡＭ３２をアクセスする場合、Ｃ
−ＣＰＵ３４の動作周波数は、クロック信号PHI2によっ
て、５．３７ＭＨｚである。ただし、図１２（Ｂ）また
は（Ｃ）に示すように、Ｓ−ＣＰＵ１８とＣ−ＣＰＵ３
４とが２フェーズでＢ−ＲＡＭ３２をアクセスする場合
には、Ｃ−ＣＰＵ３４の動作周波数は２．６８ＭＨｚと
なる。また、Ｓ−ＣＰＵ１８の動作周波数はシステムク
ロック信号SYSCK によって、常に、２．６８ＭＨｚとさ
れる。

【００３７】同様に、Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ
３４は、図４および図５のメモリマップからわかるよう
にＩ−ＲＡＭ３６の全領域にアクセスでき、いつでも非
同期にＩ−ＲＡＭ３６をアクセスすることができる。そ
のときのＩ−ＲＡＭ３６へのアクセスを調停するのがＩ
−ＲＡＭシーケンサ１００である。図１１のＩ−ＲＡＭ
シーケンサ１００のＡＮＤゲート１０６からハイレベル
の信号TISAが出力されると図８のＩ−ＲＡＭＳＭＭＣ９
６においてＳ−ＣＰＵ１８からのアドレスＳＡを有効化
する。したがって、この場合には、Ｃ−ＣＰＵ３４がＩ
−ＲＡＭ３６のアドレスをヒットするとＮＡＮＤゲート
１１８から信号RDY が出力されるので、図１３（Ｂ）に
示すように、信号TISAのハイレベル期間中、Ｃ−ＣＰＵ
３４はＩ−ＲＡＭ３６へのアクセスを待つ。したがっ
て、Ｃ−ＣＰＵ３４は、信号RDY がローレベルのとき、
かつ信号TISAがローレベルのとき、Ｉ−ＲＡＭ３６をア
クセスすることができる。このようにして、Ｓ−ＣＰＵ
１８およびＣ−ＣＰＵ３４はＩ−ＲＡＭ３６へ完全に２
フェーズアクセスが可能である。

【００３８】なお、図１３（Ａ）に示すように、Ｃ−Ｃ
ＰＵ３４のみがＩ−ＲＡＭ３６をアクセスする場合、Ｃ
−ＣＰＵ３４の動作周波数は、クロック信号PHI2によっ
て、１０．７３ＭＨｚである。ただし、図１３（Ｂ）に
示すように、Ｓ−ＣＰＵ１８とＣ−ＣＰＵ３４とが２フ
ェーズでＩ−ＲＡＭ３６をアクセスする場合には、Ｃ−
ＣＰＵ３４の動作周波数は５．３７ＭＨｚとなる。しか
しながら、Ｓ−ＣＰＵ１８の動作周波数はシステムクロ
ック信号SYSCK によって、常に、２．６８ＭＨｚとされ
る。

【００３９】図７に戻って、ＳＣＰＵＩＦ１３４は、Ｓ
−ＣＰＵ１８とＣ−ＣＰＵ３４との間で割り込みＩＲＱ
を互いに与えたり、Ｓ−ＣＰＵ１８からＣ−ＣＰＵ３４
へリセット信号や割り込みＮＭＩを与えたり、あるいは
Ｓ−ＣＰＵ１８とＣ−ＣＰＵ３４との間でベクタを互い
に与える。そのために、このＳＣＰＵＩＦ１３４は、Ｓ
−ＣＰＵ１８のアドレスＳＡおよびデータＳＤならびに
Ｃ−ＣＰＵ３４のアドレスＣＡおよびデータＣＤを受け
る。

【００４０】このＳＣＰＵＩＦ１３４が図１４〜図１６
に詳細に示される。図１５に示すように、Ｓ−ＣＰＵ１
８のデータＳＤの下位８ビットＳＤ０〜ＳＤ７の最上位
ビットＳＤ７を受けるＣ−ＣＰＵコントロールレジスタ
１３６，最上位から３ビット目のビットＳＤ５を受ける
Ｃ−ＣＰＵコントロールレジスタ１３８，最上位から４
ビット目のビットＳＤ４を受けるＣ−ＣＰＵコントロー
ルレジスタ１４０，および下位４ビットＳＤ３〜ＳＤ０
を受けるＣ−ＣＰＵコントロールレジスタ１４２を含
む。また、それぞれがデータＳＤ０〜ＳＤ７の全てのビ
ットを受けるデコーダ１４４および１４６，ならびにベ
クタレジスタ１４８，１５０，１５２，１５４，１５
６，および１５８を含む。これらＣ−ＣＰＵコントロー
ルレジスタ，デコーダおよびベクタレジスタ１３６〜１
５８の全てのクロックとして、後述のクロックジェネレ
ータ２１６からのＳ−ＣＰＵ１８のためのシステムクロ
ック信号SYSCK がインバータ１６０によって反転されて
与えられる。

【００４１】Ｃ−ＣＰＵコントロールレジスタ１３６〜
１４２のイネーブル信号としては、図７のアドレスデコ
ーダ５０からの、Ｓ−ＣＰＵ１８がＣ−ＣＰＵ３４を制
御するためのコントロール信号を書き込むタイミング信
号CCNTW が与えられる。デコーダ１４４および１４６の
イネーブル信号としては、図７のアドレスデコーダ５０
からの、Ｓ−ＣＰＵ１８が割り込みを制御するためのコ
ントロール信号を書き込むタイミング信号SIFWおよびSI
CWが与えられる。リセットベクタレジスタ１４８および
１５０のイネーブル信号としては、図７のアドレスデコ
ーダ５０からの、Ｓ−ＣＰＵ１８がリセットベクタを書
き込むタイミング信号RVLWおよびRVHWが与えられ、ＮＭ
Ｉベクタレジスタ１５２および１５４のイネーブル信号
としては、図７のアドレスデコーダ５０からの、Ｓ−Ｃ
ＰＵ１８がＮＭＩベクタを書き込むタイミング信号CNVL
W およびCNVHW が与えられ、そしてＩＲＱベクタレジス
タ１５６および１５８のイネーブル信号としては、図７
のアドレスデコーダ５０からの、Ｓ−ＣＰＵ１８がＩＲ
Ｑベクタを書き込むためのタイミング信号CIVLW および
CIVHW が与えられる。

【００４２】また、図１６に示すように、ＳＣＰＵＩＦ
１３４はＣ−ＣＰＵ３４からのデータＣＤの下位８ビッ
トＣＤ７〜ＣＤ０の最上位ビットＣＤ７を受けるＳ−Ｃ
ＰＵコントロールレジスタ１６２，および下位８ビット
ＣＤ７〜ＣＤ０の下位７ビットＣＤ６〜ＣＤ０を受ける
Ｓ−ＣＰＵコントロールレジスタ１６４を含む。さら
に、データＣＤの下位８ビットＣＤ７〜ＣＤ０は２つの
デコーダ１６６および１６８，ならびに４つのベクタレ
ジスタ１７０，１７２，１７４および１７６に与えられ
る。これらレジスタおよびデコーダ１６２〜１７６のク
ロックとしては、クロックジェネレータ２１６からのＣ
−ＣＰＵ３４のためのクロック信号PHI2がインバータ１
７８によって反転されて与えられる。

【００４３】Ｓ−ＣＰＵコントロールレジスタ１６２お
よび１６４のイネーブル信号としては、図７のアドレス
デコーダ５０からの、Ｃ−ＣＰＵ３４がＳ−ＣＰＵ１８
を制御するためのコントロール信号を書き込むタイミン
グ信号SCNTW が与えられる。デコーダ１６６のイネーブ
ル信号としては、図７のアドレスデコーダ５０からの、
Ｃ−ＣＰＵ３４がＳ−ＣＰＵ３４からの割り込みを制御
するためのコントロール信号を書き込むタイミング信号
CIEWおよびCICWが与えられる。ＮＭＩベクタレジスタ１
７０および１７２のイネーブル信号としては、図７のア
ドレスデコーダ５０からの、Ｃ−ＣＰＵ３４がＮＭＩベ
クタを書き込むためのタイミング信号SNVLW およびSNVH
W が与えられ、ＩＲＱベクタレジスタ１７４および１７
６のイネーブル信号としては、図７のアドレスデコーダ
５０からの、Ｃ−ＣＰＵ３４がＩＲＱベクタを書き込む
ためのタイミング信号SIVLW およびSIVHW が与えられ
る。

【００４４】Ｃ−ＣＰＵコントロールレジスタ１３６の
出力Ｑは、デコーダ１６６からのＣ−ＣＰＵ３４からＳ
−ＣＰＵ１８へのＩＲＱ割り込みを許可するための信号
SIRQENとともに、ＡＮＤゲート１８２に与えられ、この
ＡＮＤゲート１８２からは、Ｓ−ＣＰＵ１８からＣ−Ｃ
ＰＵ３４に対してＩＲＱ割り込みをかけるための信号CI
RQが出力される。なお、Ｃ−ＣＰＵコントロールレジス
タ１３６は、デコーダ１６８からのＳ−ＣＰＵ１８から
のＩＲＱ割り込みを終了するための信号SIRQCLによって
リセットされる。Ｃ−ＣＰＵコントロールレジスタ１３
８の出力Ｑは、そのまま、Ｓ−ＣＰＵ１８がＣ−ＣＰＵ
３４をリセットするための信号CRESとして出力される。
Ｄ−ＦＦ１４０の出力Ｑは、デコーダ１６６からのＣ−
ＣＰＵ３４からＳ−ＣＰＵ１８へのＮＭＩ割り込みを許
可する信号SNMIENとともに、ＡＮＤゲート１８２に与え
られ、このＡＮＤゲート１８２からは、Ｃ−ＣＰＵ３４
に対してＮＭＩ割り込みをかけるための信号CNMIが出力
される。なお、Ｄ−ＦＦ１４０は、デコーダ１６８から
のＮＭＩ割り込みを終了するための信号SNMICLによって
リセットされる。Ｃ−ＣＰＵコントロールレジスタ１４
２からは、Ｓ−ＣＰＵ１８からＣ−ＣＰＵ３４に与える
ための４ビットの信号SMEG3 〜SMEG0 が出力される。こ
の４ビットの信号は、割込処理のステータスを表すため
に用いられ、たとえば、Ｓ−ＣＰＵ１８がＣ−ＣＰＵ３
４にＮＭＩ割込をかけると同時にＣ−ＣＰＵコントロー
ルレジスタ１４２のSMEG3 〜SMEG0 に０を書き込むこと
により、Ｃ−ＣＰＵ３４に対して０番のＮＭＩ割込をか
けたことを知らせることができる。SMEG3 〜SMEG0 の４
ビットを用いれば０〜１５までの数字を表すことができ
るので、したがってＳ−ＣＰＵ１８はＣ−ＣＰＵ３４に
対して１６種類のＮＭＩ割込をかけることができる。同
様にＩＲＱ割込の際にSMEG3 〜SMEG0 を用いれば、１６
種類のＩＲＱ割込をかけることができる。

【００４５】Ｓ−ＣＰＵコントロールレジスタ１６２の
出力は、デコーダ１４４からのＳ−ＣＰＵ１８からＣ−
ＣＰＵ３４へのＩＲＱ割り込みを許可するための信号CI
RQENとともに、ＡＮＤゲート１８４に与えられ、このＡ
ＮＤゲート１８４からは、Ｃ−ＣＰＵ３４からＳ−ＣＰ
Ｕ１８に対してＩＲＱ割り込みをかけるための信号SIRQ
が出力される。なお、Ｓ−ＣＰＵコントロールレジスタ
１６２は、デコーダ１４４からのＣ−ＣＰＵ３４からの
ＩＲＱ割り込みを終了するための信号CIRQCLによってリ
セットされる。Ｓ−ＣＰＵコントロールレジスタ１６４
からは、Ｃ−ＣＰＵ３４からＳ−ＣＰＵ１８に与えるた
めの４ビットの信号CMEG3 〜CMEG0 が出力される。この
４ビットの信号は、割込処理のステータスを表すために
用いられ、たとえば、Ｃ−ＣＰＵ３４がＳ−ＣＰＵ１８
にＩＲＱ割込をかけると同時にＳ−ＣＰＵコントロール
レジスタ１６４のCMEG3 〜CMEG0 に０を書き込むことに
より、Ｓ−ＣＰＵ１８に対して０番のＩＲＱ割込をかけ
たことを知らせることができる。CMEG3 〜CMEG0 の４ビ
ットを用いれば０〜１５までの数字を表すことができる
ので、したがってＣ−ＣＰＵ３４はＳ−ＣＰＵ１８に対
して１６種類のＩＲＱ割込をかけることができる。同様
に、後述のようにＣ−ＣＰＵ３４がＳ−ＣＰＵ１８のＮ
ＭＩベクタを変更する際にCMEG3 〜CMEG0 を用いれば、
１６種類のＮＭＩベクタの変更を行うことができる。

【００４６】なお、ＡＮＤゲート１８０および１８２の
出力はバッファ１８６および１８８を通して、また、Ｃ
−ＣＰＵコントロールレジスタ１４２の出力はバッファ
１９０を通して、Ｓ−ＣＰＵ１８へのデータＳＤ７〜Ｓ
Ｄ０として出力される。さらに、リセットベクタレジス
タ１４８および１５０の出力はバッファ１９２および１
９４を通して、リセットベクタデータRVL7〜RVL0および
RVH7〜RVH0として、データＳＤ７〜ＳＤ０に出力され
る。ＮＭＩベクタレジスタ１５２および１５４の出力は
バッファ１９６および１９８を通して、ＮＭＩベクタデ
ータCNVL7 〜CNVL0 およびCNVH7 〜CNVH0 として、デー
タＳＤ７〜ＳＤ０に出力される。ＩＲＱベクタレジスタ
１５６および１５８の出力はバッファ２００および２０
２を通して、ＩＲＱベクタデータCIVL7 〜CIVL0 および
CIVH7 〜CIVH0 として、データＳＤ７〜ＳＤ０に出力さ
れる。

【００４７】また、ＡＮＤゲート１８４の出力はバッフ
ァ２０４を通して、また、Ｓ−ＣＰＵコントロールレジ
スタ１６４の出力はバッファ２０６を通して、Ｃ−ＣＰ
Ｕ３４へのデータＣＤ７〜ＣＤ０として出力される。さ
らに、ＮＭＩベクタレジスタ１７０および１７２の出力
はバッファ２０８および２１０を通して、ＮＭＩベクタ
データSNVL7 〜SNVL0 およびSNVH7 〜SNVH0 として、デ
ータＣＤ７〜ＣＤ０に出力される。ＩＲＱベクタレジス
タ１７４および１７６の出力はバッファ２１２および２
１４を通して、ＩＲＱベクタデータSIVL7 〜SIVL0 およ
びSIVH7 〜SIVH0 として、データＣＤ７〜ＣＤ０に出力
される。

【００４８】図７に示すクロックジェネレータ２１６
は、原発振器２３（図３）からの周波数約２１ＭＨｚの
原クロックを受け、Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ３
４に必要なシステムクロック信号SYSCK およびクロック
信号PHI20 等を作成する。図１７を参照すると、クロッ
クジェネレータ２１６は、原クロック信号Z21Mを受け、
それをバッファ２１８を通して、図１８または図１９に
示すようなクロック信号21M として出力する。クロック
信号21M がＤ−ＦＦ２２０および２２２のクロック入力
に与えられるとともに、インバータ２２６によって反転
されてＤ−ＦＦ２２４のクロック入力に与えられる。な
お、Ｄ−ＦＦ２２０〜２２４の各リセット入力には、シ
ステムリセット信号RES が与えられる。Ｄ−ＦＦ２２０
のデータ入力にはバッファ２２８を介して、クロックジ
ェネレータ２５（図３）から原システムクロック信号ZS
YSCKが与えられ、Ｄ−ＦＦ２２２のデータ入力にはデー
タ２２０の出力Ｑが与えられる。Ｄ−ＦＦ２２２の出力
ＱはＤ−ＦＦ２２０の出力Ｑの反転とともにＡＮＤゲー
ト２３０に与えられる。ＡＮＤゲート２３０の出力は反
転されてＡＮＤゲート２３２の一方入力に与えられ、他
方入力にはＤ−ＦＦ２２４の出力Ｑが反転されて与えら
れる。そして、Ｄ−ＦＦ２２４の出力Ｑが、バッファ２
３４を通して、図１８または図１９に示すようなクロッ
ク信号PHI2として出力される。すなわち、クロック信号
PHI2は、原クロック信号21M が２分周されたものであ
る。

【００４９】原システムクロック信号ZSYSCKがバッファ
２２８を介して、図１８または図１９に示すようなシス
テムクロック信号SYSCK として出力される。ＡＮＤゲー
ト２３０の出力がＤ−ＦＦ２３６のデータ入力に与えら
れる。このＤ−ＦＦ２３６のリセット入力には、他のＤ
−ＦＦ２３８，２４０および２４２と同様に、システム
リセット信号RES が与えられる。また、これらＤ−ＦＦ
２３６〜２４２のクロック入力としては、クロック信号
PHI2が与えられる。バッファ２２８からのシステムクロ
ック信号SYSCK が反転されてＡＮＤゲート２４４および
２４６の一方入力に与えられ、このＡＮＤゲート２４４
および２４６の他方入力にはＤ−ＦＦ２４０の出力Ｑが
与えられる。ＡＮＤゲート２４４の出力がＤ−ＦＦ２３
８のデータ入力に与えられ、Ｄ−ＦＦ２３８の出力Ｑ
は、Ｓ−ＣＰＵ１８がＭ−ＲＯＭ２２からのプログラム
データを読み出すときローレベルとなる信号SCPURDB お
よびＳ−ＣＰＵ１８がＢ−ＲＡＭ３２またはＩ−ＲＡＭ
３６にデータを読み出すときローレベルとなりかつ書き
込むときハイレベルとなる信号SCPUWRD のそれぞれの反
転とともに、ＯＲゲート２４８に与えられる。データ２
３６の出力ＱがＡＮＤゲート２４６の出力とともに、Ｏ
Ｒゲート２５０を介してＤ−ＦＦ２４０のデータ入力に
与えられる。Ｄ−ＦＦ２４０の出力ＱはＯＲゲート２８
の出力とともに、ＡＮＤゲート２５２Ｋ入力に与えら
れ、ＡＮＤゲート２５２の出力がＯＲゲート２５０の出
力とともにＯＲゲート２５４に与えられる。ＯＲゲート
２５４の出力がＤ−ＦＦ２４２のデータ入力に与えられ
る。

【００５０】Ｄ−ＦＦ２４０の出力ＱがＳ−ＣＰＵ１８
が３．５８ＭＨｚで動作するときにＳ−ＣＰＵ１８のメ
モリ２２，３２または３６へのアクセスを許容するため
の信号SSSYNCとして出力されるとともに、Ｄ−ＦＦ２４
２の出力ＱがＳ−ＣＰＵ１８がメモリ２２，３２または
３６をアクセスするのを許容するためのタイミング信号
SSYNC として出力される。すなわち、信号SSYNC は図１
８または図１９に示すようにように、システムクロック
信号SYSCK （図１８または図１９ではSYSCK-FASTまたは
SYSCK-SLOWS で示されている）の後縁よりやや進んだ後
縁を有し、信号SSSYNCは信号SSYNC の前縁と同期した前
縁を有し、原クロック信号21M の２周期分に相当する時
間持続して後縁となる。

【００５１】このようにして、クロックジェネレータ２
１６によって、Ｓ−ＣＰＵ１８の動作クロック信号SYSC
K およびＣ−ＣＰＵ３４の動作クロック信号PHI2が作成
されるとともに、Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ３４
のメモリ２２，３２または３６へのアクセスを許容しま
たは禁止するための信号SSYNC(SSSYNC) が作成される。

【００５２】システムクロック信号SYSCK とクロック信
号PHI2との位相を合わせるために、原クロック信号21M
が用いられるが、クロック信号SYSCK がこの信号21M と
同期がとれるのは、図１８または図１９で示す、SYSCK-
FASTのときかあるいはSYSCK-SLOWのときである。そし
て、Ｓ−ＣＰＵ１８は、このクロック信号SYSCK-FASTま
たはSYSCK-SLOWの後縁でメモリ２２，３２または３６か
ら読み出されたデータを読み込む。したがって、Ｓ−Ｃ
ＰＵ１８がこれらメモリへアクセスする期間は、このク
ロック信号SYSCK の後縁より前に位置しなければならな
い。そこで、図１７のクロックジェネレータ２１６で
は、信号SSYNC またはSSSYNCの後縁はクロック信号SYSC
K の後縁より前に存在する。なお、Ｓ−ＣＰＵ１８が
３．５８ＭＨｚで動作するときには図１９に示すように
クロック信号SYSCK の位相が変わるので、Ｓ−ＣＰＵ１
８のアクセスを許容するのに信号SSYNC を用いると前後
の動作サイクルと重なりを生じることがある。そこで、
図１９に示すように信号SSYNC より短いハイレベル期間
を有する信号SSSYNCを用いる。

【００５３】そして、前述のように、この信号SSYNC(SS
SYNC) のハイレベル期間にＳ−ＣＰＵ１８のメモリへの
アクセスを許容し、ローレベル期間にＣ−ＣＰＵ３４の
メモリへのアクセスを許容することによって、Ｓ−ＣＰ
Ｕ１８およびＣ−ＣＰＵ３４が実質的に同時に、デュア
ルフェーズで、各メモリ２２，３２または３６をアクセ
スすることができるのである。

【００５４】ここで、図２０〜図２５を参照して、ＳＣ
ＰＵＩＦ１３４を介してＳ−ＣＰＵ１８およびＣ−ＣＰ
Ｕ３４の相互作用について説明する。Ｓ−ＣＰＵ１８が
Ｃ−ＣＰＵ３４を起動する場合、図２０のステップＳ１
に示すように、Ｓ−ＣＰＵ１８は、データＳＤ０〜ＳＤ
７によって、リセットベクタレジスタ１４８および１５
０に、Ｃ−ＣＰＵ３４に実行させたいプログラムの先頭
アドレスをセットする。そして、ステップＳ２におい
て、Ｃ−ＣＰＵコントロールレジスタ１３８にデータビ
ットＳＤ５によって「１」をセットする。応じて、Ｃ−
ＣＰＵコントロールレジスタ１３８からハイレベルのＣ
−ＣＰＵリセット信号CRESが出力され、それが図７に示
すようにＣ−ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４の
リセットが解除される。なお、Ｃ−ＣＰＵ３４は、応じ
て、Ｍ−ＲＯＭ２２にアクセスし、リセットベクタレジ
スタ１４８および１５０によって指定されたＭ−ＲＯＭ
２２の先頭アドレスからプログラムを実行する。

【００５５】Ｓ−ＣＰＵ１８がＣ−ＣＰＵ３４を停止す
る場合、図２１のステップＳ３に示すように、Ｓ−ＣＰ
Ｕ１８は、Ｃ−ＣＰＵコントロールレジスタ１３８にデ
ータビットＳＤ５によって「０」をセットする。応じ
て、Ｃ−ＣＰＵコントロールレジスタ１３８からローレ
ベルのＣ−ＣＰＵリセット信号CRESが出力され、それが
図７に示すようにＣ−ＣＰＵ３４に与えられ、Ｃ−ＣＰ
Ｕ３４がリセットされる。

【００５６】Ｓ−ＣＰＵ１８がＣ−ＣＰＵ３４にＮＭＩ
割り込みをかける場合、図２１のステップＳ４に示すよ
うに、Ｓ−ＣＰＵ１８は、データＳＤ０〜ＳＤ７によっ
て、ＮＭＩベクタレジスタ１５２および１５４に、Ｍ−
ＲＯＭ２２のＮＭＩプログラムが格納されている先頭ア
ドレスをセットする。そして、ステップＳ６において、
Ｃ−ＣＰＵコントロールレジスタ１４０にデータビット
ＳＤ４によって「１」をセットする。応じて、Ｃ−ＣＰ
Ｕコントロールレジスタ１４０からハイレベルのＣ−Ｃ
ＰＵ割り込み信号CNMIが出力され、それが図７に示すよ
うにＣ−ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４に割り
込み起動がかけられる。なお、Ｃ−ＣＰＵ３４は、応じ
て、Ｍ−ＲＯＭ２２にアクセスし、ＮＭＩベクタレジス
タ１５２および１５４によって指定されたＭ−ＲＯＭ２
２の先頭アドレスからＮＭＩ割り込みプログラムを実行
する。

【００５７】Ｓ−ＣＰＵ１８がＣ−ＣＰＵ３４にＩＲＱ
割り込みをかける場合、図２３のステップＳ７に示すよ
うに、Ｓ−ＣＰＵ１８は、データＳＤ０〜ＳＤ７によっ
て、ＩＲＱベクタレジスタ１５６および１５８に、Ｍ−
ＲＯＭ２２のＩＲＱプログラムが格納されている先頭ア
ドレスをセットする。そして、ステップＳ８において、
Ｃ−ＣＰＵコントロールレジスタ１３６にデータビット
ＳＤ７によって「１」をセットする。応じて、Ｃ−ＣＰ
Ｕコントロールレジスタ１３６からハイレベルのＣ−Ｃ
ＰＵ割り込み信号CIRQが出力され、それが図７に示すよ
うにＣ−ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４に割り
込み起動がかけられる。なお、Ｃ−ＣＰＵ３４は、応じ
て、Ｍ−ＲＯＭ２２にアクセスし、ＩＲＱベクタレジス
タ１５６および１５８によって指定されたＭ−ＲＯＭ２
２の先頭アドレスからＩＲＱ割り込みプログラムを実行
する。

【００５８】次に、Ｃ−ＣＰＵ３４がＳ−ＣＰＵ１８の
ＮＭＩベクタを変更する場合、図２４のステップＳ１０
に示すように、Ｃ−ＣＰＵ３４は、データＣＤ０〜ＣＤ
７によって、ＮＭＩベクタレジスタ１７０および１７２
に、Ｍ−ＲＯＭ２２のＮＭＩプログラムが格納されてい
る先頭アドレスをセットする。そして、ステップＳ１１
において、Ｓ−ＣＰＵコントロールレジスタ１６２にデ
ータビットＣＤ４によって「１」をセットする。応じ、
Ｓ−ＣＰＵ１８にＮＭＩ割込がかかったときに読み出さ
れるＮＭＩベクタアドレスがＭ−ＲＯＭ２２内からＮＭ
Ｉベクタレジスタ１７０および１７２に変更される。な
お、Ｓ−ＣＰＵ１８はＮＭＩ割込がかかったことに応じ
てＭ−ＲＯＭ２２をアクセスし、ＮＭＩベクタレジスタ
１７０および１７２によって指定されたＭ−ＲＯＭ２２
の先頭アドレスからＮＭＩ割込みプログラムを実行す
る。

【００５９】そして、Ｃ−ＣＰＵ３４がＳ−ＣＰＵ１８
にＩＲＱ割り込みをかける場合、図２５のステップＳ１
２に示すように、Ｃ−ＣＰＵ３４は、データＣＤ０〜Ｃ
Ｄ７によって、ＩＲＱベクタレジスタ１７４および１７
６に、Ｍ−ＲＯＭ２２のＩＲＱプログラムが格納されて
いる先頭アドレスをセットする。そして、ステップＳ１
３において、Ｓ−ＣＰＵコントロールレジスタ１６２に
データビットＣＤ７によって「１」をセットする。応じ
て、Ｓ−ＣＰＵコントロールレジスタ１６２からハイレ
ベルのＳ−ＣＰＵ割り込み信号SIRQが出力され、それが
Ｓ−ＣＰＵ１８に与えられ、Ｓ−ＣＰＵ１８に割り込み
起動がかけられる。なお、Ｓ−ＣＰＵ１８は、応じて、
Ｍ−ＲＯＭ２２にアクセスし、ＩＲＱベクタレジスタ１
７４および１７６によって指定されたＭ−ＲＯＭ２２の
先頭アドレスからＩＲＱ割り込みプログラムを実行す
る。

【００６０】実施例のゲームシステム１０においては、
コプロセサ３０のＣ−ＣＰＵ３４は、主として、(a) ア
クセラレータモード，(b) ミックス処理モード，および
(c)代行処理モードにおいてその威力を発揮する。 (a) アクセラレータモード このモードでは、図２６に示すようにＣ−ＣＰＵ３４は
停止状態にされている。そして、ステップＳ１０１にお
いて、Ｓ−ＣＰＵ１８は、データＳＤ０〜ＳＤ７によっ
て、リセットベクタレジスタ１４８および１５０に、Ｃ
−ＣＰＵ３４に実行させたいプログラムの先頭アドレス
をセットする。そして、ステップＳ１０２において、Ｓ
−ＣＰＵ１８は、Ｃ−ＣＰＵコントロールレジスタ１３
８にデータビットＳＤ５によって「１」をセットする。
応じて、Ｃ−ＣＰＵコントロールレジスタ１３８からハ
イレベルのＣ−ＣＰＵリセット信号CRESが出力され、そ
れがＣ−ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４のリセ
ットが解除される。したがって、Ｃ−ＣＰＵ３４は、図
２６のステップＳ２０１においてＭ−ＲＯＭ２２にアク
セスし、指定されたＭ−ＲＯＭ２２の先頭アドレスから
プログラムを実行する。

【００６１】Ｃ−ＣＰＵ３４は、プログラム実行の結果
をＳ−ＣＰＵ１８に送るために、ステップＳ２０２にお
いて、Ｓ−ＣＰＵコントロールレジスタ１６２にデータ
ビットＣＤ７によって「１」をセットする。応じて、Ｓ
−ＣＰＵコントロールレジスタ１６２およびＡＮＤゲー
ト１８４からハイレベルのＳ−ＣＰＵ割り込み信号SIRQ
が出力され、それがＳ−ＣＰＵ１８に与えられ、Ｓ−Ｃ
ＰＵ１８に割り込みがかけられる。

【００６２】Ｓ−ＣＰＵ１８は、ステップＳ１０６にお
いて上記ＩＲＱを検出するまで、ステップＳ１０３，Ｓ
１０４，およびＳ１０５を実行する。すなわち、Ｓ−Ｃ
ＰＵ１８はＣ−ＣＰＵ３４からのＩＲＱ割り込みを可能
にするために、まず、ステップＳ１０３において、ＩＮ
Ｔイネーブルレジスタ１４４をイネーブルする。応じ
て、このレジスタ１４４から信号CIRQENが出力され、そ
れが図１６に示すＡＮＤゲート１８４に与えられる。し
たがって、以後、このＡＮＤゲート１８４を通して、上
述のようにＣ−ＣＰＵ３４からＳ−ＣＰＵ１８にＩＲＱ
割り込みをかけることができる。そして、Ｓ−ＣＰＵ１
８は、ステップＳ１０４において本体１２内のＷ−ＲＡ
Ｍ２４に移り、Ｃ−ＣＰＵ３４からのＩＲＱ割り込みを
待つ（プログラムウェイト）。

【００６３】ステップＳ１０６においてＣ−ＣＰＵ３４
からのＩＲＱを検出し、Ｃ−ＣＰＵ３４による処理結果
を受け取った後、Ｓ−ＣＰＵ１８は、ステップＳ１０７
において、Ｃ−ＣＰＵコントロールレジスタ１３８にデ
ータビットＳＤ５によって「０」をセットする。応じ
て、Ｃ−ＣＰＵコントロールレジスタ１３８からローレ
ベルのＣ−ＣＰＵリセット信号CRESが出力され、それが
Ｃ−ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４がリセット
され、停止状態となる。

【００６４】このようなアクセラレータモードにおいて
は、図２７に示すように、Ｃ−ＣＰＵ３４によって時間
のかかるサブルーチン（たとえば、衝突判定，３Ｄ座標
演算等）を処理させることによって、Ｓ−ＣＰＵ１８は
極めて高速に全体処理を実行することができる。 (b) ミックス処理モード この場合、Ｃ−ＣＰＵ３４は、図２８のステップＳ２１
１におけるように、並列処理（別のプログラムの実行）
を行っている。そして、Ｓ−ＣＰＵ１８は、図２８のス
テップＳ１１１に示すように、データＳＤ０〜ＳＤ７に
よって、ＮＭＩベクタレジスタ１５２および１５４に、
Ｍ−ＲＯＭ２２のＮＭＩプログラムが格納されている先
頭アドレスをセットする。そして、ステップＳ１１２に
おいて、Ｃ−ＣＰＵコントロールレジスタ１４０にデー
タビットＳＤ４によって「１」をセットする。応じて、
Ｃ−ＣＰＵコントロールレジスタ１４０からハイレベル
のＣ−ＣＰＵ割り込み信号CNMIが出力され、それがＣ−
ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４にＮＭＩ割り込
み起動がかけられる。なお、Ｃ−ＣＰＵ３４はステップ
Ｓ２１２において割り込みフラグを読み込み、Ｓ−ＣＰ
Ｕ１８からＮＭＩ割り込みがあったか否かをステップＳ
２１３で検出する。Ｓ−ＣＰＵ１８からのＮＭＩ割り込
みを検出すると、Ｃ−ＣＰＵ３４は、ステップＳ２１４
において、先に説明したアクセラレータ処理を実行す
る。

【００６５】Ｃ−ＣＰＵ３４は、プログラム実行の結果
をＳ−ＣＰＵ１８に送るために、ステップＳ２１５にお
いて、Ｓ−ＣＰＵコントロールレジスタ１６２にデータ
ビットＣＤ７によって「１」をセットする。応じて、Ｓ
−ＣＰＵコントロールレジスタ１６２およびＡＮＤゲー
ト１８４からハイレベルのＳ−ＣＰＵ割り込み信号SIRQ
が出力され、それがＳ−ＣＰＵ１８に与えられ、Ｓ−Ｃ
ＰＵ１８に割り込みがかけられる。すなわち、Ｓ−ＣＰ
Ｕ１８は指定されたＭ−ＲＯＭ２２の先頭アドレスから
ＩＲＱ割り込みプログラムを実行する。

【００６６】Ｓ−ＣＰＵ１８は、ステップＳ１１６にお
いて上記ＩＲＱを検出するまで、ステップＳ１１３，Ｓ
１１４，およびＳ１１５を実行する。すなわち、Ｓ−Ｃ
ＰＵ１８はＣ−ＣＰＵ３４からのＩＲＱ割り込みを可能
にするために、まず、ステップＳ１１３において、ＩＮ
Ｔイネーブルレジスタ１４４をイネーブルする。応じ
て、このレジスタ１４４から信号CIRQENが出力され、そ
れが図１６に示すＡＮＤゲート１８４に与えられる。し
たがって、以後、このＡＮＤゲート１８４を通して、上
述のようにＣ−ＣＰＵ３４からＳ−ＣＰＵ１８にＩＲＱ
割り込みをかけることができる。そして、Ｓ−ＣＰＵ１
８は、ステップＳ１１４において本体１２内のＷ−ＲＡ
Ｍ２４に移り、Ｃ−ＣＰＵ３４からのＩＲＱ割り込みを
待つ（プログラムウェイト）。

【００６７】ステップＳ１１５でＳ−ＣＰＵ１８は割り
込みフラグを読み取り、ステップＳ１１６においてＣ−
ＣＰＵ３４からのＩＲＱを検出する。Ｓ−ＣＰＵ１８
は、ステップＳ１１７においてメインルーチンに復帰す
る。またＣ−ＣＰＵ３４は、ステップＳ２１６におい
て、先のＳ−ＣＰＵ１８からの割り込みによって中断し
た並列処理（別のプログラムの実行）を再開する。

【００６８】このようなミックス処理モードは、特に、
並列処理時、コプロセサ（Ｃ−ＣＰＵ３４）に余裕があ
り、２つのプロセサ、Ｓ−ＣＰＵ１８およびＣ−ＣＰＵ
３４の処理速度のバランスをとりたい場合や、比較的処
理頻度の高いＳ−ＣＰＵ１８側のサブルーチン（各種演
算サブルーチン，回転・拡大・縮小パラメータ算出等）
に有効である。すなわち、２つのＣＰＵで並列処理を実
行している場合であっても、Ｃ−ＣＰＵ３４をＳ−ＣＰ
Ｕ１８のアクセラレータとして起動できるため、両ＣＰ
Ｕの処理速度のバランスをとることができる。

【００６９】(c) 代行処理モード このモードでは、図３０に示すようにＣ−ＣＰＵ３４は
ステップＳ２２１で停止状態にされている。そして、ス
テップＳ１２１において、Ｓ−ＣＰＵ１８は、データＳ
Ｄ０〜ＳＤ７によって、リセットベクタレジスタ１４８
および１５０に、Ｃ−ＣＰＵ３４に実行させたいプログ
ラムの先頭アドレスをセットする。そして、ステップＳ
１２２において、Ｓ−ＣＰＵ１８は、Ｃ−ＣＰＵコント
ロールレジスタ１３８にデータビットＳＤ５によって
「１」をセットする。応じて、Ｃ−ＣＰＵコントロール
レジスタ１３８からハイレベルのＣ−ＣＰＵリセット信
号CRESが出力され、それがＣ−ＣＰＵ３４に与えられ、
Ｃ−ＣＰＵ３４のリセットが解除される。したがって、
Ｃ−ＣＰＵ３４は、図３０のステップＳ２２２において
Ｍ−ＲＯＭ２２にアクセスし、指定されたＭ−ＲＯＭ２
２の先頭アドレスからプログラムを実行する。

【００７０】その後、Ｓ−ＣＰＵ１８では、ステップＳ
１２３およびステップＳ１２４によってＤＭＡを実行す
る。このとき、Ｃ−ＣＰＵ３４はＳ−ＣＰＵ１８に代わ
ってプログラムを実行する（代行処理）。Ｃ−ＣＰＵ３
４は、プログラム実行の結果をＳ−ＣＰＵ１８に送るた
めに、ステップＳ２２３において、Ｓ−ＣＰＵコントロ
ールレジスタ１６２にデータビットＣＤ７によって
「１」をセットする。応じて、Ｓ−ＣＰＵコントロール
レジスタ１６２およびＡＮＤゲート１８４からハイレベ
ルのＳ−ＣＰＵ割り込み信号SIRQが出力され、それがＳ
−ＣＰＵ１８に与えられ、Ｓ−ＣＰＵ１８に割り込みが
かけられる。

【００７１】Ｓ−ＣＰＵ１８は、ステップＳ１２８にお
いて上記ＩＲＱを検出するまで、ステップＳ１２５，Ｓ
１２６，およびＳ１２７を実行する。すなわち、Ｓ−Ｃ
ＰＵ１８はＣ−ＣＰＵ３４からのＩＲＱ割り込みを可能
にするために、まず、ステップＳ１２５において、ＩＮ
Ｔイネーブルレジスタ１４４をイネーブルする。応じ
て、このレジスタ１４４から信号CIRQENが出力され、そ
れが図１６に示すＡＮＤゲート１８４に与えられる。し
たがって、以後、このＡＮＤゲート１８４を通して、上
述のようにＣ−ＣＰＵ３４からＳ−ＣＰＵ１８にＩＲＱ
割り込みをかけることができる。そして、Ｓ−ＣＰＵ１
８は、ステップＳ１２６において本体１２内のＷ−ＲＡ
Ｍ２４に移り、Ｃ−ＣＰＵ３４からのＩＲＱ割り込みを
待つ（プログラムウェイト）。

【００７２】ステップＳ１２７でＳ−ＣＰＵ１８は割り
込みフラグを読み取り、ステップＳ１２８においてＣ−
ＣＰＵ３４からのＩＲＱを検出し、Ｃ−ＣＰＵ３４によ
る処理結果を受け取った後、Ｓ−ＣＰＵ１８は、ステッ
プＳ１２９において、Ｃ−ＣＰＵコントロールレジスタ
１３８にデータビットＳＤ５によって「０」をセットす
る。応じて、Ｃ−ＣＰＵコントロールレジスタ１３８か
らローレベルのＣ−ＣＰＵリセット信号CRESが出力さ
れ、それがＣ−ＣＰＵ３４に与えられ、Ｃ−ＣＰＵ３４
がリセットされ、停止状態となる（ステップＳ２２
４）。

【００７３】このような代行処理モードにおいては、図
３１に示すように、Ｓ−ＣＰＵ１８はＤＭＡ時停止しい
てるため、従来であれば直列におこなっていた処理をＣ
−ＣＰＵ３４に代行させることにより、全体の処理速度
の大幅な向上が期待できる。したがって、この代行処理
モードは、たとえば、圧縮画像の展開，アニメーション
等、ＤＭＡと平行した処理を繰り返すサブルーチンに特
に効果的である。

【００７４】なお、上述の実施例ではＭ−ＲＯＭ２２，
Ｂ−ＲＡＭ３２，およびＩ−ＲＡＭ３６等のメモリのア
クセスタイムは、Ｓ−ＣＰＵ１８だけでなく、Ｃ−ＣＰ
Ｕ３４のサイクルタイムに比べても短い。すなわち、メ
モリのアクセス速度はＳ−ＣＰＵ１８やＣ−ＣＰＵ３４
の動作速度に比べて速い。しかしながら、全てのメモリ
がこの条件を充足する必要はなく、２つのＣＰＵないし
はプロセサによってアクセスされ得るメモリだけがこの
条件を満足していればよい。

【図面の簡単な説明】

【図１】従来技術の一例を簡単に示すブロック図であ
る。

【図２】従来技術の他の例を簡単に示すブロック図であ
る。

【図３】この発明の一実施例を示すブロック図である。

【図４】図３実施例のＳ−ＣＰＵからみたメモリマップ
を示す図解図である。

【図５】図３実施例のＣ−ＣＰＵからみたメモリマップ
を示す図解図である。

【図６】図３実施例におけるコプロセサを示すブロック
図である。

【図７】図３実施例におけるコプロセサの一部を詳細に
示すブロック図である。

【図８】図３実施例におけるコプロセサの他の部分を詳
細に示すブロック図である。

【図９】図７実施例におけるＭ−ＲＯＭシーケンサを詳
細に示すブロック図である。

【図１０】図９実施例によってＭ−ＲＯＭにアクセスす
る状態を示す図解図である。

【図１１】図７実施例におけるＢ−ＲＡＭシーケンサ
（Ｉ−ＲＡＭシーケンサ）を詳細に示すブロック図であ
る。

【図１２】図１１実施例によってＢ−ＲＡＭにアクセス
する状態を示す図解図である。

【図１３】図１１実施例によってＩ−ＲＡＭにアクセス
する状態を示す図解図である。

【図１４】図７実施例におけるＳＣＰＵＩＦを示すブロ
ック図である。

【図１５】図７実施例におけるＳＣＰＵＩＦの一部を詳
細に示すブロック図である。

【図１６】図７実施例におけるＳＣＰＵＩＦの他の部分
を詳細に示すブロック図である。

【図１７】図７実施例におけるクロックジェネレータを
詳細に示すブロック図である。

【図１８】図１７実施例におけるクロックジェネレータ
によって発生される各タイミング信号あるいはクロック
信号の一例を示す図解図である。

【図１９】図１７実施例におけるクロックジェネレータ
によって発生される各タイミング信号あるいはクロック
信号の他の例を示す図解図である。

【図２０】実施例においてＳ−ＣＰＵがＣ−ＣＰＵを起
動する場合の動作を示すフロー図であ。

【図２１】実施例においてＳ−ＣＰＵがＣ−ＣＰＵを停
止する場合の動作を示すフロー図であ。

【図２２】実施例においてＳ−ＣＰＵがＣ−ＣＰＵにＮ
ＭＩ割り込みをかける場合の動作を示すフロー図であ
る。

【図２３】実施例においてＳ−ＣＰＵがＣ−ＣＰＵにＩ
ＲＱ割り込みをかける場合の動作を示すフロー図であ
る。

【図２４】実施例においてＣ−ＣＰＵがＳ−ＣＰＵのＮ
ＭＩベクタを変更する場合の動作を示すフロー図であ
る。

【図２５】実施例においてＣ−ＣＰＵがＳ−ＣＰＵにＩ
ＲＱ割り込みをかける場合の動作を示すフロー図であ
る。

【図２６】実施例においてアクセラレータモードの動作
を示すフロー図である。

【図２７】図２６に従って動作するシステムの分散処理
の状態を示す図解図である。

【図２８】実施例においてミックス処理モードの動作を
示すフロー図である。

【図２９】図２８に従って動作するシステムの分散処理
の状態を示す図解図である。

【図３０】実施例において代行処理モードの動作を示す
フロー図である。

【図３１】図３０に従って動作するシステムの分散処理
の状態を示す図解図である。

【符号の説明】

１０ …ゲームシステム １２ …本体 １４ …カートリッジ １８ …Ｓ−ＣＰＵ ２２ …Ｍ−ＲＯＭ ３２ …Ｂ−ＲＡＭ ３４ …Ｃ−ＣＰＵ ３６ …Ｉ−ＲＡＭ ５４ …Ｍ−ＲＯＭシーケンサ ９８ …Ｂ−ＲＡＭシーケンサ １００…Ｉ−ＲＡＭシーケンサ １３４…ＳＣＰＵＩＦ

フロントページの続き (72)発明者 寺川 英明 兵庫県川西市中央町３番６号 株式会社ク リエイティブ・デザイン内

Claims (13)

【特許請求の範囲】
1. 【請求項１】プログラムに基づいて第１のサイクルタイ
   ムで演算処理する第１のプロセサ(18)、 前記第１のプログラムのアーキテクチュアと同じであ
   り、かつプログラムに基づいて前記第１のサイクルタイ
   ムより短い第２のサイクルタイムで演算処理する第２の
   プロセサ(34)、 前記第１のサイクルタイムの基準となる第１のクロック
   信号を前記第１のプロセサに供給する第１のクロック供
   給手段(23,25) 、 前記第２のサイクルタイムの基準となる第２のクロック
   信号を前記第２のプロセサに供給する第２のクロック供
   給手段(23,216)、 前記第２のプロセサがアクセスして高速読み出し可能で
   あり、かつ第１のプロセサおよび前記第２のプロセサに
   よって直接アクセスサイクルプログラムを格納したプロ
   グラムメモリ(22)、および前記プログラムメモリのアク
   セスタイムより長くかつ前記第１のサイクルタイムより
   短い第１の期間において前記第１のプロセサが前記プロ
   グラムメモリへ直接アクセスするのを許容し、前記第１
   のサイクルタイムと前記第１の期間との差である第２の
   期間において前記第２のプロセサが前記プログラムメモ
   リへ直接アクセスするのを許容するアクセス制御手段(3
   5,54,60,52)を備える、コプロセサシステム。
2. 【請求項２】前記アクセス制御手段は、前記第１の期間
   に前記第１のプロセサからアクセス要求(SMHIT) があっ
   たとき第１のレベルの信号を出力しかつ前記第１の期間
   に前記第１のプロセサからのアクセス要求がないとき第
   ２のレベルの信号を出力する信号出力手段(216,60)、お
   よび前記第１のレベルの信号に応答して前記第１のプロ
   セサからのアドレスを前記プログラムメモリのアドレス
   入力(MA)に与えるアドレス切換手段(52)を含む、請求項
   １記載のコプロセサシステム。
3. 【請求項３】前記アドレス切換手段は前記第２のレベル
   の信号に応答して前記第２のプロセサからのアドレスを
   前記プログラムメモリの前記アドレス入力(MA)に与え
   る、請求項２記載のコプロセサシステム。
4. 【請求項４】前記プログラムメモリから読み出したプロ
   グラムデータを前記第１のプロセサのデータバス(SD)に
   与える第１のデータラッチ(66)、および前記第１のデー
   タラッチに前記第１のクロックに応じて規定される第１
   のラッチ信号(SSYNC) を付与ータを付与する第１のラッ
   チ信号付与手段(216) を備える、請求項１ないし３のい
   ずれかに記載のコプロセサシステム。
5. 【請求項５】前記第１のラッチ信号の後縁は前記第１の
   クロックの後縁に比べて進んだ位相にある、請求項４記
   載のコプロセサシステム。
6. 【請求項６】プログラムに基づいて第１のサイクルタイ
   ムで演算処理する第１のプロセサ(18)と前記第１のサイ
   クルタイムの基準となる第１のクロック信号を前記第１
   のプロセサに供給する第１のクロック供給手段(23,25)
   とを含む情報処理装置に着脱自在に装着される補助演算
   機能付外部メモリ装置であって、 前記第１のプログラムのアーキテクチュアと同じであ
   り、かつプログラムに基づいて前記第１のサイクルタイ
   ムより短い第２のサイクルタイムで演算処理する第２の
   プロセサ(34)、 前記第２のサイクルタイムの基準となる第２のクロック
   信号を前記第２のプロセサに供給する第２のクロック供
   給手段(23,216)、 前記第２のプロセサがアクセスして高速読み出し可能で
   あり、かつ第１のプロセサおよび前記第２のプロセサに
   よって直接アクセスサイクルプログラムを格納したプロ
   グラムメモリ(22)、および前記プログラムメモリのアク
   セスタイムより長くかつ前記第１のサイクルタイムより
   短い第１の期間において前記第１のプロセサが前記プロ
   グラムメモリへ直接アクセスするのを許容し、前記第１
   のサイクルタイムと前記第１の期間との差である第２の
   期間において前記第２のプロセサが前記プログラムメモ
   リへ直接アクセスするのを許容するアクセス制御手段(3
   5,54,60,52)を備える、補助演算機能付外部メモリ装
   置。
7. 【請求項７】前記アクセス制御手段は、前記第１の期間
   に前記第１のプロセサからアクセス要求(SMHIT) があっ
   たとき第１のレベルの信号を出力しかつ前記第１の期間
   に前記第１のプロセサからのアクセス要求がないとき第
   ２のレベルの信号を出力する信号出力手段(216,60)、お
   よび前記第１のレベルの信号に応答して前記第１のプロ
   セサからのアドレスを前記プログラムメモリのアドレス
   入力(MA)に与えるアドレス切換手段(52)を含む、請求項
   １記載の補助演算機能付外部メモリ装置。
8. 【請求項８】前記アドレス切換手段は前記第２のレベル
   の信号に応答して前記第２のプロセサからのアドレスを
   前記プログラムメモリの前記アドレス入力(MA)に与え
   る、請求項２記載の補助演算機能付外部メモリ装置。
9. 【請求項９】前記プログラムメモリから読み出したプロ
   グラムデータを前記第１のプロセサのデータバス(SD)に
   与える第１のデータラッチ(66)、および前記第１のデー
   タラッチに前記第１のクロックに応じて規定される第１
   のラッチ信号(SSYNC) を付与ータを付与する第１のラッ
   チ信号付与手段(216) を備える、請求項６ないし８のい
   ずれかに記載の補助演算機能付外部メモリ装置。
10. 【請求項１０】前記第１のラッチ信号の後縁は前記第１
    のクロックの後縁に比べて進んだ位相にある、請求項９
    記載の補助演算機能付外部メモリ装置。
11. 【請求項１１】前記アクセス制御手段は、前記第２のプ
    ロセサが前記プログラムメモリに格納されているプログ
    ラムの実行を開始する際に、その開始アドレスを指定す
    るための開始アドレスレジスタを含み、 前記プログラムメモリは、前記第１のプロセサによって
    実行される第１のプログラムと前記第２のプロセサによ
    って実行される第２のプログラムを混在させて記憶し、
    さらに前記開始アドレスレジスタによって指定されるア
    ドレスから前記第２のプログラムを実行し、第２のプロ
    グラムの実行中に前記第１のプロセサからアクセスがあ
    ったときに第２のプログラムの実行を中断しかつ中断し
    たアドレスを開始アドレスレジスタにロードすることに
    より、第１のプロセサのアクセスが終了した後開始アド
    レスレジスタによって指定されるアドレスから第２のプ
    ロセサに実行させる、中断処理手段を備える、請求項６
    記載の補助演算機能付外部メモリ装置。
12. 【請求項１２】前記第２のプロセサは前記第２のプログ
    ラムの実行によって得られた処理結果を一時保持する内
    部レジスタを含み、さらに前記内部レジスタの保持した
    結果を退避するための退避メモリをさらに備え、 前記第２のプロセサの前記第２のプログラムの実行中に
    おいて、新たな第２のプログラムを実行した際に前記内
    部レジスタの保持結果を前記退避メモリに退避させ、前
    記新たな第２のプログラムの実行終了後において前記退
    避メモリに退避された結果を前記内部レジスタに復帰さ
    せることにより、再度前記第２のプログラムの実行を可
    能にした、請求項１記載載の補助演算機能付外部メモリ
    装置。
13. 【請求項１３】第１のサイクルタイムを有し、プログラ
    ムメモリにアクセスし、そのプログラムに従って動作す
    る第１のプロセサを備える情報処理装置の動作を高速化
    する方法であって、 前記第１のプロセサとプログラム互換性を有しかつ前記
    第１のサイクルタイムより短い第２のサイクルタイムを
    有する第２のプロセサを設け、 前記プログラムメモリとしてアクセスタイムが前記第２
    のサイクルタイムと等しいかより短いプログラムメモリ
    を用い、 前記第１のプロセサが前記プログラムメモリをアクセス
    するために前記第１のサイクルタイムと等しいかより長
    い時間を確保し、 前記第１のプロセサが前記プログラムメモリをアクセス
    した残り時間で前記第２のプロセサが前記プログラムメ
    モリをアクセスできるようにし、それによって前記第１
    のプロセサおよび前記第２のプロセサが実質的に同時に
    前記プログラムメモリにアクセスできるようにし、前記
    情報処理装置を高速化する方法。