JPH08148669A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000005036 potential barrier Methods 0.000 claims description 9
- 230000005684 electric field Effects 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 48
- 229910000673 Indium arsenide Inorganic materials 0.000 abstract description 40
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 abstract description 40
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 31
- 125000006850 spacer group Chemical group 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 22
- 230000005533 two-dimensional electron gas Effects 0.000 description 19
- 239000000758 substrate Substances 0.000 description 12
- 230000005641 tunneling Effects 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000005381 potential energy Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/402—Single electron transistors; Coulomb blockade transistors
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- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/68—Floating-gate IGFETs
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- H10D62/812—Single quantum well structures
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 消費電力が小さく、寿命が長く、高集積化が
可能でかつ高速動作することができる実用的な半導体装
置を提供することである。 【構成】 狭い禁止帯幅を有するアンドープのＧａＡｓ
バッファ層２上に、広い禁止帯幅を有するアンドープの
ＡｌＧａＡｓスペーサ層３および広い禁止帯幅を有する
Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５が順に形成さ
れ、ＡｌＧａＡｓスペーサ層３中にＩｎＡｓ量子箱４が
設けられる。ＩｎＡｓ量子箱４の大きさｗ１は１５０Å
程度であり、高さｈ１は４０Å程度である。所定のドレ
イン電圧を印加すると、ＧａＡｓバッファ層２中におい
てＡｌＧａＡｓスペーサー層３との界面近傍に形成され
たチャネルから電子がＩｎＡｓ量子箱４に蓄積される。
それにより、ドレイン電圧を印加しても、ドレイン電流
がほとんど流れなくなる。
可能でかつ高速動作することができる実用的な半導体装
置を提供することである。 【構成】 狭い禁止帯幅を有するアンドープのＧａＡｓ
バッファ層２上に、広い禁止帯幅を有するアンドープの
ＡｌＧａＡｓスペーサ層３および広い禁止帯幅を有する
Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５が順に形成さ
れ、ＡｌＧａＡｓスペーサ層３中にＩｎＡｓ量子箱４が
設けられる。ＩｎＡｓ量子箱４の大きさｗ１は１５０Å
程度であり、高さｈ１は４０Å程度である。所定のドレ
イン電圧を印加すると、ＧａＡｓバッファ層２中におい
てＡｌＧａＡｓスペーサー層３との界面近傍に形成され
たチャネルから電子がＩｎＡｓ量子箱４に蓄積される。
それにより、ドレイン電圧を印加しても、ドレイン電流
がほとんど流れなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ用素子またはデ
ィジタル論理回路用素子として用いられる半導体装置に
関する。
ィジタル論理回路用素子として用いられる半導体装置に
関する。
【０００２】本明細書において、量子箱とは、電子また
はホールを互いに垂直な３方向において１０００Å以下
の大きさに閉じ込める構造と定義する。
はホールを互いに垂直な３方向において１０００Å以下
の大きさに閉じ込める構造と定義する。
【０００３】
【従来の技術】図１９はＥＥＰＲＯＭ（Electrically E
rasable and Programmable Read Onlymemory ）のメモ
リセルとして用いられるフローティングゲートＭＯＳト
ランジスタの構成を示す模式的断面図である。
rasable and Programmable Read Onlymemory ）のメモ
リセルとして用いられるフローティングゲートＭＯＳト
ランジスタの構成を示す模式的断面図である。
【０００４】図１９において、ｐ型Ｓｉ基板７１の表面
に所定間隔をあけてｎ+ 層からなるソース領域７２およ
びドレイン領域７３が形成されている。ソース領域７２
とドレイン領域７３との間の領域上にトンネル酸化膜７
４を介してフローティングゲート７５が形成され、さら
に厚い酸化膜７６を介して制御ゲート７７が形成されて
いる。なお、７８は素子分離用の絶縁膜である。
に所定間隔をあけてｎ+ 層からなるソース領域７２およ
びドレイン領域７３が形成されている。ソース領域７２
とドレイン領域７３との間の領域上にトンネル酸化膜７
４を介してフローティングゲート７５が形成され、さら
に厚い酸化膜７６を介して制御ゲート７７が形成されて
いる。なお、７８は素子分離用の絶縁膜である。
【０００５】図２０の（ａ），（ｂ），（ｃ）に図１９
のフローティングゲートＭＯＳトランジスタの書き込み
時、保持状態および消去時におけるエネルギーバンド図
をそれぞれ示す。図２０において、ＥF はフェルミ準位
のエネルギーレベルを示し、ＥC は伝導帯の下端のエネ
ルギーレベルを示し、ＥV は価電子帯の上端のエネルギ
ーレベルを示す。
のフローティングゲートＭＯＳトランジスタの書き込み
時、保持状態および消去時におけるエネルギーバンド図
をそれぞれ示す。図２０において、ＥF はフェルミ準位
のエネルギーレベルを示し、ＥC は伝導帯の下端のエネ
ルギーレベルを示し、ＥV は価電子帯の上端のエネルギ
ーレベルを示す。
【０００６】ソース領域７２にはソース電位（接地電
位）ＶS が与えられ、ドレイン領域７３にはドレイン電
圧ＶD が与えられる。それにより、ソース領域７２とド
レイン領域７３との間にチャネルが形成される。
位）ＶS が与えられ、ドレイン領域７３にはドレイン電
圧ＶD が与えられる。それにより、ソース領域７２とド
レイン領域７３との間にチャネルが形成される。
【０００７】書き込み時には、制御ゲート７７に高い正
のゲート電圧ＶCGが印加される。それにより、ソース領
域７２とドレイン領域７３との間に形成されたチャネル
からフローティングゲート７５に電子がトンネル現象に
より注入される。保持状態では、フローティングゲート
７５に電子が蓄積されている。消去時には、制御ゲート
７７に負の高いゲート電圧ＶCGが印加される。それによ
り、フローティングゲート７５内の電子がソース領域７
２とドレイン領域７３との間に形成されたチャネルに放
出される。
のゲート電圧ＶCGが印加される。それにより、ソース領
域７２とドレイン領域７３との間に形成されたチャネル
からフローティングゲート７５に電子がトンネル現象に
より注入される。保持状態では、フローティングゲート
７５に電子が蓄積されている。消去時には、制御ゲート
７７に負の高いゲート電圧ＶCGが印加される。それによ
り、フローティングゲート７５内の電子がソース領域７
２とドレイン領域７３との間に形成されたチャネルに放
出される。
【０００８】このようにして、フローティングゲートＭ
ＯＳトランジスタは、書き込みおよび消去可能な不揮発
性メモリ素子として動作する。一方、最近、ＳＥＴ（Si
ngle Electron Tunneling ）現象が注目されている。こ
こで、ＳＥＴ現象について簡単に説明する。ｎ個の電子
を有する微小接合のクーロンエネルギーＵ（ｎ）は、微
小接合の容量をＣとすると、次式で表される。
ＯＳトランジスタは、書き込みおよび消去可能な不揮発
性メモリ素子として動作する。一方、最近、ＳＥＴ（Si
ngle Electron Tunneling ）現象が注目されている。こ
こで、ＳＥＴ現象について簡単に説明する。ｎ個の電子
を有する微小接合のクーロンエネルギーＵ（ｎ）は、微
小接合の容量をＣとすると、次式で表される。
【０００９】Ｕ（ｎ）＝（ｎｅ）2 ／２Ｃ …（１） ここで、ｅは単位電荷量である。式（１）から、この微
小接合に電子１個を付け加えるために必要とされるクー
ロンエネルギーΔＵは次式で与えられる。
小接合に電子１個を付け加えるために必要とされるクー
ロンエネルギーΔＵは次式で与えられる。
【００１０】 ΔＵ＝Ｕ（ｎ＋１）−Ｕ（ｎ）〜ｅ2 ／２Ｃ …（２） 一般に、トンネル接合の容量は比較的大きいので、式
（２）のクーロンエネルギーΔＵは熱エネルギーより小
さくなる。このため、電子は熱的に励起されて微小接合
をトンネリングすることができる。したがって、クーロ
ンエネルギーＵΔで電子を微小接合に付け加えても、そ
の電子はトンネリングにより微小接合から放出されてし
まう。
（２）のクーロンエネルギーΔＵは熱エネルギーより小
さくなる。このため、電子は熱的に励起されて微小接合
をトンネリングすることができる。したがって、クーロ
ンエネルギーＵΔで電子を微小接合に付け加えても、そ
の電子はトンネリングにより微小接合から放出されてし
まう。
【００１１】しかしながら、近年、微細加工技術の進展
により、１０００Å程度の微小接合を形成することが可
能になった。例えば、一辺１０００Åおよび障壁厚１０
０Åの微小接合の場合、クーロンエネルギーΔＵは１０
Ｋ程度の熱エネルギーに相当する。したがって、温度を
１０Ｋ以下に下げると、電子は微小接合を自由にトンネ
リングできなくなる。この場合、クーロンエネルギーΔ
Ｕを外部から補給するたびに微小接合に電子が１個ずつ
トンネリングにより蓄積される。現在、このようなＳＥ
Ｔ現象を利用して単一電子トランジスタなどの種々の素
子が提案および試作されている。
により、１０００Å程度の微小接合を形成することが可
能になった。例えば、一辺１０００Åおよび障壁厚１０
０Åの微小接合の場合、クーロンエネルギーΔＵは１０
Ｋ程度の熱エネルギーに相当する。したがって、温度を
１０Ｋ以下に下げると、電子は微小接合を自由にトンネ
リングできなくなる。この場合、クーロンエネルギーΔ
Ｕを外部から補給するたびに微小接合に電子が１個ずつ
トンネリングにより蓄積される。現在、このようなＳＥ
Ｔ現象を利用して単一電子トランジスタなどの種々の素
子が提案および試作されている。
【００１２】
【発明が解決しようとする課題】上記のフローティング
ゲートＭＯＳトランジスタにおいては、保持状態におい
て、フローティングゲート７５からチャネルに電子がト
ンネリングにより漏れ出ることを防ぐために、トンネル
酸化膜７４の厚さを厚くする必要がある。このために、
書き込み時および消去時に電子をトンネリングさせるた
めに高いゲート電圧ＶCGを印加する必要がある。
ゲートＭＯＳトランジスタにおいては、保持状態におい
て、フローティングゲート７５からチャネルに電子がト
ンネリングにより漏れ出ることを防ぐために、トンネル
酸化膜７４の厚さを厚くする必要がある。このために、
書き込み時および消去時に電子をトンネリングさせるた
めに高いゲート電圧ＶCGを印加する必要がある。
【００１３】この結果、消費電力が大きくなるととも
に、動作速度が遅くなる。また、高電圧印加時の高電界
によりトンネル酸化膜７４が劣化し、書き込みおよび消
去回数が小さくなる。図２１に示すように、フローティ
ングゲートＭＯＳトランジスタの書き込みおよび消去回
数は１０5 回程度である。
に、動作速度が遅くなる。また、高電圧印加時の高電界
によりトンネル酸化膜７４が劣化し、書き込みおよび消
去回数が小さくなる。図２１に示すように、フローティ
ングゲートＭＯＳトランジスタの書き込みおよび消去回
数は１０5 回程度である。
【００１４】さらに、上記のフローティングゲートＭＯ
Ｓトランジスタの動作には多数の電子が必要であるた
め、高集積化のために素子をある程度まで微細化すると
素子が動作しなくなる。一方、高集積化のためにＳＥＴ
現象を利用した種々の素子が提案および試作されている
が、製造技術上の問題、動作温度の問題等の種々の問題
があり、実用的な素子が開発されていないのが現状であ
る。
Ｓトランジスタの動作には多数の電子が必要であるた
め、高集積化のために素子をある程度まで微細化すると
素子が動作しなくなる。一方、高集積化のためにＳＥＴ
現象を利用した種々の素子が提案および試作されている
が、製造技術上の問題、動作温度の問題等の種々の問題
があり、実用的な素子が開発されていないのが現状であ
る。
【００１５】本発明の目的は、消費電力が小さく、寿命
が長く、高集積化が可能でかつ高速動作することができ
る実用的な半導体装置を提供することである。
が長く、高集積化が可能でかつ高速動作することができ
る実用的な半導体装置を提供することである。
【００１６】
（１）第１の発明（請求項１〜３） 第１の発明に係る半導体装置は、電子が走行するチャネ
ル領域の近傍にポテンシャル障壁を介して電子を蓄積す
るための量子箱が設けられたものである。
ル領域の近傍にポテンシャル障壁を介して電子を蓄積す
るための量子箱が設けられたものである。
【００１７】チャネル領域に電子を供給するための第１
および第２の電極がさらに設けられてもよい。また、チ
ャネル領域と量子箱との間に電界を発生させるための第
３の電極がさらに設けられてもよい。
および第２の電極がさらに設けられてもよい。また、チ
ャネル領域と量子箱との間に電界を発生させるための第
３の電極がさらに設けられてもよい。
【００１８】（２）第２の発明（請求項４〜６） 第２の発明に係る半導体装置は、第１の禁止帯幅（バン
ドギャップ）を有しかつ不純物ドープされた第１の半導
体と第１の禁止帯幅よりも狭い第２の禁止帯幅を有する
アンドープの第２の半導体とからなるヘテロ構造を含む
半導体装置において、第１の半導体中に電子を蓄積する
ための量子箱が設けられ、量子箱が第１の禁止帯幅より
も狭い禁止帯幅を有する半導体からなるものである。
ドギャップ）を有しかつ不純物ドープされた第１の半導
体と第１の禁止帯幅よりも狭い第２の禁止帯幅を有する
アンドープの第２の半導体とからなるヘテロ構造を含む
半導体装置において、第１の半導体中に電子を蓄積する
ための量子箱が設けられ、量子箱が第１の禁止帯幅より
も狭い禁止帯幅を有する半導体からなるものである。
【００１９】第１の半導体側から第２の半導体中のチャ
ネルに電子を供給するための第１および第２の電極がさ
らに設けられてもよい。また、第２の半導体中のチャネ
ルと量子箱との間に電界を発生させるための第３の電極
がさらに設けられてもよい。第２の半導体中のチャネル
と量子箱との間の容量が１０-16 Ｆ（ファラッド）より
も小さいと、１Ｋ以上の温度で動作可能となる。
ネルに電子を供給するための第１および第２の電極がさ
らに設けられてもよい。また、第２の半導体中のチャネ
ルと量子箱との間に電界を発生させるための第３の電極
がさらに設けられてもよい。第２の半導体中のチャネル
と量子箱との間の容量が１０-16 Ｆ（ファラッド）より
も小さいと、１Ｋ以上の温度で動作可能となる。
【００２０】第２の半導体中のチャネルに近接して第２
の禁止帯幅よりも狭い禁止帯幅を有する第３の半導体が
さらに設けられてもよい。また、第１の半導体中の量子
箱と第２の半導体との間に第１の禁止帯幅よりも広い禁
止帯幅を有する第４の半導体がさらに設けられてもよ
い。
の禁止帯幅よりも狭い禁止帯幅を有する第３の半導体が
さらに設けられてもよい。また、第１の半導体中の量子
箱と第２の半導体との間に第１の禁止帯幅よりも広い禁
止帯幅を有する第４の半導体がさらに設けられてもよ
い。
【００２１】（３）第３の発明（請求項７〜９） 第３の発明に係る半導体装置は、第１の禁止帯幅を有し
かつ不純物ドープされた第１の半導体と第１の禁止帯幅
よりも狭い第２の禁止帯幅を有するアンドープの第２の
半導体とからなるヘテロ構造を含む半導体装置におい
て、第２の半導体中に電子を蓄積するための量子箱が設
けられ、量子箱は第２の禁止帯幅よりも狭い禁止帯幅を
有する半導体からなるものである。
かつ不純物ドープされた第１の半導体と第１の禁止帯幅
よりも狭い第２の禁止帯幅を有するアンドープの第２の
半導体とからなるヘテロ構造を含む半導体装置におい
て、第２の半導体中に電子を蓄積するための量子箱が設
けられ、量子箱は第２の禁止帯幅よりも狭い禁止帯幅を
有する半導体からなるものである。
【００２２】第２の半導体の側から第２の半導体中のチ
ャネルに電子を供給するための第１および第２の電極が
さらに設けられてもよい。また、第２の半導体中のチャ
ネルと量子箱との間に電界を発生させるための第３の電
極がさらに設けられてもよい。第２の半導体中のチャネ
ルと量子箱との間の容量が１０-16 Ｆよりも小さいと、
１Ｋ以上の温度で動作可能となる。
ャネルに電子を供給するための第１および第２の電極が
さらに設けられてもよい。また、第２の半導体中のチャ
ネルと量子箱との間に電界を発生させるための第３の電
極がさらに設けられてもよい。第２の半導体中のチャネ
ルと量子箱との間の容量が１０-16 Ｆよりも小さいと、
１Ｋ以上の温度で動作可能となる。
【００２３】第２の半導体中のチャネルに近接して第２
の禁止帯幅よりも狭い禁止帯幅を有する第３の半導体が
さらに設けられてもよい。また、第２の半導体中の量子
箱とチャネルとの間に第２の禁止帯幅よりも広い禁止帯
幅を有する第４の半導体がさらに設けられてもよい。
の禁止帯幅よりも狭い禁止帯幅を有する第３の半導体が
さらに設けられてもよい。また、第２の半導体中の量子
箱とチャネルとの間に第２の禁止帯幅よりも広い禁止帯
幅を有する第４の半導体がさらに設けられてもよい。
【００２４】（４）第４の発明（請求項１０） 第４の発明に係る半導体装置は、第１の禁止帯幅を有し
かつ電子が走行するチャネルが形成される第１の半導体
上に、第１の禁止帯幅よりも広い第２の禁止帯幅を有す
る第２の半導体または絶縁体を介して、電子を蓄積する
ための量子箱が設けられ、量子箱は第１の禁止帯幅以下
の禁止帯幅を有する半導体または金属からなるものであ
る。
かつ電子が走行するチャネルが形成される第１の半導体
上に、第１の禁止帯幅よりも広い第２の禁止帯幅を有す
る第２の半導体または絶縁体を介して、電子を蓄積する
ための量子箱が設けられ、量子箱は第１の禁止帯幅以下
の禁止帯幅を有する半導体または金属からなるものであ
る。
【００２５】第１の半導体のチャネルに電子を供給する
ための第１および第２の電極がさらに設けられてもよ
い。また、第１の半導体中のチャネルと量子箱との間に
電界を発生させるための第３の電極がさらに設けられて
もよい。第１の半導体のチャネルと量子箱との間の容量
が１０-16 Ｆよりも小さいと、１Ｋ以上の温度で動作可
能となる。
ための第１および第２の電極がさらに設けられてもよ
い。また、第１の半導体中のチャネルと量子箱との間に
電界を発生させるための第３の電極がさらに設けられて
もよい。第１の半導体のチャネルと量子箱との間の容量
が１０-16 Ｆよりも小さいと、１Ｋ以上の温度で動作可
能となる。
【００２６】
【作用】第１の発明に係る半導体装置においては、量子
箱とチャネルとの間の接合容量が極めて小さいので、量
子箱に電子を蓄積するためのクーロンエネルギーは温度
のエネルギーよりも大きくなる。そのため、量子箱に電
子を蓄積するためには外部からのエネルギーが必要とな
る。量子箱に電子が蓄積されると、量子箱の内部ポテン
シャルエネルギーが増大し、電子が量子箱に安定に蓄積
され、トンネリングによる電子の放出が阻止される。
箱とチャネルとの間の接合容量が極めて小さいので、量
子箱に電子を蓄積するためのクーロンエネルギーは温度
のエネルギーよりも大きくなる。そのため、量子箱に電
子を蓄積するためには外部からのエネルギーが必要とな
る。量子箱に電子が蓄積されると、量子箱の内部ポテン
シャルエネルギーが増大し、電子が量子箱に安定に蓄積
され、トンネリングによる電子の放出が阻止される。
【００２７】量子箱に電子が蓄積されていないときに
は、チャネル内を電子が自由に走行することができる。
一方、量子箱に電子が蓄積されると、チャネル内の電子
の一部が量子箱内に移動することによりチャネルの電子
濃度が減少し、またチャネル内の電子が量子箱内の電子
によりラザフォード散乱を受けることにより電子がチャ
ネル内を自由に走行できなくなるため、チャネルが高抵
抗化する。。したがって、この半導体装置は、メモリ用
素子またはディジタル論理回路用素子として用いること
ができる。
は、チャネル内を電子が自由に走行することができる。
一方、量子箱に電子が蓄積されると、チャネル内の電子
の一部が量子箱内に移動することによりチャネルの電子
濃度が減少し、またチャネル内の電子が量子箱内の電子
によりラザフォード散乱を受けることにより電子がチャ
ネル内を自由に走行できなくなるため、チャネルが高抵
抗化する。。したがって、この半導体装置は、メモリ用
素子またはディジタル論理回路用素子として用いること
ができる。
【００２８】量子箱に一旦電子が注入されると、内部ポ
テンシャルエネルギーの増大により、電子が量子箱に安
定に蓄積されるので、厚いポテンシャル障壁は必要な
い。そのため、低い電圧でチャネルから量子箱に電子を
注入することができる。その結果、消費電力が小さく、
かつ寿命が長くなる。また、量子箱とチャネルとの間の
接合容量が極めて小さいので、高速動作が可能となる。
さらに、構造が簡単であるので高集積化が容易であり、
量子箱に少なくとも１つの電子を蓄積できればよいので
原理的にはかなりの微細化が可能となる。
テンシャルエネルギーの増大により、電子が量子箱に安
定に蓄積されるので、厚いポテンシャル障壁は必要な
い。そのため、低い電圧でチャネルから量子箱に電子を
注入することができる。その結果、消費電力が小さく、
かつ寿命が長くなる。また、量子箱とチャネルとの間の
接合容量が極めて小さいので、高速動作が可能となる。
さらに、構造が簡単であるので高集積化が容易であり、
量子箱に少なくとも１つの電子を蓄積できればよいので
原理的にはかなりの微細化が可能となる。
【００２９】ここで、この半導体装置が温度Ｔ［Ｋ］で
動作する条件は次式の通りである。 ΔＵ＝ｅ2 ／２Ｃ ＞ｋＴ したがって、量子箱の大きさを小さくして量子箱とチャ
ネルとの間の接合容量Ｃを小さくすることにより、室温
動作が可能となる。例えば、Ｔ＝３００［Ｋ］の場合、
Ｃ＜〜３×１０-18 ［Ｆ］である。
動作する条件は次式の通りである。 ΔＵ＝ｅ2 ／２Ｃ ＞ｋＴ したがって、量子箱の大きさを小さくして量子箱とチャ
ネルとの間の接合容量Ｃを小さくすることにより、室温
動作が可能となる。例えば、Ｔ＝３００［Ｋ］の場合、
Ｃ＜〜３×１０-18 ［Ｆ］である。
【００３０】第２の発明に係る半導体装置は、第１の発
明を変調ドープ型の半導体装置に適用したものであり、
特に、広い禁止帯幅を有する第１の半導体中に量子箱が
設けられている。
明を変調ドープ型の半導体装置に適用したものであり、
特に、広い禁止帯幅を有する第１の半導体中に量子箱が
設けられている。
【００３１】第３の発明に係る半導体装置は、第１の発
明を変調ドープ型の半導体装置に適用したものであり、
特に、狭い禁止帯幅を有する第２の半導体中に量子箱が
設けられている。
明を変調ドープ型の半導体装置に適用したものであり、
特に、狭い禁止帯幅を有する第２の半導体中に量子箱が
設けられている。
【００３２】第４の発明に係る半導体装置は、第１の発
明をＭＯＳ系の半導体装置に適用したものであり、特
に、第１の半導体上に広い禁止帯幅を有する半導体また
は絶縁体を介して量子箱が設けられている。
明をＭＯＳ系の半導体装置に適用したものであり、特
に、第１の半導体上に広い禁止帯幅を有する半導体また
は絶縁体を介して量子箱が設けられている。
【００３３】第１〜第４の発明に係る半導体装置におい
て、第１および第２の電極が設けられた場合、第１の電
極と第２の電極との間に低い電圧を印加することによ
り、第２の半導体中のチャネルから量子箱に電子を注入
することができ、光の照射により量子箱から第２の半導
体中のチャネルに電子を放出することができる。
て、第１および第２の電極が設けられた場合、第１の電
極と第２の電極との間に低い電圧を印加することによ
り、第２の半導体中のチャネルから量子箱に電子を注入
することができ、光の照射により量子箱から第２の半導
体中のチャネルに電子を放出することができる。
【００３４】第１〜第４の発明に係る半導体装置におい
て、第３の電極が設けられた場合、第３の電極に低い正
電圧を印加することによりチャネルから量子箱に電子を
注入することができ、第３の電極に低い逆電圧を印加す
ることにより、量子箱からチャネルに電子を放出するこ
とができる。
て、第３の電極が設けられた場合、第３の電極に低い正
電圧を印加することによりチャネルから量子箱に電子を
注入することができ、第３の電極に低い逆電圧を印加す
ることにより、量子箱からチャネルに電子を放出するこ
とができる。
【００３５】特に、第２および第３の発明に係る半導体
装置において、第２の半導体中のチャネルに近接して狭
い禁止帯幅を有する第３の半導体が設けられた場合に
は、チャネルの電子濃度が増大し、チャネルの抵抗が低
減される。また、量子箱とチャネルとの間の距離を実質
的に長くする効果が得られ、量子箱とチャネルとの間の
接合容量がさらに低減される。
装置において、第２の半導体中のチャネルに近接して狭
い禁止帯幅を有する第３の半導体が設けられた場合に
は、チャネルの電子濃度が増大し、チャネルの抵抗が低
減される。また、量子箱とチャネルとの間の距離を実質
的に長くする効果が得られ、量子箱とチャネルとの間の
接合容量がさらに低減される。
【００３６】また、第２および第３の発明に係る半導体
装置において、チャネルと量子箱との間に広い禁止帯幅
を有する第４の半導体が設けられた場合には、チャネル
から量子箱への電子の滲み出しが防止される。
装置において、チャネルと量子箱との間に広い禁止帯幅
を有する第４の半導体が設けられた場合には、チャネル
から量子箱への電子の滲み出しが防止される。
【００３７】
（１）第１の実施例（第１および第２の発明） 図１は第１の実施例による変調ドープ型半導体装置の構
造を示す模式的断面図である。
造を示す模式的断面図である。
【００３８】図１において、ＧａＡｓ基板１上に、厚さ
８０００ÅのアンドープのＧａＡｓバッファ層２および
厚さ１９０ÅのアンドープのＡｌＧａＡｓスペーサ層３
が順に形成されている。ＡｌＧａＡｓスペーサ層３内に
は、ＩｎＡｓ量子箱４が形成されている。ＩｎＡｓ量子
箱４の大きさｗ１は１５０Å程度であり、高さｈ１は４
０Å程度である。また、ＩｎＡｓ量子箱４とＧａＡｓバ
ッファ層２との間の距離ｄ１は１５０Åである。ＩｎＡ
ｓ量子箱４の数は少なくとも１個である。
８０００ÅのアンドープのＧａＡｓバッファ層２および
厚さ１９０ÅのアンドープのＡｌＧａＡｓスペーサ層３
が順に形成されている。ＡｌＧａＡｓスペーサ層３内に
は、ＩｎＡｓ量子箱４が形成されている。ＩｎＡｓ量子
箱４の大きさｗ１は１５０Å程度であり、高さｈ１は４
０Å程度である。また、ＩｎＡｓ量子箱４とＧａＡｓバ
ッファ層２との間の距離ｄ１は１５０Åである。ＩｎＡ
ｓ量子箱４の数は少なくとも１個である。
【００３９】ＩｎＡｓ量子箱の作製には、例えば、分子
線エピタキシャル成長法（ＭＢＥ法）を用いてＧａＡｓ
層またはＡｌＧａＡｓ層上にＩｎＡｓを２単原子層（モ
ノレーヤ）以上を供給すると大きさ１５０Å、高さ４０
Å程度のドットが自己組織的に形成されることを用い
る。
線エピタキシャル成長法（ＭＢＥ法）を用いてＧａＡｓ
層またはＡｌＧａＡｓ層上にＩｎＡｓを２単原子層（モ
ノレーヤ）以上を供給すると大きさ１５０Å、高さ４０
Å程度のドットが自己組織的に形成されることを用い
る。
【００４０】ＡｌＧａＡｓスペーサ層３上には、厚さ２
５０ÅのＮ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５および
厚さ１００Åのｎ−ＧａＡｓキャップ層６が順に形成さ
れている。ここで、“ｎ”は狭い禁止帯を有するｎ型の
半導体を意味し、“Ｎ”は広い禁止帯を有するｎ型の半
導体を意味する。Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層
５およびｎ−ＧａＡｓキャップ層６には、それぞれ濃度
２×１０18ｃｍ-3のＳｉ等のドナーがドーピングされて
いる。
５０ÅのＮ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５および
厚さ１００Åのｎ−ＧａＡｓキャップ層６が順に形成さ
れている。ここで、“ｎ”は狭い禁止帯を有するｎ型の
半導体を意味し、“Ｎ”は広い禁止帯を有するｎ型の半
導体を意味する。Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層
５およびｎ−ＧａＡｓキャップ層６には、それぞれ濃度
２×１０18ｃｍ-3のＳｉ等のドナーがドーピングされて
いる。
【００４１】ＧａＡｓバッファ層２中において、ＡｌＧ
ａＡｓスペーサ層３との界面近傍にチャネルとして働く
２次元電子ガス１０が存在する。ｎ−ＧａＡｓキャップ
層６上には、所定間隔をおいてソース電極７およびドレ
イン電極８が形成され、ソース電極７とドレイン電極８
との間にゲート電極９が形成されている。
ａＡｓスペーサ層３との界面近傍にチャネルとして働く
２次元電子ガス１０が存在する。ｎ−ＧａＡｓキャップ
層６上には、所定間隔をおいてソース電極７およびドレ
イン電極８が形成され、ソース電極７とドレイン電極８
との間にゲート電極９が形成されている。
【００４２】図２は図１の半導体装置の消去時および書
き込み時におけるエネルギーバンド図である。図２に示
すように、ＡｌＧａＡｓスペーサ層３およびＮ−Ａｌ
0.22Ｇａ0.78Ａｓ電子供給層５が広い禁止帯幅を有する
第１の半導体Ｘに相当し、ＧａＡｓバッファ層２が狭い
禁止帯幅を有する第２の半導体Ｙに相当し、第１の半導
体Ｘ中にＩｎＡｓ量子箱４が形成されている。ＧａＡｓ
バッファ層２中のＡｌＧａＡｓスペーサ層３との界面近
傍には２次元電子ガス（２ＤＥＧ）の量子準位が形成さ
れ、ＩｎＡｓ量子箱４中には０次元電子（０ＤＥ）の量
子準位が形成されている。
き込み時におけるエネルギーバンド図である。図２に示
すように、ＡｌＧａＡｓスペーサ層３およびＮ−Ａｌ
0.22Ｇａ0.78Ａｓ電子供給層５が広い禁止帯幅を有する
第１の半導体Ｘに相当し、ＧａＡｓバッファ層２が狭い
禁止帯幅を有する第２の半導体Ｙに相当し、第１の半導
体Ｘ中にＩｎＡｓ量子箱４が形成されている。ＧａＡｓ
バッファ層２中のＡｌＧａＡｓスペーサ層３との界面近
傍には２次元電子ガス（２ＤＥＧ）の量子準位が形成さ
れ、ＩｎＡｓ量子箱４中には０次元電子（０ＤＥ）の量
子準位が形成されている。
【００４３】図２の（ａ）に示すように、消去時には、
２次元電子ガス（２ＤＥＧ）の量子準位に２次元電子ガ
ス１０が存在する。書き込み時には、ソース電極７とド
レイン電極８との間に１Ｖ程度の電圧を印加するか、ま
たはゲート電極９に０．８Ｖ以下の正電圧を印加する。
すると、電子のエネルギーがＩｎＡｓ量子箱４に電子を
蓄積するために必要なクーロンエネルギーよりも大きく
なり、２次元電子ガス（２ＤＥＧ）の量子準位からトン
ネリングにより電子がＩｎＡｓ量子箱４に注入される。
２次元電子ガス（２ＤＥＧ）の量子準位に２次元電子ガ
ス１０が存在する。書き込み時には、ソース電極７とド
レイン電極８との間に１Ｖ程度の電圧を印加するか、ま
たはゲート電極９に０．８Ｖ以下の正電圧を印加する。
すると、電子のエネルギーがＩｎＡｓ量子箱４に電子を
蓄積するために必要なクーロンエネルギーよりも大きく
なり、２次元電子ガス（２ＤＥＧ）の量子準位からトン
ネリングにより電子がＩｎＡｓ量子箱４に注入される。
【００４４】それにより、図２の（ｂ）に示すように、
０次元電子（０ＤＥ）の量子準位に電子１１が蓄積さ
れ、ＩｎＡｓ量子箱４の内部ポテンシャルエネルギーが
ΔＥ増大する。その結果、電子がＩｎＡｓ量子箱４内に
安定に蓄積される。この場合、ＧａＡｓバッファ層２中
のチャネル内の電子がＩｎＡｓ量子箱４内の電子により
ラザフォード散乱を受け、かつ電子の一部がＩｎＡｓ量
子箱４に移動してチャネルの電子が減少するため、チャ
ネルの抵抗が４倍程度に増大する。
０次元電子（０ＤＥ）の量子準位に電子１１が蓄積さ
れ、ＩｎＡｓ量子箱４の内部ポテンシャルエネルギーが
ΔＥ増大する。その結果、電子がＩｎＡｓ量子箱４内に
安定に蓄積される。この場合、ＧａＡｓバッファ層２中
のチャネル内の電子がＩｎＡｓ量子箱４内の電子により
ラザフォード散乱を受け、かつ電子の一部がＩｎＡｓ量
子箱４に移動してチャネルの電子が減少するため、チャ
ネルの抵抗が４倍程度に増大する。
【００４５】図３はゲート電極９を用いない場合におけ
る図１の半導体装置の静特性を示す図である。ソース電
極７を接地電位に設定し、ドレイン電極８にドレイン電
圧Ｖ D を印加すると、ソース電極７からＧａＡｓバッフ
ァ層２内のチャネルを通ってドレイン電極８にドレイン
ＩD が流れる。
る図１の半導体装置の静特性を示す図である。ソース電
極７を接地電位に設定し、ドレイン電極８にドレイン電
圧Ｖ D を印加すると、ソース電極７からＧａＡｓバッフ
ァ層２内のチャネルを通ってドレイン電極８にドレイン
ＩD が流れる。
【００４６】図３に示すように、ドレイン電圧ＶD を増
加させると、ドレイン電流ＩD も増加し、あるドレイン
電圧における点Ｂで急速に減少して点Ｃに達する。これ
により、書き込み状態となり、ドレイン電流ＩD は点Ａ
から点Ｃまでの特性を示す。そのため、ドレイン電圧Ｖ
D を加えてもドレイン電流ＩD はほとんど流れない。そ
の後、光を照射すると、ドレイン電流ＩD は点Ａから点
Ｂまでの特性に戻り、消去状態になる。
加させると、ドレイン電流ＩD も増加し、あるドレイン
電圧における点Ｂで急速に減少して点Ｃに達する。これ
により、書き込み状態となり、ドレイン電流ＩD は点Ａ
から点Ｃまでの特性を示す。そのため、ドレイン電圧Ｖ
D を加えてもドレイン電流ＩD はほとんど流れない。そ
の後、光を照射すると、ドレイン電流ＩD は点Ａから点
Ｂまでの特性に戻り、消去状態になる。
【００４７】図４はゲート電極９を用いた場合における
図１の半導体装置の静特性を示す図である。図４に示す
ように、ゲート電極９に０．８Ｖ以下の低い正のゲート
電圧ＶG を印加すると、ドレイン電流ＩD は線Ｆの特性
を示し、ドレイン電圧ＶD を与えてもドレイン電流ＩD
がほとんど流れず、書き込み状態となる。ゲート電極９
に負のゲート電圧ＶG を印加すると、ドレイン電流ＩD
は線Ｇの特性を示し、ドレイン電圧ＶD の増加とともに
ドレイン電流ＩD が増加し、消去状態となる。
図１の半導体装置の静特性を示す図である。図４に示す
ように、ゲート電極９に０．８Ｖ以下の低い正のゲート
電圧ＶG を印加すると、ドレイン電流ＩD は線Ｆの特性
を示し、ドレイン電圧ＶD を与えてもドレイン電流ＩD
がほとんど流れず、書き込み状態となる。ゲート電極９
に負のゲート電圧ＶG を印加すると、ドレイン電流ＩD
は線Ｇの特性を示し、ドレイン電圧ＶD の増加とともに
ドレイン電流ＩD が増加し、消去状態となる。
【００４８】このように、第１の実施例の半導体装置
は、不揮発性メモリ素子として動作する。 （２）第２の実施例（第１および第２の発明） 図５は第２の実施例による変調ドープ型半導体装置の主
要部の構造を示す模式的断面図である。なお、図５にお
いては、図１におけるｎ−ＧａＡｓキャップ層６、ソー
ス電極７、ドレイン電極８およびゲート電極９は図示し
ていない。
は、不揮発性メモリ素子として動作する。 （２）第２の実施例（第１および第２の発明） 図５は第２の実施例による変調ドープ型半導体装置の主
要部の構造を示す模式的断面図である。なお、図５にお
いては、図１におけるｎ−ＧａＡｓキャップ層６、ソー
ス電極７、ドレイン電極８およびゲート電極９は図示し
ていない。
【００４９】ＧａＡｓ基板１上に、厚さ８０００Åのア
ンドープのＧａＡｓバッファ層２ａ、厚さ１５０Åのア
ンドープのＩｎ0.15Ｇａ0.85Ａｓ層１２、および厚さ１
００ÅのアンドープのＧａＡｓバッファ層２ｂが順に形
成されている。さらに、ＧａＡｓバッファ層２ｂ上に、
厚さ９０ÅのアンドープのＡｌＧａＡｓスペーサ層４が
形成され、ＡｌＧａＡｓスペーサ層４中にＩｎＡｓ量子
箱４が形成されている。ＩｎＡｓ量子箱４の大きさは１
５０Å程度であり、高さは４０Å程度である。また、Ｉ
ｎＡｓ量子箱４とＧａＡｓバッファ層２ｂとの間の距離
ｄ２は５０Åである。ＡｌＧａＡｓスペーサ層３上には
厚さ３００ÅのＮ−ＡｌＧａＡｓ電子供給層５が形成さ
れている。
ンドープのＧａＡｓバッファ層２ａ、厚さ１５０Åのア
ンドープのＩｎ0.15Ｇａ0.85Ａｓ層１２、および厚さ１
００ÅのアンドープのＧａＡｓバッファ層２ｂが順に形
成されている。さらに、ＧａＡｓバッファ層２ｂ上に、
厚さ９０ÅのアンドープのＡｌＧａＡｓスペーサ層４が
形成され、ＡｌＧａＡｓスペーサ層４中にＩｎＡｓ量子
箱４が形成されている。ＩｎＡｓ量子箱４の大きさは１
５０Å程度であり、高さは４０Å程度である。また、Ｉ
ｎＡｓ量子箱４とＧａＡｓバッファ層２ｂとの間の距離
ｄ２は５０Åである。ＡｌＧａＡｓスペーサ層３上には
厚さ３００ÅのＮ−ＡｌＧａＡｓ電子供給層５が形成さ
れている。
【００５０】図６は図５の半導体装置の消去時における
エネルギーバンド図である。図６に示すように、ＡｌＧ
ａＡｓスペーサ層３およびＮ−ＡｌＧａＡｓ電子供給層
５が広い禁止帯幅を有する第１の半導体Ｘに相当し、Ｇ
ａＡｓバッファ層２ａ，２ｂが狭い禁止帯幅を有する第
２の半導体Ｙに相当し、第１の半導体Ｘ中にＩｎＡｓ量
子箱４が形成されている。また、第２の半導体Ｙ中に、
第２の半導体Ｙよりも狭い禁止帯幅を有するＩｎ0.15Ｇ
ａ0.85Ａｓ層１２が形成されている。
エネルギーバンド図である。図６に示すように、ＡｌＧ
ａＡｓスペーサ層３およびＮ−ＡｌＧａＡｓ電子供給層
５が広い禁止帯幅を有する第１の半導体Ｘに相当し、Ｇ
ａＡｓバッファ層２ａ，２ｂが狭い禁止帯幅を有する第
２の半導体Ｙに相当し、第１の半導体Ｘ中にＩｎＡｓ量
子箱４が形成されている。また、第２の半導体Ｙ中に、
第２の半導体Ｙよりも狭い禁止帯幅を有するＩｎ0.15Ｇ
ａ0.85Ａｓ層１２が形成されている。
【００５１】それにより、第２の半導体Ｙ中に井戸１５
が形成され、２次元電子ガス１０が井戸１５内にも広が
ることになる。その結果、２次元電子ガス１０により形
成されるチャネルとＩｎＡｓ量子箱４との間の距離が長
くなり、ＩｎＡｓ量子箱４とチャネルとの間の接合容量
が小さくなる。したがって、ＩｎＡｓ量子箱４とＧａＡ
ｓバッファ層２ｂとの間の距離を短くすることができ
る。
が形成され、２次元電子ガス１０が井戸１５内にも広が
ることになる。その結果、２次元電子ガス１０により形
成されるチャネルとＩｎＡｓ量子箱４との間の距離が長
くなり、ＩｎＡｓ量子箱４とチャネルとの間の接合容量
が小さくなる。したがって、ＩｎＡｓ量子箱４とＧａＡ
ｓバッファ層２ｂとの間の距離を短くすることができ
る。
【００５２】また、２次元電子ガス１０が井戸１５内に
広がることによりチャネルに蓄積される電子の濃度が増
大し、チャネルの抵抗が低減される。それにより、チャ
ネルを流れる電流が増加するため、電流のオン／オフ比
（論理振幅）を大きくすることができ、論理設計が容易
になる。
広がることによりチャネルに蓄積される電子の濃度が増
大し、チャネルの抵抗が低減される。それにより、チャ
ネルを流れる電流が増加するため、電流のオン／オフ比
（論理振幅）を大きくすることができ、論理設計が容易
になる。
【００５３】なお、第２の半導体Ｙにおいて、破線Ｌ１
で示すように、禁止帯幅をグレーディッドに変化させて
も、同様の効果が得られる。 （３）第３の実施例（第１および第２の発明） 図７は第３の実施例による変調ドープ型半導体装置の主
要部の構造を示す模式的断面図である。なお、図７にお
いても、図１におけるｎ−ＧａＡｓキャップ層６、ソー
ス電極７、ドレイン電極８およびゲート電極９は図示し
ていない。
で示すように、禁止帯幅をグレーディッドに変化させて
も、同様の効果が得られる。 （３）第３の実施例（第１および第２の発明） 図７は第３の実施例による変調ドープ型半導体装置の主
要部の構造を示す模式的断面図である。なお、図７にお
いても、図１におけるｎ−ＧａＡｓキャップ層６、ソー
ス電極７、ドレイン電極８およびゲート電極９は図示し
ていない。
【００５４】図７において、ＧａＡｓ基板１上に、厚さ
８０００ÅのアンドープのＧａＡｓバッファ層２、およ
び厚さ１５０ÅのアンドープのＡｌＡｓ層１３が順に形
成されている。ＧａＡｓ層１３上に、厚さ４０Åのアン
ドープのＡｌＧａＡｓスペーサ層３が形成され、ＡｌＧ
ａＡｓスペーサ層３中にＩｎＡｓ量子箱４が形成されて
いる。ＩｎＡｓ量子箱４の大きさは１５０Å程度であ
り、高さは４０Å程度である。ＡｌＧａＡｓスペーサ層
３上には厚さ３００ÅのＮ−ＡｌＧａＡｓ電子供給層５
が形成されている。
８０００ÅのアンドープのＧａＡｓバッファ層２、およ
び厚さ１５０ÅのアンドープのＡｌＡｓ層１３が順に形
成されている。ＧａＡｓ層１３上に、厚さ４０Åのアン
ドープのＡｌＧａＡｓスペーサ層３が形成され、ＡｌＧ
ａＡｓスペーサ層３中にＩｎＡｓ量子箱４が形成されて
いる。ＩｎＡｓ量子箱４の大きさは１５０Å程度であ
り、高さは４０Å程度である。ＡｌＧａＡｓスペーサ層
３上には厚さ３００ÅのＮ−ＡｌＧａＡｓ電子供給層５
が形成されている。
【００５５】図８に図７の半導体装置の消去時における
エネルギーバンド図を示す。図８に示すように、Ｎ−Ａ
ｌＧａＡｓ電子供給層５が広い禁止帯幅を有する第１の
半導体Ｘに相当し、ＧａＡｓバッファ層２が狭い禁止帯
幅を有する第２の半導体Ｙに相当し、第１の半導体Ｘ中
にＩｎＡｓ量子箱４が形成されている。また、第１の半
導体Ｘ中において、第２の半導体Ｙ側の界面とＩｎＡｓ
量子箱４との間に第１の半導体Ｘよりも広い禁止帯幅を
有するＡｌＡｓ層１３が形成されている。
エネルギーバンド図を示す。図８に示すように、Ｎ−Ａ
ｌＧａＡｓ電子供給層５が広い禁止帯幅を有する第１の
半導体Ｘに相当し、ＧａＡｓバッファ層２が狭い禁止帯
幅を有する第２の半導体Ｙに相当し、第１の半導体Ｘ中
にＩｎＡｓ量子箱４が形成されている。また、第１の半
導体Ｘ中において、第２の半導体Ｙ側の界面とＩｎＡｓ
量子箱４との間に第１の半導体Ｘよりも広い禁止帯幅を
有するＡｌＡｓ層１３が形成されている。
【００５６】それにより、２次元電子ガス（２ＤＥＧ）
の量子準位と０次元電子（０ＤＥ）の量子準位との間に
障壁１６が形成され、２次元電子ガス１０により形成さ
れるチャネルからＩｎＡｓ量子箱４への電子の滲み出し
が防止される。
の量子準位と０次元電子（０ＤＥ）の量子準位との間に
障壁１６が形成され、２次元電子ガス１０により形成さ
れるチャネルからＩｎＡｓ量子箱４への電子の滲み出し
が防止される。
【００５７】（４）第４の実施例（第１および第３の発
明） 図９は第４の実施例による変調ドープ型半導体装置の主
要部の構造を示す模式的断面図である。なお、図９にお
いても、図１におけるｎ−ＧａＡｓキャップ層６、ソー
ス電極７、ドレイン電極８およびゲート電極９は図示し
ていない。
明） 図９は第４の実施例による変調ドープ型半導体装置の主
要部の構造を示す模式的断面図である。なお、図９にお
いても、図１におけるｎ−ＧａＡｓキャップ層６、ソー
ス電極７、ドレイン電極８およびゲート電極９は図示し
ていない。
【００５８】図９において、ＧａＡｓ基板２１上に、厚
さ８０００ÅのアンドープのＧａＡｓバッファ層２２、
厚さ５００ÅのアンドープのＡｌＧａＡｓ層２３、およ
び厚さ３００ÅのＮ−ＡｌＧａＡｓ電子供給層２４が順
に形成されている。Ｎ−ＡｌＧａＡｓ電子供給層２４に
は、濃度２×１０18ｃｍ-3のドナーがドーピングされて
いる。
さ８０００ÅのアンドープのＧａＡｓバッファ層２２、
厚さ５００ÅのアンドープのＡｌＧａＡｓ層２３、およ
び厚さ３００ÅのＮ−ＡｌＧａＡｓ電子供給層２４が順
に形成されている。Ｎ−ＡｌＧａＡｓ電子供給層２４に
は、濃度２×１０18ｃｍ-3のドナーがドーピングされて
いる。
【００５９】Ｎ−ＡｌＧａＡｓ電子供給層２４上には、
厚さ２０ÅのアンドープのＡｌ0.22Ｇａ0.78Ａｓ層２
５、および厚さ５００ÅのアンドープのＧａＡｓチャネ
ル層２６が順に形成され、ＧａＡｓチャネル層２６中に
ＩｎＡｓ量子箱２７が形成されている。ＩｎＡｓ量子箱
２７の大きさは１５０Å程度であり、高さは４０Å程度
である。また、ＩｎＡｓ量子箱２７とＡｌ0.22Ｇａ0.78
Ａｓ層２５との間の距離ｄ３は２００Åである。
厚さ２０ÅのアンドープのＡｌ0.22Ｇａ0.78Ａｓ層２
５、および厚さ５００ÅのアンドープのＧａＡｓチャネ
ル層２６が順に形成され、ＧａＡｓチャネル層２６中に
ＩｎＡｓ量子箱２７が形成されている。ＩｎＡｓ量子箱
２７の大きさは１５０Å程度であり、高さは４０Å程度
である。また、ＩｎＡｓ量子箱２７とＡｌ0.22Ｇａ0.78
Ａｓ層２５との間の距離ｄ３は２００Åである。
【００６０】ＧａＡｓチャネル層２６中において、Ａｌ
0.22Ｇａ0.78Ａｓ層２５との界面近傍にチャネルとして
働く２次元電子ガス２８が存在する。図１０は図９の半
導体装置の消去時におけるエネルギーバンド図である。
0.22Ｇａ0.78Ａｓ層２５との界面近傍にチャネルとして
働く２次元電子ガス２８が存在する。図１０は図９の半
導体装置の消去時におけるエネルギーバンド図である。
【００６１】図１０に示すように、Ｎ−ＡｌＧａＡｓ電
子供給層２４およびＡｌ0.22Ｇａ0. 78Ａｓ層２５が広い
禁止帯幅を有する第１の半導体Ｘに相当し、ＧａＡｓチ
ャネル層２６が狭い禁止帯幅を有する第２の半導体Ｙに
相当し、第２の半導体Ｙ中にＩｎＡｓ量子箱２７が形成
されている。第２の半導体Ｙ中における第１の半導体Ｘ
との界面近傍に２次元電子ガス（２ＤＥＧ）の量子準位
が存在し、ＩｎＡｓ量子箱２７中に０次元電子（０Ｄ
Ｅ）の量子準位が存在する。
子供給層２４およびＡｌ0.22Ｇａ0. 78Ａｓ層２５が広い
禁止帯幅を有する第１の半導体Ｘに相当し、ＧａＡｓチ
ャネル層２６が狭い禁止帯幅を有する第２の半導体Ｙに
相当し、第２の半導体Ｙ中にＩｎＡｓ量子箱２７が形成
されている。第２の半導体Ｙ中における第１の半導体Ｘ
との界面近傍に２次元電子ガス（２ＤＥＧ）の量子準位
が存在し、ＩｎＡｓ量子箱２７中に０次元電子（０Ｄ
Ｅ）の量子準位が存在する。
【００６２】消去時においては、２次元電子ガス（２Ｄ
ＥＧ）の量子準位に２次元電子ガス２８が蓄積されてい
る。書き込み時には、２次元電子ガス（２ＤＥＧ）の量
子準位からトンネリングにより電子がＩｎＡｓ量子箱２
７に注入される。
ＥＧ）の量子準位に２次元電子ガス２８が蓄積されてい
る。書き込み時には、２次元電子ガス（２ＤＥＧ）の量
子準位からトンネリングにより電子がＩｎＡｓ量子箱２
７に注入される。
【００６３】（５）第５の実施例（第１および第３の発
明） 図１１は第５の実施例による変調ドープ型半導体装置の
消去時におけるエネルギーバンド図である。本実施例の
半導体装置は、次の点を除いて第４の実施例の半導体装
置と同じ構造を有する。
明） 図１１は第５の実施例による変調ドープ型半導体装置の
消去時におけるエネルギーバンド図である。本実施例の
半導体装置は、次の点を除いて第４の実施例の半導体装
置と同じ構造を有する。
【００６４】図１１に示すように、Ｎ−ＡｌＧａＡｓ電
子供給層２４およびＡｌ0.22Ｇａ0. 78Ａｓ層２５が広い
禁止帯幅を有する第１の半導体Ｘに相当し、ＧａＡｓチ
ャネル層２６ａ，２６ｂが狭い禁止帯幅を有する第２の
半導体Ｙに相当し、第２の半導体Ｙ中にＩｎＡｓ量子箱
２７が設けられている。また、第２の半導体Ｙ中におい
て、第１の半導体Ｘ側の界面とＩｎＡｓ量子箱２７との
間に第２の半導体Ｙよりも狭い禁止帯幅を有するＩｎ
0.15Ｇａ0.85Ａｓ層２９が設けられている。
子供給層２４およびＡｌ0.22Ｇａ0. 78Ａｓ層２５が広い
禁止帯幅を有する第１の半導体Ｘに相当し、ＧａＡｓチ
ャネル層２６ａ，２６ｂが狭い禁止帯幅を有する第２の
半導体Ｙに相当し、第２の半導体Ｙ中にＩｎＡｓ量子箱
２７が設けられている。また、第２の半導体Ｙ中におい
て、第１の半導体Ｘ側の界面とＩｎＡｓ量子箱２７との
間に第２の半導体Ｙよりも狭い禁止帯幅を有するＩｎ
0.15Ｇａ0.85Ａｓ層２９が設けられている。
【００６５】それにより、Ｎ−ＡｌＧａＡｓ電子供給層
２４とＩｎＡｓ量子箱２７との間に井戸３１が形成さ
れ、２次元電子ガス２８が井戸３１内に広がることにな
る。そのため、チャネルに蓄積される電子の濃度が増大
し、チャネルの抵抗が低減される。その結果、チャネル
を流れる電流が増加するため、電流のオン／オフ比（論
理振幅）を大きくすることができ、論理設計が容易にな
る。
２４とＩｎＡｓ量子箱２７との間に井戸３１が形成さ
れ、２次元電子ガス２８が井戸３１内に広がることにな
る。そのため、チャネルに蓄積される電子の濃度が増大
し、チャネルの抵抗が低減される。その結果、チャネル
を流れる電流が増加するため、電流のオン／オフ比（論
理振幅）を大きくすることができ、論理設計が容易にな
る。
【００６６】（６）第６の実施例（第１および第３の発
明） 図１２は第６の実施例による変調ドープ型半導体装置の
消去時におけるエネルギーバンド図である。本実施例の
半導体装置は、次の点を除いて第４の実施例の半導体装
置と同じ構造を有する。
明） 図１２は第６の実施例による変調ドープ型半導体装置の
消去時におけるエネルギーバンド図である。本実施例の
半導体装置は、次の点を除いて第４の実施例の半導体装
置と同じ構造を有する。
【００６７】図１２に示すように、Ｎ−ＡｌＧａＡｓ電
子供給層２４およびＡｌ0.22Ｇａ0. 78Ａｓ層２５が広い
禁止帯幅を有する第１の半導体Ｘに相当し、ＧａＡｓチ
ャネル層２６ｃ，２６ｄが狭い禁止帯幅を有する第２の
半導体Ｙに相当し、第２の半導体Ｙ中にＩｎＡｓ量子箱
２７が設けられている。また、第２の半導体Ｙ中におい
て、第１の半導体Ｘ側の界面とＩｎＡｓ量子箱２７との
間に第２の半導体Ｙよりも広い禁止帯幅を有するＡｌＡ
ｓ層３０が設けられている。
子供給層２４およびＡｌ0.22Ｇａ0. 78Ａｓ層２５が広い
禁止帯幅を有する第１の半導体Ｘに相当し、ＧａＡｓチ
ャネル層２６ｃ，２６ｄが狭い禁止帯幅を有する第２の
半導体Ｙに相当し、第２の半導体Ｙ中にＩｎＡｓ量子箱
２７が設けられている。また、第２の半導体Ｙ中におい
て、第１の半導体Ｘ側の界面とＩｎＡｓ量子箱２７との
間に第２の半導体Ｙよりも広い禁止帯幅を有するＡｌＡ
ｓ層３０が設けられている。
【００６８】それにより、２次元電子ガス（２ＤＥＧ）
の量子準位と０次元電子（０ＤＥ）の量子準位との間に
障壁３２が形成され、２次元電子ガス２８により形成さ
れるチャネルからＩｎＡｓ量子箱２７への電子の滲み出
しが防止される。
の量子準位と０次元電子（０ＤＥ）の量子準位との間に
障壁３２が形成され、２次元電子ガス２８により形成さ
れるチャネルからＩｎＡｓ量子箱２７への電子の滲み出
しが防止される。
【００６９】（７）第７の実施例（第１および第４の半
導体） 図１３は第７の実施例によるＭＯＳ型半導体装置の構造
を示す模式的断面図である。
導体） 図１３は第７の実施例によるＭＯＳ型半導体装置の構造
を示す模式的断面図である。
【００７０】図１３において、ｐ型Ｓｉ基板４１の表面
に、所定間隔をあけてｎ+ 領域４２，４３が形成されて
いる。ｎ+ 領域４２，４３間の領域上にＳｉＯ2 からな
る酸化膜４４が形成され、酸化膜４４中にＳｉ量子箱４
５が形成されている。Ｓｉ量子箱４５は、３０〜８０Å
程度の大きさのＳｉ微粒子からなる。Ｓｉ量子箱４５と
ｐ型Ｓｉ基板４１との間の距離ｄ４は１００Å以下であ
る。
に、所定間隔をあけてｎ+ 領域４２，４３が形成されて
いる。ｎ+ 領域４２，４３間の領域上にＳｉＯ2 からな
る酸化膜４４が形成され、酸化膜４４中にＳｉ量子箱４
５が形成されている。Ｓｉ量子箱４５は、３０〜８０Å
程度の大きさのＳｉ微粒子からなる。Ｓｉ量子箱４５と
ｐ型Ｓｉ基板４１との間の距離ｄ４は１００Å以下であ
る。
【００７１】Ｓｉ量子箱４５の作製方法としては、Ｓｉ
Ｏ2 膜上にＳｉ単結晶を置いたものをターゲットとして
用い、そのターゲットを高周波スパッタリングすること
によりＳｉＯ2 膜中に３０〜８０Å程度のＳｉ微粒子を
形成する方法、あるいはシラン（ＳｉＨ4 ）ガスを用い
たプラズマＣＶＤ法によりＳｉＯ2 膜上に３０〜６０Å
程度の大きさのＳｉ微粒子を形成し、さらにそのＳｉＯ
2 膜上にＳｉＯ2 を堆積させる方法を用いる。
Ｏ2 膜上にＳｉ単結晶を置いたものをターゲットとして
用い、そのターゲットを高周波スパッタリングすること
によりＳｉＯ2 膜中に３０〜８０Å程度のＳｉ微粒子を
形成する方法、あるいはシラン（ＳｉＨ4 ）ガスを用い
たプラズマＣＶＤ法によりＳｉＯ2 膜上に３０〜６０Å
程度の大きさのＳｉ微粒子を形成し、さらにそのＳｉＯ
2 膜上にＳｉＯ2 を堆積させる方法を用いる。
【００７２】ｎ+ 領域４２，４３上にはそれぞれソース
電極４６およびドレイン電極４７が形成され、酸化膜４
４上にはゲート電極４８が形成されている。ソース電極
４６を接地電位に設定し、ドレイン電極４７に所定のド
レイン電圧を印加すると、ｎ + 領域４２，４３間にチャ
ネルが形成される。
電極４６およびドレイン電極４７が形成され、酸化膜４
４上にはゲート電極４８が形成されている。ソース電極
４６を接地電位に設定し、ドレイン電極４７に所定のド
レイン電圧を印加すると、ｎ + 領域４２，４３間にチャ
ネルが形成される。
【００７３】本実施例の半導体装置においても、ドレイ
ン電極４７またはゲート電極４８に正の低電圧を印加す
ることにより、ｎ+ 領域４２，４３間のチャネルから酸
化膜４４中のＳｉ量子箱４５に電子を蓄積することがで
きる。
ン電極４７またはゲート電極４８に正の低電圧を印加す
ることにより、ｎ+ 領域４２，４３間のチャネルから酸
化膜４４中のＳｉ量子箱４５に電子を蓄積することがで
きる。
【００７４】Ｓｉ量子箱４５に電子が蓄積されると、ド
レイン電極４７とソース電極４６との間にドレイン電圧
を印加しても、ドレイン電流がほとんど流れず、書き込
み状態になる。
レイン電極４７とソース電極４６との間にドレイン電圧
を印加しても、ドレイン電流がほとんど流れず、書き込
み状態になる。
【００７５】また、酸化膜４４に光を照射するかまたは
ゲート電極４８に負の低電圧を印加すると、Ｓｉ量子箱
４５内の電子がｎ+ 領域４２，４３間のチャネルに放出
され、消去状態になる。
ゲート電極４８に負の低電圧を印加すると、Ｓｉ量子箱
４５内の電子がｎ+ 領域４２，４３間のチャネルに放出
され、消去状態になる。
【００７６】（８）第８の実施例（第１の発明） 図１４は第８の実施例による半導体装置の構造を示す模
式的断面図であり、図１５はその半導体装置の概略平面
図である。
式的断面図であり、図１５はその半導体装置の概略平面
図である。
【００７７】図１４において、ＧａＡｓ基板５１上に、
厚さ５００ÅのアンドープのＡｌＧａＡｓ層５２、厚さ
２００ÅのアンドープのＧａＡｓチャネル層５３、およ
び厚さ１００ÅのアンドープのＡｌ0.22Ｇａ0.78Ａｓ層
５４が順に形成されている。Ａｌ0.22Ｇａ0.78Ａｓ層５
４上には、厚さ１００ÅのアンドープのＧａＡｓ井戸層
５５、および厚さ５００ÅのＮ−Ａｌ0.22Ｇａ0.78Ａｓ
電子供給層５６が順に形成されている。Ｎ−Ａｌ0.22Ｇ
ａ0.78Ａｓ電子供給層５６には、濃度２×１０ 18ｃｍ-3
のドナーがドーピングされている。
厚さ５００ÅのアンドープのＡｌＧａＡｓ層５２、厚さ
２００ÅのアンドープのＧａＡｓチャネル層５３、およ
び厚さ１００ÅのアンドープのＡｌ0.22Ｇａ0.78Ａｓ層
５４が順に形成されている。Ａｌ0.22Ｇａ0.78Ａｓ層５
４上には、厚さ１００ÅのアンドープのＧａＡｓ井戸層
５５、および厚さ５００ÅのＮ−Ａｌ0.22Ｇａ0.78Ａｓ
電子供給層５６が順に形成されている。Ｎ−Ａｌ0.22Ｇ
ａ0.78Ａｓ電子供給層５６には、濃度２×１０ 18ｃｍ-3
のドナーがドーピングされている。
【００７８】Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５６
上には、所定間隔をおいてソース電極５７およびドレイ
ン電極５８が形成され、ソース電極５７とドレイン電極
５８との間にゲート電極５９が形成されている。図１５
に示すように、ゲート電極５９の一辺の長さＬＸは１０
００Åよりも短く、ソース電極５７およびドレイン電極
５８の幅ｗ２は１０００Åに形成される。
上には、所定間隔をおいてソース電極５７およびドレイ
ン電極５８が形成され、ソース電極５７とドレイン電極
５８との間にゲート電極５９が形成されている。図１５
に示すように、ゲート電極５９の一辺の長さＬＸは１０
００Åよりも短く、ソース電極５７およびドレイン電極
５８の幅ｗ２は１０００Åに形成される。
【００７９】なお、ソース電極５７およびドレイン電極
５８の幅ｗ２を１０００Åに形成する代わりに、図１６
に示すように、ソース電極５７とゲート電極５９との間
にポテンシャル障壁６０，６１を設け、かつドレイン電
極５８とゲート電極５９との間にポテンシャル障壁６
２，６３を設け、ポテンシャル障壁６０，６１間の距離
ｗ３およびポテンシャル障壁６２，６３間の距離ｗ３を
１０００Åに設定してもよい。
５８の幅ｗ２を１０００Åに形成する代わりに、図１６
に示すように、ソース電極５７とゲート電極５９との間
にポテンシャル障壁６０，６１を設け、かつドレイン電
極５８とゲート電極５９との間にポテンシャル障壁６
２，６３を設け、ポテンシャル障壁６０，６１間の距離
ｗ３およびポテンシャル障壁６２，６３間の距離ｗ３を
１０００Åに設定してもよい。
【００８０】ポテンシャル障壁６０，６１，６２，６３
は、例えば、集束イオンビーム（ＦＩＢ）を用いてＮ−
Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５６を高抵抗化するこ
とにより形成するか、あるいはＮ−Ａｌ0.22Ｇａ0.78Ａ
ｓ電子供給層５６をエッチングすることにより形成す
る。
は、例えば、集束イオンビーム（ＦＩＢ）を用いてＮ−
Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５６を高抵抗化するこ
とにより形成するか、あるいはＮ−Ａｌ0.22Ｇａ0.78Ａ
ｓ電子供給層５６をエッチングすることにより形成す
る。
【００８１】なお、ＡｌＧａＡｓ層５２の代わりに厚さ
８０００ÅのアンドープのＧａＡｓバッファ層を設けて
もよい。また、Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５
６上にｎ−ＧａＡｓキャップ層を設けてもよい。
８０００ÅのアンドープのＧａＡｓバッファ層を設けて
もよい。また、Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層５
６上にｎ−ＧａＡｓキャップ層を設けてもよい。
【００８２】次に、図１７を参照しながら本実施例の半
導体装置の動作原理を説明する。図１７において、チャ
ネルの中央に設けられた微小接合容量１００の一辺の長
さを２００Åとし、ソース電極からドレイン電極に入射
する電子線束の幅を１０００Åとする。電子速度は１０
7 ｃｍ／ｓｅｃである。
導体装置の動作原理を説明する。図１７において、チャ
ネルの中央に設けられた微小接合容量１００の一辺の長
さを２００Åとし、ソース電極からドレイン電極に入射
する電子線束の幅を１０００Åとする。電子速度は１０
7 ｃｍ／ｓｅｃである。
【００８３】微小接合容量１００に１個の電子が蓄積さ
れている場合には、ソース電極から入射した電子線束は
微小接合容量１００内の電子によりラザフォード散乱を
受け、ドレイン電極に到達することができない。微小接
合容量１００に電子が蓄積されていない場合には、ソー
ス電極から入射した電子線束はそのまま直進してドレイ
ン電極に到達する。そのため、ソース電極とドレイン電
極との間の電流値を検出することにより微小接合容量１
００内の１個の電子の有無を検出することができる。
れている場合には、ソース電極から入射した電子線束は
微小接合容量１００内の電子によりラザフォード散乱を
受け、ドレイン電極に到達することができない。微小接
合容量１００に電子が蓄積されていない場合には、ソー
ス電極から入射した電子線束はそのまま直進してドレイ
ン電極に到達する。そのため、ソース電極とドレイン電
極との間の電流値を検出することにより微小接合容量１
００内の１個の電子の有無を検出することができる。
【００８４】図１４の半導体装置のＧａＡｓチャネル層
５３には高移動度のチャネルが形成されている。電子の
移動度が１０6 ｃｍ2 ／ｓｅｃ・Ｖの場合、電子のバリ
スティック長（非弾性散乱長）は約１０μｍとなる。こ
の場合、電子はそのバリスティック長に相当する距離だ
け散乱を受けずに直進する。したがって、ドレイン電極
５８とソース電極５７との間に５０ｍＶ程度の電圧を印
加しておくと、ゲート電極５９に電圧を印加しなけれ
ば、電子はソース電極５７からドレイン電極５８に到達
し、ソース電極５７とドレイン電極５８との間に電流が
流れる。
５３には高移動度のチャネルが形成されている。電子の
移動度が１０6 ｃｍ2 ／ｓｅｃ・Ｖの場合、電子のバリ
スティック長（非弾性散乱長）は約１０μｍとなる。こ
の場合、電子はそのバリスティック長に相当する距離だ
け散乱を受けずに直進する。したがって、ドレイン電極
５８とソース電極５７との間に５０ｍＶ程度の電圧を印
加しておくと、ゲート電極５９に電圧を印加しなけれ
ば、電子はソース電極５７からドレイン電極５８に到達
し、ソース電極５７とドレイン電極５８との間に電流が
流れる。
【００８５】ゲート電極５９に正のゲート電圧ＶG を印
加した場合、図１８に示すように、ゲート電圧ＶG が５
０ｍＶ程度に達しないときにはソース・ドレイン間電流
はほとんど一定の値Ｉ12となって変化しない。ゲート電
圧ＶG が５０ｍＶを越えると、ゲート電極５９下のＧａ
Ａｓ井戸層５５中の微小接合容量１００にＳＥＴ現象に
より１個の電子が蓄積される。
加した場合、図１８に示すように、ゲート電圧ＶG が５
０ｍＶ程度に達しないときにはソース・ドレイン間電流
はほとんど一定の値Ｉ12となって変化しない。ゲート電
圧ＶG が５０ｍＶを越えると、ゲート電極５９下のＧａ
Ａｓ井戸層５５中の微小接合容量１００にＳＥＴ現象に
より１個の電子が蓄積される。
【００８６】それにより、ソース電極５７からＧａＡｓ
チャネル層５３に供給された電子は、微小接合容量１０
０内の電子のクーロンポテンシャルによりラザフォード
散乱を受け、ドレイン電極５８に到達できなくなる。そ
のため、図１８に示すように、ソース・ドレイン間電流
がほとんど０となる。このように、本実施例の半導体装
置は、ゲート電極５９に微小な電圧を印加することによ
りディジタル動作する。
チャネル層５３に供給された電子は、微小接合容量１０
０内の電子のクーロンポテンシャルによりラザフォード
散乱を受け、ドレイン電極５８に到達できなくなる。そ
のため、図１８に示すように、ソース・ドレイン間電流
がほとんど０となる。このように、本実施例の半導体装
置は、ゲート電極５９に微小な電圧を印加することによ
りディジタル動作する。
【００８７】本実施例の半導体装置は、ゲート電極５９
の一辺の長さＬＸが１０００Å以下の場合には、１０Ｋ
以下の温度で正常に動作するが、ゲート電極５９の一辺
の長さＬＸを１２０Åに形成し、ソース電極５７および
ドレイン電極５８の幅ｗ２を２００Å程度に形成すれ
ば、室温で正常に動作する。
の一辺の長さＬＸが１０００Å以下の場合には、１０Ｋ
以下の温度で正常に動作するが、ゲート電極５９の一辺
の長さＬＸを１２０Åに形成し、ソース電極５７および
ドレイン電極５８の幅ｗ２を２００Å程度に形成すれ
ば、室温で正常に動作する。
【００８８】（９）他の変形例 広い禁止帯幅を有する半導体として、ＡｌＧａＡｓの代
わりに、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＧａＡｓ
Ｐ、ＡｌＧａＡｓＰなどを用いてもよい。また、狭い禁
止帯幅を有する半導体として、ＧａＡｓの代わりに、Ｉ
ｎＧａＡｓ、ＩｎＰなどを用いてもよい。
わりに、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＧａＡｓ
Ｐ、ＡｌＧａＡｓＰなどを用いてもよい。また、狭い禁
止帯幅を有する半導体として、ＧａＡｓの代わりに、Ｉ
ｎＧａＡｓ、ＩｎＰなどを用いてもよい。
【００８９】さらに、量子箱用材料として、ＩｎＡｓの
代わりに、ＩｎＧａＡｓ、ＧａＳｂ、ＩｎＳｂなどを用
いてもよい。また、ＧａＡｓ基板の代わりにＩｎＰ基板
などを用いてもよい。
代わりに、ＩｎＧａＡｓ、ＧａＳｂ、ＩｎＳｂなどを用
いてもよい。また、ＧａＡｓ基板の代わりにＩｎＰ基板
などを用いてもよい。
【００９０】
【発明の効果】本発明よれば、量子箱内への電子の蓄積
の有無によりメモリ用素子またはディジタル論理回路用
素子として動作するとができる半導体装置が得られる。
量子箱に安定に電子を蓄積するために厚いポテンシャル
障壁は必要ないので、低い電圧で動作することができ、
消費電力が小さく、かつ寿命が長い。また、量子箱とチ
ャネルとの間の接合容量が極めて小さいので、高速動作
が可能となり、ロジック回路への応用が可能となる。さ
らに、構造が簡単であるので、高集積化が容易であり、
プレーナ化も可能である。特に、量子箱を形成するため
に公知の自己組織化形成ドットを用いた場合、特殊な微
細加工技術や特別の結晶成長技術が不要となる。また、
量子箱の大きさを小さくすることにより、室温動作が可
能となる。しかも、従来のトランジスタと同様に電圧お
よび電流により動作するので、回路設計が容易である。
の有無によりメモリ用素子またはディジタル論理回路用
素子として動作するとができる半導体装置が得られる。
量子箱に安定に電子を蓄積するために厚いポテンシャル
障壁は必要ないので、低い電圧で動作することができ、
消費電力が小さく、かつ寿命が長い。また、量子箱とチ
ャネルとの間の接合容量が極めて小さいので、高速動作
が可能となり、ロジック回路への応用が可能となる。さ
らに、構造が簡単であるので、高集積化が容易であり、
プレーナ化も可能である。特に、量子箱を形成するため
に公知の自己組織化形成ドットを用いた場合、特殊な微
細加工技術や特別の結晶成長技術が不要となる。また、
量子箱の大きさを小さくすることにより、室温動作が可
能となる。しかも、従来のトランジスタと同様に電圧お
よび電流により動作するので、回路設計が容易である。
【図１】本発明の第１の実施例による半導体装置の構造
を示す模式的断面図である。
を示す模式的断面図である。
【図２】第１の実施例による半導体装置の消去時および
書き込み時におけるエネルギーバンド図である。
書き込み時におけるエネルギーバンド図である。
【図３】第１の実施例による半導体装置のゲート電極を
用いない場合の静特性を示す図である。
用いない場合の静特性を示す図である。
【図４】第１の実施例による半導体装置のゲート電極を
用いた場合の静特性を示す図である。
用いた場合の静特性を示す図である。
【図５】本発明の第２の実施例による半導体装置の主要
部の構造を示す模式的断面図である。
部の構造を示す模式的断面図である。
【図６】第２の実施例による半導体装置の消去時におけ
るエネルギーバンド図である。
るエネルギーバンド図である。
【図７】本発明の第３の実施例による半導体装置の主要
部の構造を示す模式的断面図である。
部の構造を示す模式的断面図である。
【図８】第３の実施例による半導体装置の消去時におけ
るエネルギーバンド図である。
るエネルギーバンド図である。
【図９】本発明の第４の実施例による半導体装置の主要
部の構造を示す模式的断面図である。
部の構造を示す模式的断面図である。
【図１０】第４の実施例による半導体装置の消去時にお
けるエネルギーバンド図である。
けるエネルギーバンド図である。
【図１１】本発明の第５の実施例による半導体装置の消
去時におけるエネルギーバンド図である。
去時におけるエネルギーバンド図である。
【図１２】本発明の第６の実施例による半導体装置の消
去時におけるエネルギーバンド図である。
去時におけるエネルギーバンド図である。
【図１３】本発明の第７の実施例による半導体装置の構
造を示す模式的断面図である。
造を示す模式的断面図である。
【図１４】本発明の第８の実施例による半導体装置の構
造を示す模式的断面図である。
造を示す模式的断面図である。
【図１５】第８の実施例による半導体装置の概略平面図
である。
である。
【図１６】第８の実施例による半導体装置の平面構造の
他の例を示す図である。
他の例を示す図である。
【図１７】第８の実施例による半導体装置の動作原理を
説明するための図である。
説明するための図である。
【図１８】第８の実施例による半導体装置におけるソー
ス・ドレイン間電流とゲート電圧との関係を示す図であ
る。
ス・ドレイン間電流とゲート電圧との関係を示す図であ
る。
【図１９】従来のフローティングゲートＭＯＳトランジ
スタの構造を示す模式的断面図である。
スタの構造を示す模式的断面図である。
【図２０】図１９のフローティングゲートＭＯＳトラン
ジスタの書き込み時、保持状態および消去時におけるエ
ネルギーバンド図である。
ジスタの書き込み時、保持状態および消去時におけるエ
ネルギーバンド図である。
【図２１】図１９のフローティングゲートＭＯＳトラン
ジスタにおける書き込みおよび消去回数を説明するため
の図である。
ジスタにおける書き込みおよび消去回数を説明するため
の図である。
【符号の説明】 ２，２ａ，２ｂ ＧａＡｓバッファ層 ３ ＡｌＧａＡｓスペーサ層 ４ ＩｎＡｓ量子箱 ５ Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層 １０ ２次元電子ガス １２ Ｉｎ0.15Ｇａ0.85Ａｓ層 １３ ＡｌＡｓ層 ２４ Ｎ−ＡｌＧａＡｓ電子供給層 ２５ Ａｌ0.22Ｇａ0.78Ａｓ層 ２６ ＧａＡｓチャネル層 ２７ ＩｎＡｓ量子箱 ２８ ２次元電子ガス ４１ ｐ型Ｓｉ基板 ４２，４３ ｎ+ 領域 ４４ 酸化膜 ４５ Ｓｉ量子箱 ５３ ＧａＡｓチャネル層 ５４ Ａｌ0.22Ｇａ0.78Ａｓ層 ５５ ＧａＡｓ井戸層 ５６ Ｎ−Ａｌ0.22Ｇａ0.78Ａｓ電子供給層 ７，４６，５７ ソース電極 ８，４７，５８ ドレイン電極 ９，４８，５９ ゲート電極 １００ 微小接合容量 なお、各図中同一符号は同一または相当部分を示す。
Claims (10)
- 【請求項１】 電子が走行するチャネル領域の近傍にポ
テンシャル障壁を介して電子を蓄積するための量子箱が
設けられたことを特徴とする半導体装置。 - 【請求項２】 前記チャネル領域に電子を供給するため
の第１および第２の電極がさらに設けられたことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記チャネル領域と前記量子箱との間に
電界を発生させるための第３の電極がさらに設けられた
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 第１の禁止帯幅を有しかつ不純物ドープ
された第１の半導体と前記第１の禁止帯幅よりも狭い第
２の禁止帯幅を有するアンドープの第２の半導体とから
なるヘテロ構造を含む半導体装置において、前記第１の
半導体中に電子を蓄積するための量子箱が設けられ、前
記量子箱は前記第１の禁止帯幅よりも狭い禁止帯幅を有
する半導体からなることを特徴とする半導体装置。 - 【請求項５】 前記第２の半導体中のチャネルに近接し
て前記第２の禁止帯幅よりも狭い禁止帯幅を有する第３
の半導体がさらに設けられたことを特徴とする請求項４
記載の半導体装置。 - 【請求項６】 前記第１の半導体中の前記量子箱と前記
第２の半導体との間に前記第１の禁止帯幅よりも広い禁
止帯幅を有する第４の半導体がさらに設けられたことを
特徴とする請求項４記載の半導体装置。 - 【請求項７】 第１の禁止帯幅を有しかつ不純物ドープ
された第１の半導体と前記第１の禁止帯幅よりも狭い第
２の禁止帯幅を有するアンドープの第２の半導体とから
なるヘテロ構造を含む半導体装置において、前記第２の
半導体中に電子を蓄積するための量子箱が設けられ、前
記量子箱は前記第２の禁止帯幅よりも狭い禁止帯幅を有
する半導体からなることを特徴とする半導体装置。 - 【請求項８】 前記第２の半導体中のチャネルに近接し
て前記第２の禁止帯幅よりも狭い禁止帯幅を有する第３
の半導体がさらに設けられたことを特徴とする請求項７
記載の半導体装置。 - 【請求項９】 前記第２の半導体中の前記量子箱とチャ
ネルとの間に前記第２の禁止帯幅よりも広い禁止帯幅を
有する第４の半導体がさらに設けられたことを特徴とす
る請求項７記載の半導体装置。 - 【請求項１０】 第１の禁止帯幅を有しかつ電子が走行
するチャネルが形成される第１の半導体上に、前記第１
の禁止帯幅よりも広い第２の禁止帯幅を有する第２の半
導体または絶縁体を介して、電子を蓄積するための量子
箱が設けられ、前記量子箱は前記第１の禁止帯幅以下の
禁止帯幅を有する半導体または金属からなることを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287698A JPH08148669A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置 |
| US08/561,124 US5932889A (en) | 1994-11-22 | 1995-11-20 | Semiconductor device with floating quantum box |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287698A JPH08148669A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148669A true JPH08148669A (ja) | 1996-06-07 |
Family
ID=17720584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287698A Pending JPH08148669A (ja) | 1994-11-22 | 1994-11-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5932889A (ja) |
| JP (1) | JPH08148669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851506A2 (en) * | 1996-12-27 | 1998-07-01 | Sanyo Electric Co. Ltd | Semiconductor device having quantum box and method of fabricating the same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720589B1 (en) * | 1998-09-16 | 2004-04-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2000150680A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 半導体記憶装置 |
| US6743406B2 (en) * | 1999-10-22 | 2004-06-01 | The Board Of Trustees Of The University Of Illinois | Family of discretely sized silicon nanoparticles and method for producing the same |
| US20050072679A1 (en) * | 1999-10-22 | 2005-04-07 | Nayfeh Munir H. | Germanium and germanium alloy nanoparticle and method for producing the same |
| US6456423B1 (en) | 1999-10-22 | 2002-09-24 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle microcrystal nonlinear optical devices |
| US6585947B1 (en) | 1999-10-22 | 2003-07-01 | The Board Of Trustess Of The University Of Illinois | Method for producing silicon nanoparticles |
| US6597496B1 (en) | 1999-10-25 | 2003-07-22 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle stimulated emission devices |
| US6984842B1 (en) * | 1999-10-25 | 2006-01-10 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle field effect transistor and transistor memory device |
| WO2001057927A1 (en) * | 2000-02-02 | 2001-08-09 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle field effect transistor and transistor memory device |
| US6410934B1 (en) | 2001-02-09 | 2002-06-25 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle electronic switches |
| US6992298B2 (en) * | 2001-11-21 | 2006-01-31 | The Board Of Trustees Of The University Of Illinois | Coated spherical silicon nanoparticle thin film UV detector with UV response and method of making |
| US7057234B2 (en) | 2002-12-06 | 2006-06-06 | Cornell Research Foundation, Inc. | Scalable nano-transistor and memory using back-side trapping |
| US7459015B2 (en) * | 2004-04-16 | 2008-12-02 | Birla Research Institute For Applied Sciences | Process for the preparation of a cellulose solution for spinning of fibres, filaments or films therefrom |
| US7355238B2 (en) * | 2004-12-06 | 2008-04-08 | Asahi Glass Company, Limited | Nonvolatile semiconductor memory device having nanoparticles for charge retention |
| US8431961B2 (en) | 2011-02-03 | 2013-04-30 | Micron Technology, Inc. | Memory devices with a connecting region having a band gap lower than a band gap of a body region |
| US10923493B2 (en) | 2018-09-06 | 2021-02-16 | Micron Technology, Inc. | Microelectronic devices, electronic systems, and related methods |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3194941B2 (ja) * | 1990-03-19 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| JP3149030B2 (ja) * | 1991-06-13 | 2001-03-26 | 富士通株式会社 | 半導体量子箱装置及びその製造方法 |
| US5283445A (en) * | 1991-11-29 | 1994-02-01 | Fujitsu Limited | Quantum semiconductor device employing quantum boxes for enabling compact size and high-speed operation |
| JP3443856B2 (ja) * | 1992-12-28 | 2003-09-08 | ソニー株式会社 | 量子箱集合素子およびその動作方法 |
| JP3635683B2 (ja) * | 1993-10-28 | 2005-04-06 | ソニー株式会社 | 電界効果トランジスタ |
-
1994
- 1994-11-22 JP JP6287698A patent/JPH08148669A/ja active Pending
-
1995
- 1995-11-20 US US08/561,124 patent/US5932889A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851506A2 (en) * | 1996-12-27 | 1998-07-01 | Sanyo Electric Co. Ltd | Semiconductor device having quantum box and method of fabricating the same |
| EP0851506A3 (en) * | 1996-12-27 | 1999-06-16 | Sanyo Electric Co. Ltd | Semiconductor device having quantum box and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5932889A (en) | 1999-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |