Nothing Special   »   [go: up one dir, main page]

JPH08148623A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH08148623A
JPH08148623A JP6289661A JP28966194A JPH08148623A JP H08148623 A JPH08148623 A JP H08148623A JP 6289661 A JP6289661 A JP 6289661A JP 28966194 A JP28966194 A JP 28966194A JP H08148623 A JPH08148623 A JP H08148623A
Authority
JP
Japan
Prior art keywords
lead terminal
lead
semiconductor chip
frame
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6289661A
Other languages
English (en)
Inventor
Takayuki Hamazaki
高行 濱崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP6289661A priority Critical patent/JPH08148623A/ja
Publication of JPH08148623A publication Critical patent/JPH08148623A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/37099Material
    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/37099Material
    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/84801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 量産性に優れ、且つ、信頼性の高い半導体装
置を提供することを目的とする。 【構成】 本発明は、上面に2つの電極部を設けた半導
体チップと、該半導体チップの下面に接続した第1のリ
ード端子と、前記2つの電極部の一方に接続した第2の
リード端子と、前記2つの電極部の他方に接続した第3
のリード端子と、前記半導体チップおよび前記第1乃至
第3のリード端子の一部を覆うモールド部と、を備えて
なる半導体装置であって、前記電極部と第2および第3
のリード端子とを、フレームを介して各々接続している
ことを特徴とする半導体装置である。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体チップに接続さ
れた3本のリード端子を備える、トランジスタ又はダイ
オード等のような半導体装置に関するものである。
【0002】
【従来の技術】一般に、半導体装置は、例えば、半導体
チップをエポキシ樹脂等からなるモールド部により覆
い、且つ、上記半導体チップに接続された3本のリード
端子がモールド部の両側面からそれぞれ突出する型の半
導体装置を例にとると、次のような構造を有する。
【0003】すなわち、この半導体装置は、図7に示す
ように、先端にアイランド部31が設けられた第1のリ
ード端子32と、第1リード端子32に対向配置された
第2リード端子33および第3リード端子34と、アイ
ランド部31上にダイボンディングされた半導体チップ
35と、この半導体チップ35上面に設けられた2つの
電極部36と、これら電極部36と第2および第3リー
ド端子部33、34との間をワイヤボンディングにて電
気的に接続した金線等の細い金属線37と、半導体チッ
プ35の部分を覆うエポキシ樹脂等からなるモールド部
38とからなる構造を有している。
【0004】
【発明が解決しようとする課題】しかし、この半導体装
置は、金線等の高価な細い金属線37によるワイヤボン
ディングを用いているために、製造コストが大幅にアッ
プするばかりか、前記細い金属線37に断線が発生する
ことで、大電流用には適しない等の問題があった。
【0005】これを解決するために、特開昭47−37
074号公報では、細い金属線37によるワイヤボンデ
ィングを用いない、3端子型の半導体装置の構造が掲載
されている。この半導体装置は、図8(a)に示すよう
に、まず、第2リード端子39及び第3リード端子40
を、一旦、略垂直方向に折り曲げて直立させ、さらに、
図8(b)に示すように、この直立した部分のそれぞれ
の先端を、それぞれ根元から第1リード端子41に向け
て倒すことにより、この第1リード端子41上にダイボ
ンディングされた半導体チップ42の両電極部43にそ
れぞれ重ねるようにして接続させるといった構造であ
る。
【0006】しかし、この半導体装置は、以下のような
問題があった。すなわち、第2および第3リード端子3
9、40を、両電極部43に対してそれぞれ押しつける
ように折曲げているため、電極部43に大きな押圧力が
かかりやすく、仮に一定以上の大きさの押圧力がかかっ
た場合には、当該電極部43を傷つけたり、半導体チッ
プ42の位置ずれを生じさせたりしてしまう。また、上
記問題を防ぐために電極部43に対する押圧力を小さく
した場合には、第2および/または第3リード端子3
8、39は、この折曲げ直後のスプリングバックによ
り、電極部43から離間してしまう可能性がある。
【0007】このような不具合を防ぐためには、上記押
圧力を高精度に制御しつつ折曲げ加工を行う必要があ
り、非常に加工性が悪かった。本発明は、以上のような
状況下で考え出されたもので、量産性に優れ、且つ、信
頼性の高い半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】この課題を解決するため
に本発明は、上面に2つの電極部を設けた半導体チップ
と、該半導体チップの下面に接続した第1のリード端子
と、前記2つの電極部の一方に接続した第2のリード端
子と、前記2つの電極部の他方に接続した第3のリード
端子と、前記半導体チップおよび前記第1乃至第3のリ
ード端子の一部を覆うモールド部と、を備えてなる半導
体装置であって、前記電極部と第2および第3のリード
端子とを、フレームを介して各々接続していることを特
徴とする半導体装置を提供するものである。
【0009】
【発明の作用及び効果】本発明の半導体装置によれば、
2つの電極部と第2および第3のリード端子とをそれぞ
れフレームを介して接続しているので、該フレームをそ
の一方端部を電極部上に、その他方端部を第2および第
3リード端子上に位置させて載置して接続することが可
能となるため、半導体チップに対してリード端子の載置
等に要する以外の押圧力を付加する必要なく上記接続が
可能となる。このため、第1リード端子上における半導
体チップの位置ずれを発生させたり、電極部を傷つけた
りすることなく、容易に上記接続をなし得る。
【0010】また、2つの電極部と第2および第3のリ
ード端子とを、フレームを介して別個に接続することが
できるので、仮に一方の剛性体が変形した状態で接続し
たとしても、他方のフレームの接続箇所を変更する等し
て、フレームどうしの電気的接続に注意をはらいながら
の接続が可能となる。このため、リード端子どうしの電
気的ショート等の不良を低減でき、信頼性を著しく向上
できる。
【0011】
【実施例】以下、本発明の一実施例を、半導体装置とし
て三端子型のダイオードを例にとり、図1乃至図3を参
照しつつ説明するが、本発明がこれらに限定されること
はない。図1は、三端子型のダイオードを示す要部断面
図であり、また、図2は、三端子型のダイオードを示す
部分切欠き平面図である。
【0012】これらの図の双方を参照しつつ説明する
と、このダイオードは、上面に突起状の電極部1、2を
設けた半導体チップ3と、この半導体チップ3の下面に
電気的に接続した第1リード端子4と、この第1リード
端子4に対向配置した第2リード端子5および第3リー
ド端子6と、電極部1と第2リード端子5との間および
電極部2と第3リード端子6との間を電気的に接続させ
る銅からなるフレーム7、8と、半導体チップ3および
その周囲を覆うエポキシ樹脂からなるモールド部9とか
らなるものである(図1においては電極部1、フレーム
7および第2リード端子5を省略)。
【0013】上記フレーム7、8は、0.5mm程度の
厚さを有する板状体(図示せず)を、従来から用いられ
る打ち抜き加工により、図2に示すような、平面視先端
幅太の形状に加工し、さらに、従来から用いられる曲げ
加工により、図1に示すような、断面視階段形状に塑性
変形加工したものである。この形状において、曲げ角度
はそれぞれ120度程度となっている。また、フレーム
7は、その一方の先端部が電極部1に、その他方の先端
部が第2リード端子5に、それぞれ半田(図示せず)を
介して電気的に接続されている。さらに、フレーム8
は、その一方の先端部が電極部2に、その他方の先端部
が第3リード端子6に、それぞれ半田(図示せず)を介
して接続されている。
【0014】上記モールド部9には、その両側面の一方
から第1リード端子4が突出し、他方から第2及び第3
リード端子5、6が突出している。上記リード端子5、
6は、鉄からなるものであり、また、電極部1、2は、
銀等からなるものである。このような構造を有するダイ
オードにおいては、電極部1と第2リード端子5とをお
よび電極部2と第3リード端子6とを、それぞれフレー
ム7、8を介して接続しているので、該フレーム7、8
をその一方端部を電極部1、2上に載置し、その他方端
部を第2リード端子5上および第3リード端子6上に載
置するようにして接続することが可能となるため、半導
体チップ3に対して位置合わせや保持に要する以外の押
圧力を付加する必要がなく上記接続が可能となる。この
ため、第1リード端子4上における半導体チップ3の位
置ずれを発生させたり、電極部1、2を傷つけるたりす
ることなく、容易に上記接続をなし得る。
【0015】また、2つの電極部1、2と第2および第
3リード端子5、6とを、フレーム7、8を介して別個
に接続することができるので、例えば、一方のフレーム
7を図3に示すように、第3リード端子6方向に近づい
た状態で接続したとしても、他方のフレーム8の接続箇
所や接続状態を変更する等して、フレーム7、8どうし
の電気的接続に注意をはらいながらの接続が可能とな
る。このため、第2および第3リード端子5、6どうし
の電気的ショート等の不良を低減でき、信頼性を著しく
向上できる。
【0016】このようなダイオードは、例えば、図4に
示す如く、次のような方法で製造される。図4におい
て、リードフレーム10は、鉄からなる金属板(図示せ
ず)より打ち抜いた長尺帯状のものである。また、この
リードフレーム10の長さ方向に沿う左右両縁部には、
サイドフレーム11、12が形成されている。
【0017】また、前記両サイドフレーム11、12の
うち一方のサイドフレーム11には、第1リード端子部
13が内向きに突出するように一体的に形成されてい
る。他方のサイドフレーム12には、第2リード端子部
14および第3リード端子部15が内側に突出するよう
に形成されている。第1リード端子部13と第2及び第
3リード端子部14、15とは、それぞれの先端面が互
いに向き合うように配置されている。
【0018】このようなリードフレーム10を用いて、
ダイオードを製造する。まず、リードフレーム10をそ
の長手方向(図4におけるA方向)に沿って間欠的に移
送し、その移送する途次において、第1リード端子部1
3の先端部上面に、溶融状の半田を塗布した後に、半導
体チップ3を搭載する。その後に、上記半導体チップ3
の各電極部1、2上、第2及び第3リード端子部14、
15の先端部上にそれぞれ適量の溶融状の半田をそれぞ
れ塗布する。
【0019】次いで、フレーム7を、その一方の先端部
が半田を塗布した電極部1上に、その他方の先端部がや
はり半田を塗布した第2リード端子部14の先端部上に
位置するように載置し、半田による融着により接続させ
る。これと同様に、フレーム8を、その一方の先端部が
電極部2上に、その他方の先端部が第3リード端子部1
5の先端部上に接続させる。
【0020】ここで、上記フレーム7、8の供給方法
は、例えば、予め所定形状に曲げ加工された複数のフレ
ーム7、8を異なるパーツフィーダにそれぞれ投入し、
各パーツフィーダからフレームを一旦1列状に排出し、
さらに、この排出されたフレームを個々に吸着コレット
等により吸着保持した状態で、上記所定位置に移送する
といったものが適用できる。また、フレーム7、8の接
続時には、従来から用いられる画像処理装置で、該フレ
ーム7、8の接続状態を認識することにより、1回の移
送毎にフレーム7、8の位置を設定し直すことも可能で
ある。
【0021】つづいて、前記リードフレーム15を加熱
炉(図示せず)に送り込む等することにより、半田の融
点よりも高い温度に加熱する。すると、上記半田は、こ
の加熱により溶融して半導体チップ3と第1リード端子
部13との双方に合金化し、また、電極部1、2と第2
及び第3リード端子部14、15との間に塗布した半田
は、溶融して各々に合金化接合することになる。
【0022】さらに、リードフレーム10を移送して、
従来から用いられるモールド成形金型により、各半導体
チップ3およびその周辺を覆うモールド部9をエポキシ
樹脂により成形し、次いで、従来から用いられる打ち抜
き成形金型により、第1乃至第3リード端子部13、1
4、15の所定位置を切断する。以上のような方法によ
り、3端子型のダイオードは製造される。
【0023】本実施例では、フレーム7、8は平面視形
状が先端幅太の形状となっているが、図5(a)および
図5(b)に示すように、先端角部がテーパ形状やR形
状となっているもの等でもよく、これを限定するもので
なく、また、図5(c)に示すように、平面視長方形状
のものを平面視ハの字状に配置することもできる。ま
た、本実施例では、フレーム7、8は断面視形状が階段
形状となっているが、これに限定するものでなく、図6
に示すように、フレーム7、8(図6中では、フレーム
7省略)は直線状のもの等を用いることも可能であり、
更に、曲げ角度は120度程度のものに限定するもので
ない。
【0024】さらに、本実施例では、第2および第3リ
ード端子部14、15は平板状であるが、これに限定す
るものでなく、各フレーム7、8との接続部分である各
先端部に突起部を設けることにより、これら突起部をフ
レーム7、8を載置する際のストッパとして作用させる
ことで、フレーム7、8の第2および第3リード端子部
14、15に対する位置ずれを防止できる。また、第2
および第3リード端子部14、15の、各フレーム7、
8との接続部分にそれぞれ貫通穴を設け、フレーム7、
8の上記貫通穴に対応する位置に突起部を設けても、位
置決めの作用を得られる。
【0025】加えて、本実施例では、フレーム7、8は
銅からなるものであるが、これに限定するものでなく、
アルミニウムや銅等の種々の金属を用いることができ、
また、塑性変形しているものが好ましい。また、本実施
例においては、三端子型のダイオードを用いているが、
これに限定するものでなく、ダイオード以外のICやト
ランジスタ等にも適用可能であり、さらに、二端子型の
種々の半導体装置に対しても適用可能である。
【図面の簡単な説明】
【図1】本発明の半導体装置を示す要部断面図である。
【図2】本発明の半導体装置を示す部分切欠き平面図で
ある。
【図3】本発明の半導体装置を作製する際に、フレーム
が各リード端子に対して変形している様子を説明するた
めの説明図である。
【図4】本発明の半導体装置を作製する際に用いるリー
ドフレームを示す要部平面図である。
【図5】本発明の半導体装置のリード端子の変形例を示
す要部平面図である。
【図6】本発明の半導体装置のリード端子の変形例を示
す要部断面図である。
【図7】従来の半導体装置を示す要部平面図である。
【図8】従来の半導体装置においてリード端子の変形に
よる外観不良となったものを示す要部斜視図である。
【符号の説明】
1 電極部 2 電極部 3 半導体チップ 4 第1リード端子 5 第2リード端子 6 第3リード端子 7 フレーム 8 フレーム 9 モールド部 10 リードフレーム 11 サイドフレーム 12 サイドフレーム 13 第1リード端子部 14 第2リード端子部 15 第3リード端子部

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 上面に2つの電極部を設けた半導体チッ
    プと、該半導体チップの下面に接続した第1のリード端
    子と、前記2つの電極部の一方に接続した第2のリード
    端子と、前記2つの電極部の他方に接続した第3のリー
    ド端子と、前記半導体チップおよび前記第1乃至第3の
    リード端子の一部を覆うモールド部と、を備えてなる半
    導体装置であって、 前記電極部と第2および第3のリード端子とを、フレー
    ムを介して各々接続していることを特徴とする半導体装
    置。
JP6289661A 1994-11-24 1994-11-24 半導体装置 Pending JPH08148623A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6289661A JPH08148623A (ja) 1994-11-24 1994-11-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6289661A JPH08148623A (ja) 1994-11-24 1994-11-24 半導体装置

Publications (1)

Publication Number Publication Date
JPH08148623A true JPH08148623A (ja) 1996-06-07

Family

ID=17746124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6289661A Pending JPH08148623A (ja) 1994-11-24 1994-11-24 半導体装置

Country Status (1)

Country Link
JP (1) JPH08148623A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184911A (ja) * 2000-12-15 2002-06-28 Nippon Inter Electronics Corp 樹脂封止型電子部品
US6849930B2 (en) 2000-08-31 2005-02-01 Nec Corporation Semiconductor device with uneven metal plate to improve adhesion to molding compound
US7839003B2 (en) 2007-07-31 2010-11-23 Panasonic Corporation Semiconductor device including a coupling conductor having a concave and convex
JP2012004594A (ja) * 2011-09-02 2012-01-05 Renesas Electronics Corp 半導体装置
WO2012143964A1 (ja) * 2011-04-18 2012-10-26 三菱電機株式会社 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機
US8816411B2 (en) 1999-01-28 2014-08-26 Renesas Electronics Corporation Mosfet package
JP5972172B2 (ja) * 2010-11-16 2016-08-17 富士電機株式会社 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816411B2 (en) 1999-01-28 2014-08-26 Renesas Electronics Corporation Mosfet package
US6849930B2 (en) 2000-08-31 2005-02-01 Nec Corporation Semiconductor device with uneven metal plate to improve adhesion to molding compound
JP2002184911A (ja) * 2000-12-15 2002-06-28 Nippon Inter Electronics Corp 樹脂封止型電子部品
US7839003B2 (en) 2007-07-31 2010-11-23 Panasonic Corporation Semiconductor device including a coupling conductor having a concave and convex
JP5972172B2 (ja) * 2010-11-16 2016-08-17 富士電機株式会社 半導体装置
WO2012143964A1 (ja) * 2011-04-18 2012-10-26 三菱電機株式会社 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機
JPWO2012143964A1 (ja) * 2011-04-18 2014-07-28 三菱電機株式会社 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機
US9117688B2 (en) 2011-04-18 2015-08-25 Mitsubishi Electric Corporation Semiconductor device, inverter device provided with semiconductor device, and in-vehicle rotating electrical machine provided with semiconductor device and inverter device
JP5821949B2 (ja) * 2011-04-18 2015-11-24 三菱電機株式会社 半導体装置及びこれを備えたインバータ装置、並びにこれらを備えた車両用回転電機
JP2012004594A (ja) * 2011-09-02 2012-01-05 Renesas Electronics Corp 半導体装置

Similar Documents

Publication Publication Date Title
JP3205235B2 (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
US9905497B2 (en) Resin sealing type semiconductor device and method of manufacturing the same, and lead frame
JP4102012B2 (ja) 半導体装置の製造方法および半導体装置
KR20040008827A (ko) 듀얼 다이 패키지 제조 방법
KR950000205B1 (ko) 리이드 프레임 및 이를 사용한 반도체 장치
JP4903205B2 (ja) フリップチップ・パッケージングされた半導体デバイス及び半導体ダイをパッケージングする方法
US6474532B2 (en) Apparatus for forming wire bonds from circuitry on a substrate to a semiconductor chip, and methods of forming semiconductor chip assemblies
JP2003060121A (ja) 半導体集積回路パッケージおよびその製造方法
JPH08148623A (ja) 半導体装置
JPH11102928A (ja) Csp型半導体装置及びその製造方法
EP0204102A2 (en) Direct connection of lead frame having flexible, tapered leads and mechanical die support
JPH04503283A (ja) 半導体チップを含むインダクタンスの小さいカプセル封じパッケージ
JPH0525236Y2 (ja)
JPH11297729A (ja) 半導体パッケ―ジおよびその形成方法
JP3157249B2 (ja) 半導体装置実装体及び実装方法
JPS63185035A (ja) 半導体装置
JP2009038126A (ja) 半導体装置およびその製造方法
JPH05291739A (ja) 接続用端子及びこれを用いた装置の接続方法
JPH08186217A (ja) 半導体装置
JP3314516B2 (ja) 前成形ずみフィルムキャリアおよびその製造方法ならびに電子素子およびその製造方法
JPH0831998A (ja) 半導体装置およびその製造に用いるリードフレームならびにワイヤボンディング装置
JP2001257305A (ja) 樹脂封止型半導体装置及びその製造方法
JP3434633B2 (ja) 樹脂封止型半導体装置
JPH07183303A (ja) バンプ電極の形成方法およびバンプ電極を含む半導体装置の製造方法
JPS6244545Y2 (ja)