JPH0789653B2

JPH0789653B2 - 水平同期信号処理回路

Info

Publication number: JPH0789653B2
Application number: JP57219219A
Authority: JP
Inventors: 貴雄鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-12-16
Filing date: 1982-12-16
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPS59110280A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、例えばテレビジョン信号のような水平同期信
号成分を含む複合同期信号からのノイズの除去及び水平
同期信号の欠損（ドロップアウト）の補償がなされる水
平同期信号処理回路に関するものである。

（従来例の構成とその問題点）従来、例えばテレビジョン信号のような複合同期信号か
らのノイズの除去及び水平同期信号の欠損（ドロップア
ウト）の補償を行う水平同期信号処理回路は、マルチバ
イブレータや微分器等のアナログ回路によって構成され
るものが多く使用されている。

ところが、この水平同期信号処理回路を半導体集積回路
で構成しようとすると、比較的大容量のコンデンサが必
須の構成要素となるために、水平同期信号処理回路の半
導体集積化には不向きであった。

（発明の目的）本発明は、ノイズの除去及びドロップアウトの補償をデ
ジタル回路で処理することにより、コンデンサを不要に
して、半導体集積化できるようにした水平同期信号処理
回路を提供することを目的とするものである。

（発明の構成）本発明は、水平同期信号成分を含む複合同期信号が入力
すると、水平同期信号成分から所定の基本クロックの周
期よりも短い周期のノイズを除去し、且つ水平同期信号
成分の立下り部を検出すると、立下りエッジパルスを出
力するノイズ除去・立下りエッジ検出回路と、コントロ
ール回路が出力する水平同期信号発生信号と自ら出力す
る水平同期信号成分の１周期のタイミングで発生する信
号をリセット信号として受けて、水平同期信号成分の１
周期よりも少しだけ前のタイミング、水平同期信号成分
の１周期のタイミング及び水平同期信号成分の１周期よ
りも少しだけ後のタイミングでパルスを出力する第１の
カウンタと、ノイズ除去・立下りエッジ検出回路及び第
１のカウンタが信号出力すると、水平同期信号成分の１
周期よりも少しだけ前のタイミングから水平同期信号成
分の１周期よりも少しだけ後のタイミングまでの期間を
判別期間として、判別期間内に存在する立下りエッジパ
ルスを抽出する第１の論理ゲート群と、判別期間以外に
存在する立下りエッジパルス及び水平同期信号成分の１
周期よりも少しだけ後のタイミングのパルスを抽出する
第２の論理ゲート群と、第１の論理ゲート群から判別期
間内の立下りエッジパルスが連続して一定回数以上出力
されると正常モード切換パルスを出力し、第２の論理ゲ
ート群から判別期間以外の立下りエッジパルス或いは水
平同期信号成分の１周期よりも少しだけ後のタイミング
のパルスの何れかが連続して一定回数以上出力されると
非正常モード切換パルスを出力する第２のカウンタと、
第２のカウンタから正常モード切換パルスが出力される
と正常モード信号を出力し、第２のカウンタから非正常
モード切換パルスが出力されると非正常モード信号を出
力する第３の論理ゲート群と、第３の論理ゲート群から
正常モード信号が出力されている間に第１の論理ゲート
群から立下りエッジパルスが出力されるか、又は、第３
の論理ゲート群から非正常モード信号が出力されている
間に第２の論理ゲート群から立下りエッジパルス或いは
水平同期信号成分の１周期よりも少しだけ後のタイミン
グのパルスが出力されると、第２のカウンタにリセット
信号を出力する第４の論理ゲート群と、第３の論理ゲー
ト群から正常モード信号が出力されている間に第２の論
理ゲート群から立下りエッジパルス或いは水平同期信号
成分の１周期よりも少しだけ後のタイミングのパルスが
出力されるか、又は、第３の論理ゲート群から非正常モ
ード信号が出力されている間に第１の論理ゲート群から
立下りエッジパルスが出力されると、第２のカウンタに
カウント信号を出力する第５の論理ゲート群と、第３の
論理ゲート群から正常モード信号が出力されている状態
では判別期間内に存在する立下りエッジパルスを水平同
期信号発生信号とし、第３の論理ゲート群から非正常モ
ード信号が出力されている状態では存在する立下りエッ
ジパルスを水平同期信号発生信号として出力する第６の
論理ゲート群とからなるコントロール回路と、コントロ
ール回路から水平同期信号発生信号が出力されるか、又
は、第１のカウンタから水平同期信号成分の１周期より
も少しだけ後のタイミングのパルスが出力されると、一
定幅のパルスを水平同期信号として出力する水平同期信
号発生回路とを具備しているものである。

（実施例の説明）第１図は本発明の一実施例の全体の構成を示すブロック
図で、１は入力端子、２はノイズ除去回路、３は立下り
エッジ検出回路、４は立下りエッジパルス供給線、５は
コントロール回路、６はカウンタ、７は水平同期信号発
生回路、８は水平同期信号出力端子である。

先ず、このように構成された本実施例の動作の概略につ
いて説明する。

複合同期信号が入力端子１を介してノイズ除去回路２に
入力すると、ノイズ除去回路２は、複合同期信号に含ま
れるノイズの一部を除去した上、そのノイズの一部を除
去した複合同期信号を立下りエッジ検出回路３に出力す
る。

立下りエッジ検出回路３は、ノイズ除去回路２から入力
した複合同期信号の立下り部を検出すると、立下りエッ
ジパルスを立下りエッジパルス供給線４を介してコント
ロール回路５に出力する〔第３図（ｂ）参照〕。

コントロール回路５は、立下りエッジパルスの位置を測
定して、複合同期信号の水平同期信号成分を検出するこ
とにより、ノイズの除去と水平同期信号のドロップアウ
トの補償とを一挙に行って、信号線９を介して出力する
カウンタリセット信号と、信号線10を介して出力する非
正常モード時の立下りエッジパルスと、信号線11を介し
て出力する正常モード時の立下りエッジパルスとからな
るカウンタ制御信号をカウンタ６に出力すると共に、信
号線10を介して出力する非正常モード時の立下りエッジ
パルスと、信号線11を介して出力する正常モード時の立
下りエッジパルスとからなる水平同期信号発生信号を水
平同期信号発生回路７に出力する。

カウンタ６は、コントロール回路５から入力したカウン
タ制御信号によって制御されて、信号線12を介して出力
する0.95Hパルス（但し、Ｈは水平同期信号の周期で、
以下「Ｈ」という）を、信号線13を介して出力する1.05
Hパルスと、信号線14を介して出力する1Hパルスとから
なるタイミング信号をコントロール回路５に出力すると
共に、信号線13を介して出力する1.05Hパルスからなる
タイミング信号を水平同期信号発生回路７に出力する。

更に、水平同期信号発生回路７は、コントロール回路５
から水平同期信号発生信号が入力すると共に、カウンタ
６からタイミング信号が入力すると、一定周期の水平同
期信号を水平同期信号出力端子８から出力する。

第２図は本発明の一実施例のノイズ除去回路２と立下り
エッジ検出回路３との機能を有する回路の具体例を示す
もので、第２図において第１図の符号と同一の符号の部
分は同一部分を示すもので、15は複合同期信号よりも充
分に高い周波数、例えば数MHz程度のクロックパルスが
入力するクロックパルス入力端子、16,17,18及び19はＤ
フリップ・フロップ、20はAND回路である。

第３図は第２図に示した回路のタイミングチャートで、
第３図（ａ）は複合同期信号の波形を示すもので、入力
端子１にはこの複合同期信号の反転信号が入力する。
又、第３図（ｂ）は立下りエッジ検出回路３から立下り
エッジパルス供給線４に出力される立下りエッジパルス
の波形を示している。

以下、第２図に示した回路の動作について説明する。

４つのＤフリップ・フロップ16,17,18及び19は相互に直
列に接続され、AND回路20に並列に接続されている。こ
のため、４つのＤフリップ・フロップ16,17,18及び19
は、入力端子１から４つの信号が順次入力すれば、Ｄフ
リップ・フロップ16,17,18及び19の全てが信号を出力
し、又、AND回路20は、４つのＤフリップ・フロップ16,
17,18及び19の全てから“H"レベルの信号を入力すれ
ば、立下りエッジパルス供給線４に“H"レベルの信号、
即ち立下りエッジパルスを出力する。ところで、AND回
路20の入力端子は、Ｄフリップ・フロップ16及び17の
端子とＤフリップ・フロップ18及び19のＱ端子に接続さ
れている。このため、４つのＤフリップ・フロップ16,1
7,18及び19にそれぞれ“L"“L"“H"“H"の信号が入力す
れば、Ｄフリップ・フロップ16,17,18及び19の全てが
“H"レベルの信号を出力して、AND回路20が立下りエッ
ジパルスを出力する。

詰り、第７図（ａ）に示すようなクロックパルスがクロ
ックパルス入力端子15から入力し、且つ第７図（ｂ）に
示すような信号、即ちクロックパルスの４周期の期間
（T₁〜T₃）の内の始めの２周期の期間（T₂〜T₃）に“H"
レベルとなり、次の２周期の期間（T₁〜T₂）に“L"レベ
ルになる複合同期信号の反転信号が入力端子１から入力
して、Ｄフリップ・フロップ16,17,18及び19からAND回
路20に出力する全ての信号が“H"レベルになったとき
に、AND回路20は、水平同期信号の立下り部を検出した
ものと認識して、立下りエッジパルスを立下りエッジパ
ルス供給線４に出力する。

ここで、正常な水平同期信号成分（イ）と、クロックパ
ルスの周期において２周期未満のノイズ信号成分（ロ）
と、クロックパルスの周期において２周期以上のノイズ
信号成分（ハ）と、破線で示すような欠損（ドロップア
ウト）信号成分（ニ）とを含む第３図（ａ）に示すよう
な複合同期信号が入力端子１に入力したとする。

複合同期信号の水平同期信号成分（イ）が入力端子１に
入力したときには、前述した如く、AND回路20は、複合
同期信号の水平同期信号成分（イ）の立下り部を検出し
て、第３図（ｂ）に示すように正常な立下りエッジパル
スを立下りエッジパルス供給線４に出力する。

又、クロックパルスの周期において２周期未満の周期の
複合同期信号のノイズ信号成分（ロ）が入力端子１に入
力したときには、４つのＤフリップ・フロップ16,17,18
及び19にそれぞれ“L"“L"“H"“H"の信号が入力しない
ので、AND回路20は、複合同期信号のノイズ信号成分
（ロ）の立下り部を立下り部として検出せず、第３図
（ｂ）に示すように、立下りエッジパルスを立下りエッ
ジパルス供給線４に出力しない。即ち、クロックパルス
の周期において２周期未満の周期の複合同期信号のノイ
ズ信号成分（ロ）は第２図に示した回路によって除去さ
れる。

更に、クロックパルスの周期において２周期以上の周期
の複合同期信号のノイズ信号成分（ハ）が入力端子１に
入力したときに、４つのＤフリップ・フロップ16,17,18
及び19にそれぞれ“L"“L"“H"“H"の信号が入力してし
まうので、AND回路20は、水平同期信号のノイズ信号成
分（ハ）の立下り部を検出して、第３図（ｂ）に示すよ
うに、立下りエッジパルスを立下りエッジパルス供給線
４に出力してしまう。即ち、クロックパルスの周期にお
いて２周期以上の周期の複合同期信号のノイズ信号成分
（ハ）は第２図に示した回路では除去されない。

更に、水平同期信号の周期において１周期以上の周期の
複合同期信号の欠損信号成分（ニ）が入力端子１に入力
したときには、４つのＤフリップ・フロップ16,17,18及
び19にそれぞれ“L"“L"“H"“H"の信号が入力しないの
で、AND回路20は、第３図（ａ）に破線で示した箇所に
本来存在するはずの複合同期信号の欠損信号成分（ニ）
の立下りを検出できず、第３図（ｂ）の破線で示したよ
うな立下りエッジパルス（ホ）は立下りエッジパルス供
給線４に出力されない。

即ち、第２図に示した回路は、クロックパルスの周期に
おいて２周期未満の周期の複合同期信号のノイズ信号成
分（ロ）を除去した複合同期信号の立下り部を検出す
る。

第４図は、本発明の一実施例のコントロール回路５の具
体例を示すもので、第４図において第１図の符号と同一
の符号の部分は同一部分を示す。

21及び34はRSフリップ・フロップ、22,23,25,26,28,29,
32,33,35及び36はAND回路、24,27,30及び37はOR回路、3
1は４ビットカウンタである。

このように構成されたコントロール回路５は、立下りエ
ッジ検出回路３から立下りエッジパルス供給線４を介し
て立下りエッジパルスが入力すると、この立下りエッジ
パルスが水平同期信号成分（イ）であるか、ノイズ信号
成分（ハ）であるかの判定を行って、カウンタ６をリセ
ットするためのリセット信号を出力すると共に、カウン
タ６の出力信号に基づいて、欠損信号成分（ニ）の立下
りエッジパルスの欠損補償を行った上、水平同期信号発
生信号を水平同期信号発生回路７に出力する。

次に、コントロール回路５の動作について具体的に説明
する。

RSフリップ・フロップ21のセット端子には、カウンタ６
からの信号線12が接続されており、カウンタ６からの0.
95Hパルスがセット信号として入力する。又、RSフリッ
プ・フロップ21のリセット端子には、カウンタ６からの
信号線13が接続されており、カウンタ６からの1.05Hパ
ルスがリセット信号として入力する。

ところで、本実施例において0.95Hパルスをセット信号
とし、1.05Hパルスをリセット信号としたのは、後述す
るように、複合同期信号に周期変動に生じて、1Hパルス
の位置が本来の1Hの位置から前後に多少ずれた場合を考
慮したもので、複合同期信号の1Hの±0.05Hの期間、即
ち0.95〜1.05Hの期間内（以下「判別期間内」という）
に入力したパルスを水平同期信号成分（イ）の立下りエ
ッジパルスとして判別することにより、第８図に示すよ
うに、複合同期信号の本来の1Hパルスの位置付近に存在
する複合同期信号の立下りエッジパルスを抽出し、0.95
〜1.05Hの期間から外れた（以下「判別期間外」とい
う）位置に存在する複合同期信号の立下りエッジパルス
（Ｎ）をノイズと判断して除去するためである。

AND回路22は、立下りエッジパルス供給線４からの立下
りエッジパルスと、RSフリップ・フロップ21のＱ端子か
らの出力信号とが入力すると、信号を出力する、換言す
るとRSフリップ・フロップ21にセット信号が入力する0.
95Hからリセット信号が入力する1.05Hまでの判別期間内
に立下りエッジパルス供給線４から入力する水平同期信
号成分（イ）の立下りエッジパルスだけを分離して出力
する。

AND回路23は、立下りエッジパルス供給線４からの立下
りエッジパルスと、RSフリップ・フロップ21の端子か
らの出力信号とが入力すると、信号を出力する、換言す
ると判別期間外に立下りエッジパルス供給線４から入力
するノイズ信号成分（ハ）の立下りエッジパルスだけを
分離して出力する。

ところで、第３図（ａ）に示すような複合同期信号の欠
損信号成分（ニ）が入力端子１に入力したときには、水
平同期信号成分（イ）或いはノイズ信号成分（ハ）の立
下りエッジパルスが立下りエッジパルス供給線４には出
力されないので、AND回路22及びAND回路23の出力は“L"
レベルに保持される。このため、後述するように、カウ
ンタ６のカウント動作が進み、カウンタ６から、1.05H
パルスが出力されるまで、RSフリップ・フロップ21はセ
ット状態に保持される。換言すると、カウンタ６が1.05
Hパルスを出力するので、複合同期信号とノイズとが重
畳してなる欠損信号成分（ニ）が入力端子１に入力し
て、複合同期信号の判別期間内に水平同期信号成分
（イ）或いはノイズ信号成分（ハ）の立下りエッジパル
スが立下りエッジパルス供給線４に出力されなかった場
合のみである。

このため、入力端子がAND回路23の出力端子及びカウン
タ６からの信号線13にそれぞれ接続されているOR回路24
は、AND回路23で分離，出力されたノイズ信号成分
（ハ）の立下りエッジパルス或いはカウンタ６から出力
された1.05Hパルス、即ち欠損信号成分（ニ）の立下り
エッジパルスが入力すると、“H"レベルの信号を出力す
る。

又、RSフリップ・フロップ34は、本発明の水平同期信号
処理回路が複合同期信号と同期しているか否かを判定す
るもので、立下りエッジパルス供給線４に入力する立下
りエッジパルスが複合同期信号と同期している（以下
「正常モード」という）ときには、Ｑ端子の出力が“H"
レベル、端子の出力が“L"レベルとなり、立下りエッ
ジパルス供給線４の立下りエッジパルスが複合同期信号
と非同期（以下「非正常モード」という）のときには、
Ｑ端子の出力が“L"レベル、端子の出力が“H"レベル
になる。

そこで、「正常モード」と「非正常モード」とを判別す
る基準について説明する。

AND回路25は、AND回路22とRSフリップ・フロップ34とか
ら信号が出力されると、正常モード時の判別期間内に存
在する立下りエッジパルスを出力する。

AND回路26は、OR回路24とRSフリップ・フロップ34の
端子とから信号が出力されると、非正常モード時の判別
期間外に存在する立下りエッジパルス或いは判別期間内
に立下りエッジパルスが存在しないことを示す1.05Hパ
ルスを出力する。

即ち、AND回路25は正常モード時に複合同期信号に同期
した立下りエッジパルスがあれば出力し、又、AND回路2
6は非正常モード時に複合同期信号に同期しない立下り
エッジパルス（ノイズ）があれば出力する。

OR回路27は、AND回路25或いはAND回路26からそれぞれ立
下りエッジパルスが出力されると、その何れか一方の立
下りエッジパルスを出力する、換言すると、正常モード
時にこのモードの合った立下りエッジパルス（同期した
パルス）がある場合と、非正常モード時にこのモードに
合った立下りエッジパルス（同期しないパルス）がある
場合とに、これ等の立下りエッジパルスを抽出する。

AND回路28は、OR回路24とRSフリップ・フロップ34のＱ
端子とから信号が出力されると、正常モード時に、判別
期間外に存在する立下りエッジパルス或いは判別期間内
に立下りエッジパルスが存在しないことを示す1.05Hパ
ルスを出力する。

AND回路29は、AND回路22とRSフリップ・フロップ34の
端子とから信号が出力されたときには、非正常モード時
の判別期間内に存在する立下りエッジパルスを出力す
る。

即ち、AND回路28は正常モード時に同期しない立下りエ
ッジパルス（ノイズ）があれば出力し、又、AND回路29
は非正常モード時に同期した立下りエッジパルスがあれ
ば出力する。

OR回路30は、AND回路28或いはAND回路29からそれぞれ立
下りエッジパルスが出力されると、その何れか一方の立
下りエッジパルスを出力する、換言すると、正常モード
時にこのモードに合わない立下りエッジパルス（同期し
ないパルス）がある場合と、非正常モード時にこのモー
ドに合わない立下りエッジパルス（同期したパルス）が
ある場合とに、これ等の立下りエッジパルスを抽出す
る。

４ビットカウンタ31は、OR回路30から出力された立下り
エッジパルスの数をカウントし、OR回路30からクロック
端子（CLK）に８個の立下りエッジパルスが連続して入
力すると、出力が“H"レベルになり、又、OR回路27から
リセット端子（Ｒ）に立下りエッジパルスが入力する
と、リセットされて、出力が“L"レベルになる。

より具体的に説明すると、現在のモードに合わない立下
りエッジパルスが存在する場合には、OR回路30の出力信
号がその都度“H"レベルになるので、４ビットカウンタ
31は、OR回路30から出力される立下りエッジパルスの
数、即ちモードに合っていない立下りエッジパルスの数
をカウントし、この立下りエッジパルスが８個連続して
入力した場合には、モード切換えのための信号を出力す
る。

例えば、正常モード時に複合同期信号に同期しない立下
りエッジパルスが存在すると、OR回路30から出力された
“H"レベルの信号が、４ビットカウンタ31のクロック端
子（CLK）に入力するので、４ビットカウンタ31は
「１」とカウントする。そして、４ビットカウンタ31
が、このようなカウント動作を８回連続して行って、オ
ーバーフローすると、４ビットカウンタ31の出力信号が
“H"レベルになる。

詰り、４ビットカウンタ31がOR回路30の出力信号を８回
連続してカウントするということは、正常モード時であ
るにも関わらず、複合同期信号に同期しない立下りエッ
ジパルスばかりが８個入力したことになるので、非正常
モードに切り換えるための信号を４ビットカウンタ31か
ら出力させる。

逆に、非正常モード時に複合同期信号に同期した立下り
エッジパルスが８個連続して入力した場合にも、同様
に、正常モードに切り換えるための信号を４ビットカウ
ンタ31から出力させる。

又、正常モード時に複合同期信号に同期した立下りエッ
ジパルスが入力した場合や、非正常モード時に複合同期
信号に同期しない立下りエッジパルスが入力した場合に
は、現在のモードに合った信号が入力しているので、モ
ードを切り換える必要はない。このとき、OR回路27から
出力された“H"レベルの信号は４ビットカウンタ31のリ
セット端子Ｒに入力して、４ビットカウンタ31のカウン
ト動作を止め、現在のモードを維持させる。

これ等の動作を第４図によって具体的に説明する。

RSフリップ・フロップ34のＱ端子の出力信号が“H"レベ
ル、即ち正常モードの場合、４ビットカウンタ31は、判
別期間外の立下りエッジパルス又は1.05Hパルスをカウ
ントし、判別期間内の立下りエッジパルスでリセットさ
れる。

そして、４ビットカウンタ31が判別期間外の立下りエッ
ジパルス等を８個連続して検出すると、４ビットカウン
タ31の出力信号が“H"レベルになって、AND回路33に入
力する２つの信号を“H"レベルにするので、RSフリップ
・フロップ34はリセットされる。その結果、RSフリップ
・フロップ34のＱ端子の出力信号が“L"レベルになり、
端子の出力信号が“H"レベルになる。

即ち、正常モードの場合、RSフリップ・フロップ34は、
水平同期信号処理回路において複合同期信号と同期しな
いときにリセットされる。

又、非正常モードの場合、４ビットカウンタ31は、判別
期間内の立下りエッジパルスをカウントし、判別期間外
の立下りエッジパルスでリセットされる。

そして、４ビットカウンタ31が判別期間内の立下りエッ
ジパルスを８個連続して検出すると、４ビットカウンタ
31の出力信号が“H"レベルになって、AND回路32に入力
する２つの信号を“H"レベルにするので、RSフリップ・
フロップ34がセットされる。その結果、RSフリップ・フ
ロップ34のＱ端子の出力信号が“H"レベルになり、端
子の出力信号が“L"レベルになる。

即ち、非正常モードの場合のRSフリップ・フロップ34
は、水平同期信号処理回路において複合同期信号と同期
したときに、セットされる。

次に、AND回路35及び36とOR回路37との動作について説
明する。

AND回路35及び36の出力信号とOR回路37の出力信号と
は、それぞれ、カウンタ６のリセット信号と水平同期信
号発生回路７の水平同期信号発生信号として使用され
る。

AND回路35は、非正常モードの場合の立下りエッジパル
スを分離して信号線10に出力し、AND回路36は、正常モ
ードの場合の判別期間内の立下りエッジパルスを分離し
て信号線11に出力する。

OR回路37は、非正常モードの場合の立下りエッジパルス
と、正常モード時の判別期間内の立下りエッジパルス
と、カウンタ６から出力された1Hパルスとを、カウンタ
６のリセット信号として信号線９に出力する。

ところで、信号線10及び信号線11が水平同期信号発生回
路７のOR回路42（第６図参照）に接続されているので、
AND回路35及びAND回路36が、水平同期信号発生信号で非
正常モードの場合の立下りエッジを検出したとき、或い
は、正常モード時の判別期間内の立下りエッジパルスを
検出したときには、水平同期信号発生回路７に水平同期
信号発生信号を出力する。

このように、コントロール回路５は、立下りエッジ検出
回路３から判別期間内の立下りエッジパルスが入力する
と、信号線９を介してカウンタ６にリセット信号を出力
し、又、カウンタ６が0.95Hパルス,1.05Hパルス或いは1
Hパルスを出力すると、立下りエッジパルスの判定を行
って、正常モードと非正常モードとの何れかに設定した
上、水平同期信号発生信号を信号線10及び11を介して水
平同期信号発生回路７に出力する。

第５図は、本発明の一実施例のカウンタ６の具体例を示
すもので、第５図において第１図の符号と同一の符号の
部分は同一部分を示し、又、38は0.95Hパルス及び1Hパ
ルスをカウントする1Hカウンタ、39はOR回路、40はRSフ
リップ・フロップ、41は1Hパルスから1.05Hパルスをカ
ウントする0.5Hカウンタである。

ところで、1.05Hをカウントするのに1Hカウンタ38と0.0
5Hカウンタ41とを使用するのは、1.05Hまでカウントす
る場合でも、次の１周期のカウント開始点を正確にする
ためには、1Hの時点でリセット信号を出力して、次の周
期の1Hをカウントし始めなければならないからである。
即ち、1.05Hと1Hとを並列的にカウントする必要がある
からである。

又、複合同期信号の水平同期信号成分の周期は通常1Hで
あるが、周期の変動があるときには、複合同期信号の水
平同期信号成分が分離される前に水平同期信号成分が出
力されてしまうので、水平同期信号の出力周期はその最
大周期より大きくする必要があるからである。

そこで、本発明の水平同期信号処理回路は、複合同期信
号の水平同期信号成分の周期の変動許容範囲を0.95〜1.
05Hとした。

次に、このように構成したカウンタ６の動作について説
明する。

1Hカウンタ38のリセット端子Ｒには、OR回路37の出力端
子が信号線９を介して接続されている。従って、1Hカウ
ンタ38は、正常モード時には判別期間内に存在する立下
りエッジパルスでリセットされ、非正常モード時には全
範囲に存在する立下りエッジパルスでリセットされ、更
に、正常モード時或いは非正常モード時の何れでも1Hカ
ウンタ38自身が出力する1Hパルスでリセットされる。

又、1Hカウンタ38から出力された1HパルスはRSフリップ
・フロップ40にリセット信号として入力すると、RSフリ
ップ・フロップ40がリセットされて、0.05Hカウンタ41
のリセット状態が解除されるので、0.05Hカウンタ41は
カウントを開始する。そして、0.05Hカウンタ41が0.05H
をカウントする、換言するとカウンタ６が1.05Hをカウ
ントすると、0.05Hカウンタ41が、1.05Hパルスを信号線
13に出力すると同時に、RSフリップ・フロップ40がOR回
路39を介してセットされるので、0.05Hカウンタ41自身
はリセットされる。

更に、0.05Hカウンタ41は信号線10及び11からOR回路39
を介して入力する信号によってもリセットされる。即
ち、0.05Hカウンタ41は正常モード時に判別期間内に存
在する立下りエッジパルスや、非正常モード時に全範囲
に存在する立下りエッジパルスによってもリセットされ
る。

この結果、第３図（ａ）に破線で示すような複合同期信
号の欠損信号成分（ニ）と水平同期信号出力端子８から
出力される水平同期信号との発生にずれがなくなって、
ドロップアウトの補償ができるようになる。

第６図は、本発明の一実施例における水平同期信号発生
回路７の具体例を示すもので、第６図において第１図の
符号と同一の符号の部分は同一部分を示し、又、42はOR
回路、43RSフリップ・フロップ、44は0.05H幅の水平同
期信号を発生する0.05Hカウンタである。

OR回路42は、水平同期信号発生信号がコントロール回路
５から信号線10及び11を介して入力したり、1.05Hパル
スがカウンタ６から信号線13を介して入力したりする毎
に、RSフリップ・フロップ43をリセットして、0.05Hカ
ウンタ44を動作させる。

0.05Hカウンタ44は、0.05Hパルスをカウントすると、RS
フリップ・フロップ43がセットされて、0.05Hカウンタ4
4自身はリセットされる。これによって、0.05H幅の水平
同期信号が水平同期信号出力端子８から出力される。

又、0.05Hカウンタ44が水平同期信号を出力するのは、
正常モードにおいて、1H周期の水平同期信号成分に対応
する0.95〜1.05Hの複合同期信号の立下りエッジを検出
した場合と、ドロップアウトによって水平同期信号成分
が欠損したときにカウンタ６が1.05H信号を出力した場
合と、非正常モードにおいて、全範囲において立下りエ
ッジを検出した場合である。

尚、非正常モードにおいて、範囲に限らずに全ての立下
りエッジに基づいて水平同期信号を発生させるのは、同
期していない状態では、どの信号が正しく、どの信号が
ノイズなのかを正確に判断できない上、本来の水平同期
信号成分を除去するよりは、ノイズが重畳されている方
がよいからである。

このように、複合同期信号の本発明の水平同期信号処理
回路とが同期する正常モードでは、判別期間外の複合同
期信号の立下りエッジパルスで水平同期信号を発生させ
ない上、ノイズを除去することができる。又、複合同期
信号に欠損信号成分があっても、最初の水平同期信号は
1.05H周期で、２つ目以降の水平同期信号は1H周期で補
償することができる。

（発明の効果）以上説明したように、本発明によれば、複合同期信号か
らデジタル処理で水平同期信号の検出を行なうことがで
きるという効果がある。

又、ノイズ除去ができるため、誤動作がなく、しかも、
欠損信号成分に対する水平同期信号の補償もできるとい
う効果がある。

更に、デジタル回路で構成できるので、コンデンサが不
要となって、半導体集積化に好適であるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体の構成を示すブロック
図、第２図は本発明の一実施例のノイズ除去回路と立下
りエッジ検出回路との機能を有する回路の具体例、第３
図（ａ）及び（ｂ）は第２図に示した回路のタイミング
チャート、第４図は本発明の一実施例のコントロール回
路の具体例、第５図は本発明の一実施例のカウンタの具
体例、第６図は本発明の一実施例の水平同期信号発生回
路の具体例、第７図（ａ）はクロックパルス入力端子に
入力するクロックパルスの波形図、第７図（ｂ）は入力
端子に入力する水平同期信号の反転信号の波形図、第８
図は0.95〜1.05Hの範囲外の立下りエッジパルスのノイ
ズ信号成分を除去するときの概念図である。１……入力端子、２……ノイズ除去回路、３……立下り
エッジ検出回路、４……立下りエッジパルス供給線、５
……コントロール回路、６……カウンタ、７……水平同
期信号発生回路、８……水平同期信号出力端子、9,10,1
1,12,13,14……信号線、15……クロックパルス入力端
子、16,17,18,19……Ｄフリップ・フロップ、20……４
入力AND回路、21,34,40,43……RSフリップ・フロップ、
22,23,25,26,28,29,32,33,35,36……２入力AND回路、2
4,27,30……２入力OR回路、31……４ビットカウンタ、3
7,39,42……３入力OR回路、38……1Hカウンタ、41,44…
…0.05Hカウンタ。

Claims

【特許請求の範囲】

【請求項１】水平同期信号成分を含む複合同期信号が入
力すると、前記水平同期信号成分から所定の基本クロッ
クの周期よりも短い周期のノイズを除去し、且つ前記水
平同期信号成分の立下り部を検出すると、立下りエッジ
パルスを出力するノイズ除去・立下りエッジ検出回路
と、コントロール回路が出力する水平同期信号発生信号と自
らが出力する前記水平同期信号成分の１周期のタイミン
グで発生する信号をリセット信号として受けて、前記水
平同期信号成分の１周期よりも少しだけ前のタイミン
グ、前記水平同期信号成分の１周期のタイミング及び前
記水平同期信号成分の１周期よりも少しだけ後のタイミ
ングでパルスを出力する第１のカウンタと、前記ノイズ除去・立下りエッジ検出回路及び前記第１の
カウンタが信号を出力すると、前記水平同期信号成分の
１周期よりも少しだけ前のタイミングから前記水平同期
信号成分の１周期よりも少しだけ後のタイミングまでの
期間を判別期間として、前記判別期間内に存在する前記
立下りエッジパルスを抽出する第１の論理ゲート群と、
前記判別期間以外に存在する前記立下りエッジパルス及
び前記水平同期信号成分の１周期よりも少しだけ後のタ
イミングのパルスを抽出する第２の論理ゲート群と、前
記第１の論理ゲート群から前記判別期間内の前記立下り
エッジパルスが連続して一定回数以上出力されると正常
モード切換パルスを出力し、前記第２の論理ゲート群か
ら前記判別期間以外の前記立下りエッジパルス或いは前
記水平同期信号成分の１周期よりも少しだけ後のタイミ
ングのパルスの何れかが連続して一定回数以上出力され
ると非正常モード切換パルスを出力する第２のカウンタ
と、前記第２のカウンタから前記正常モード切換パルス
が出力されると正常モード信号を出力し、前記第２のカ
ウンタから前記非正常モード切換パルスが出力されると
非正常モード信号を出力する第３の論理ゲート群と、前
記第３の論理ゲート群から前記正常モード信号が出力さ
れている間に前記第１の論理ゲート群から前記立下りエ
ッジパルスが出力されるか、又は、前記第３の論理ゲー
ト群から前記非正常モード信号が出力されている間に前
記第２の論理ゲート群から前記立下りエッジパルス或い
は前記水平同期信号成分の１周期よりも少しだけ後のタ
イミングのパルスが出力されると、前記第２のカウンタ
にリセット信号を出力する第４の論理ゲート群と、前記
第３の論理ゲート群から前記正常モード信号が出力され
ている間に前記第２の論理ゲート群から前記立下りエッ
ジパルス或いは前記水平同期信号成分の１周期よりも少
しだけ後のタイミングのパルスが出力されるか、又は、
前記第３の論理ゲート群から前記非正常モード信号が出
力されている間に前記第１の論理ゲート群から前記立下
りエッジパルスが出力されると、前記第２のカウンタに
カウント信号を出力する第５の論理ゲート群と、前記第
３の論理ゲート群から前記正常モード信号が出力されて
いる状態では前記判別期間内に存在する前記立下りエッ
ジパルスを水平同期信号発生信号とし、前記第３の論理
ゲート群から前記非正常モード信号が出力されている状
態では存在する前記立下りエッジパルスを水平同期信号
発生信号として出力する第６の論理ゲート群とからなる
コントロール回路と、前記コントロール回路から前記水平同期信号発生信号が
出力されるか、又は、前記第１のカウンタから前記水平
同期信号成分の１周期よりも少しだけ後のタイミングの
パルスが出力されると、一定幅のパルスを水平同期信号
として出力する水平同期信号発生回路とを具備したことを特徴とする水平同期信号処理回路。