JPH0778994A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH0778994A JPH0778994A JP22169393A JP22169393A JPH0778994A JP H0778994 A JPH0778994 A JP H0778994A JP 22169393 A JP22169393 A JP 22169393A JP 22169393 A JP22169393 A JP 22169393A JP H0778994 A JPH0778994 A JP H0778994A
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Abstract
(57)【要約】
【目的】 従来よりもサブスレッショルド特性と電流駆
動力の向上が図られ、Ｘ線などの放射線環境下において
もより高信頼度に動作しうるＳＯＩ構造のＭＯＳトラン
ジスタおよびＣＭＯＳデバイスを提供すること。 【構成】 本ＳＯＩ構造のＭＯＳトランジスタでは、チ
ャネル部下方の埋め込み酸化膜をソースおよびドレイン
拡散層下方の埋め込み酸化膜よりも薄くした。 【効果】 チャネル部下方の埋め込み酸化膜が薄いの
で、Ｘ線などの放射線の照射による埋め込み酸化膜中の
生成電荷量が小さくなり、より高信頼度のデバイス動作
が実現した。また、従来よりもサブスレッショルド特性
と動作電流が向上し、低電圧における高速動作が可能と
なる。さらに、ソースおよびドレイン拡散層下方の埋め
込み酸化膜が厚いので、ソース、ドレインの容量が低減
できる。
動力の向上が図られ、Ｘ線などの放射線環境下において
もより高信頼度に動作しうるＳＯＩ構造のＭＯＳトラン
ジスタおよびＣＭＯＳデバイスを提供すること。 【構成】 本ＳＯＩ構造のＭＯＳトランジスタでは、チ
ャネル部下方の埋め込み酸化膜をソースおよびドレイン
拡散層下方の埋め込み酸化膜よりも薄くした。 【効果】 チャネル部下方の埋め込み酸化膜が薄いの
で、Ｘ線などの放射線の照射による埋め込み酸化膜中の
生成電荷量が小さくなり、より高信頼度のデバイス動作
が実現した。また、従来よりもサブスレッショルド特性
と動作電流が向上し、低電圧における高速動作が可能と
なる。さらに、ソースおよびドレイン拡散層下方の埋め
込み酸化膜が厚いので、ソース、ドレインの容量が低減
できる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置およ
びその製造方法に関し、特にＳＯＩ（Silicon on Insul
ator)構造を有するＭＯＳ型半導体装置およびその製造
方法に関する。
びその製造方法に関し、特にＳＯＩ（Silicon on Insul
ator)構造を有するＭＯＳ型半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】従来のＳＯＩ構造を有するＭＯＳ型半導
体装置の一例として、ＳＩＭＯＸ(Separation by IMpla
nted-OXygen)法により作成した超薄膜ＳＯＩ構造のＣＭ
ＯＳデバイスを図２に示す。ここで２１はｎ型（１０
０）Ｓｉ基板、２２は酸素イオンを打ち込んで形成した
埋め込みＳｉＯ2層（埋め込み酸化膜）、２９はその上
のＳｉ層すなわちＳＯＩ層である。ｎＭＯＳトランジス
タはこのＳＯＩ層上に、ｎ＋層２３と２５をソースとド
レイン、ｐ層２４をチャネル部として形成され、ｐＭＯ
Ｓトランジスタはｐ＋層２６と２８をドレインとソー
ス、ｎ層２７をチャネル部として形成されている。２０
１は素子分離のためのフィールド酸化膜、２０２はゲー
ト酸化膜、２０３はポリシリコンゲート電極である。ま
た、ＳＯＩ層２９の厚さは約７０ｎｍから１５０ｎｍ程
度と薄く形成され、埋め込み酸化膜２２の厚さは約３５
０ｎｍから５５０ｎｍ程度と厚く形成されている。この
ＳＯＩ構造ＣＭＯＳデバイスでは、バルクＳｉに形成さ
れた通常構造のＣＭＯＳデバイスに比べて、１）短チャ
ネル効果を抑制できる、２）サブスレッショルド係数を
縮小でき急俊な電流立上り特性が実現できる、３）拡散
層容量と配線容量を低減できる、４）ラッチアップを防
止できる、６）アルファ線、Ｘ線などの放射線による論
理回路の情報反転、すなわちソフトエラーを防止でき
る、７）製造プロセスを簡略化できるなどの利点があ
る。
体装置の一例として、ＳＩＭＯＸ(Separation by IMpla
nted-OXygen)法により作成した超薄膜ＳＯＩ構造のＣＭ
ＯＳデバイスを図２に示す。ここで２１はｎ型（１０
０）Ｓｉ基板、２２は酸素イオンを打ち込んで形成した
埋め込みＳｉＯ2層（埋め込み酸化膜）、２９はその上
のＳｉ層すなわちＳＯＩ層である。ｎＭＯＳトランジス
タはこのＳＯＩ層上に、ｎ＋層２３と２５をソースとド
レイン、ｐ層２４をチャネル部として形成され、ｐＭＯ
Ｓトランジスタはｐ＋層２６と２８をドレインとソー
ス、ｎ層２７をチャネル部として形成されている。２０
１は素子分離のためのフィールド酸化膜、２０２はゲー
ト酸化膜、２０３はポリシリコンゲート電極である。ま
た、ＳＯＩ層２９の厚さは約７０ｎｍから１５０ｎｍ程
度と薄く形成され、埋め込み酸化膜２２の厚さは約３５
０ｎｍから５５０ｎｍ程度と厚く形成されている。この
ＳＯＩ構造ＣＭＯＳデバイスでは、バルクＳｉに形成さ
れた通常構造のＣＭＯＳデバイスに比べて、１）短チャ
ネル効果を抑制できる、２）サブスレッショルド係数を
縮小でき急俊な電流立上り特性が実現できる、３）拡散
層容量と配線容量を低減できる、４）ラッチアップを防
止できる、６）アルファ線、Ｘ線などの放射線による論
理回路の情報反転、すなわちソフトエラーを防止でき
る、７）製造プロセスを簡略化できるなどの利点があ
る。
【０００３】
【発明が解決しようとする課題】ＳＯＩ構造のＣＭＯＳ
デバイスには上記の利点があるものの、低電圧動作が必
須のディープサブミクロンＵＬＳＩの基本デバイスとし
て使用するには、一層の高性能化が必要であり、とくに
サブスレッショルド特性と電流駆動力の向上が重要であ
る。また宇宙空間などの放射線環境下で動作させる電子
装置や電子計算機用ＣＭＯＳとしては、前述の６）のソ
フトエラー防止効果により、ＳＯＩ構造が極めて有用で
あるが、以下の課題がある。すなわち、宇宙空間などの
放射線環境下では、ソフトエラーに加えてＸ線などの放
射線が酸化膜中に正の固定電荷を生成し、これによりし
きい値が変動するとの大きな問題がある。とくにＳＯＩ
構造デバイスでは、ゲート酸化膜と埋め込み酸化膜の両
方において、Ｘ線などの放射線が固定電荷を生成し、こ
れらがしきい値の変動要因になる。埋め込み酸化膜中の
固定電荷の生成は、実効的に基板バイアスを変化させ、
これによりしきい値の変動が生じる。従来、ＳＯＩ構造
の埋め込み酸化膜は、図２に示したように約３５０ｎｍ
から５５０ｎｍ程度と厚く形成されており、このためそ
の中に生成される正電荷の量も多く、これによるしきい
値の変動も大きいとの重大な問題があった。
デバイスには上記の利点があるものの、低電圧動作が必
須のディープサブミクロンＵＬＳＩの基本デバイスとし
て使用するには、一層の高性能化が必要であり、とくに
サブスレッショルド特性と電流駆動力の向上が重要であ
る。また宇宙空間などの放射線環境下で動作させる電子
装置や電子計算機用ＣＭＯＳとしては、前述の６）のソ
フトエラー防止効果により、ＳＯＩ構造が極めて有用で
あるが、以下の課題がある。すなわち、宇宙空間などの
放射線環境下では、ソフトエラーに加えてＸ線などの放
射線が酸化膜中に正の固定電荷を生成し、これによりし
きい値が変動するとの大きな問題がある。とくにＳＯＩ
構造デバイスでは、ゲート酸化膜と埋め込み酸化膜の両
方において、Ｘ線などの放射線が固定電荷を生成し、こ
れらがしきい値の変動要因になる。埋め込み酸化膜中の
固定電荷の生成は、実効的に基板バイアスを変化させ、
これによりしきい値の変動が生じる。従来、ＳＯＩ構造
の埋め込み酸化膜は、図２に示したように約３５０ｎｍ
から５５０ｎｍ程度と厚く形成されており、このためそ
の中に生成される正電荷の量も多く、これによるしきい
値の変動も大きいとの重大な問題があった。
【０００４】
【課題を解決するための手段】本発明のＳＯＩ構造ＭＯ
ＳトランジスタおよびＣＭＯＳデバイスは、ＭＯＳトラ
ンジスタのチャネル部下方の埋め込み酸化膜を従来より
も薄くし、一方ソース、ドレイン拡散層下方の埋め込み
酸化膜を従来通り厚く保持したものである。すなわち図
１に示すように、ＭＯＳトランジスタのチャネル部１０
５の下方の埋め込み酸化膜１２を、ソース、ドレイン拡
散層１０３、１０４の下方の埋め込み酸化膜１３よりも
薄くしたものである。また本発明は、厚さの異なる二種
類の埋め込み酸化膜を、ともに酸素イオンの打ち込み
法、すなわちＳＩＭＯＸ(Separation by IMplanted-OXy
gen)法にて形成したものである。そしてチャネル部下方
の薄い埋め込み酸化膜１２の形成をフィールド酸化膜形
成前に行ない、拡散層下方の厚い埋め込み酸化膜１３の
形成をゲート電極形成後に行なうものである。１３の形
成は、ゲート電極とその上に堆積した厚いレジスト膜を
マスクとして酸素イオンを打ち込み、自己整合的に行な
う。さらに前記の拡散層下方の酸化膜１３の形成を、側
壁にスペーサ酸化膜を有するゲート電極とその上に堆積
した厚いレジスト膜をマスクとして、酸素イオン打ち込
みにより行なうものである。
ＳトランジスタおよびＣＭＯＳデバイスは、ＭＯＳトラ
ンジスタのチャネル部下方の埋め込み酸化膜を従来より
も薄くし、一方ソース、ドレイン拡散層下方の埋め込み
酸化膜を従来通り厚く保持したものである。すなわち図
１に示すように、ＭＯＳトランジスタのチャネル部１０
５の下方の埋め込み酸化膜１２を、ソース、ドレイン拡
散層１０３、１０４の下方の埋め込み酸化膜１３よりも
薄くしたものである。また本発明は、厚さの異なる二種
類の埋め込み酸化膜を、ともに酸素イオンの打ち込み
法、すなわちＳＩＭＯＸ(Separation by IMplanted-OXy
gen)法にて形成したものである。そしてチャネル部下方
の薄い埋め込み酸化膜１２の形成をフィールド酸化膜形
成前に行ない、拡散層下方の厚い埋め込み酸化膜１３の
形成をゲート電極形成後に行なうものである。１３の形
成は、ゲート電極とその上に堆積した厚いレジスト膜を
マスクとして酸素イオンを打ち込み、自己整合的に行な
う。さらに前記の拡散層下方の酸化膜１３の形成を、側
壁にスペーサ酸化膜を有するゲート電極とその上に堆積
した厚いレジスト膜をマスクとして、酸素イオン打ち込
みにより行なうものである。
【０００５】
【作用】本発明のＳＯＩ構造ではチャネル部下方の酸化
膜厚を薄くしたので、サブスレッショルド係数が従来よ
りも縮小し、電流駆動力も向上することが明らかであ
る。なぜなら、酸化膜の比誘電率が３．９であるのに対
し、Ｓｉの比誘電率は１１．９と大きく、埋め込み酸化
膜の薄膜化により同酸化膜とＳｉ基板にかかるゲート電
圧成分が減少し、一方チャネル部のＳＯＩ層とゲート酸
化膜にかかる電圧成分は増大してＳＯＩ層表面の空乏層
容量が減少するからである。またチャネル部下方の埋め
込み酸化膜が薄いので、デバイス全体の埋め込み酸化膜
の体積総量が大幅に縮小されており、Ｘ線などの放射線
がデバイスに照射しても、該膜中の生成電荷量を従来よ
りもずっと低減することができた。この結果、生成電荷
による基板電位の変動を、より低い値に抑えることがで
きた。Ｘ線などの放射線により酸化膜中に生成される電
荷Ｑは次式で与えられる。 Ｑ＝ｑＡ・Tox・ｎox （１） ここでｑは電子電荷、Ａは酸化膜の占有面積、Ｔoxは酸
化膜厚、ｎoxは単位体積当りの正電荷の生成量である。
この電荷Ｑによる基板バイアスの変動ΔＶsubは次式で
与えられる。 ΔＶsub〜Ｑ／Ｃox＝ｑ・Tox2・ｎox／εox （２） ここで、Ｃoxは酸化膜容量、εoxは酸化膜の誘電率であ
る。
膜厚を薄くしたので、サブスレッショルド係数が従来よ
りも縮小し、電流駆動力も向上することが明らかであ
る。なぜなら、酸化膜の比誘電率が３．９であるのに対
し、Ｓｉの比誘電率は１１．９と大きく、埋め込み酸化
膜の薄膜化により同酸化膜とＳｉ基板にかかるゲート電
圧成分が減少し、一方チャネル部のＳＯＩ層とゲート酸
化膜にかかる電圧成分は増大してＳＯＩ層表面の空乏層
容量が減少するからである。またチャネル部下方の埋め
込み酸化膜が薄いので、デバイス全体の埋め込み酸化膜
の体積総量が大幅に縮小されており、Ｘ線などの放射線
がデバイスに照射しても、該膜中の生成電荷量を従来よ
りもずっと低減することができた。この結果、生成電荷
による基板電位の変動を、より低い値に抑えることがで
きた。Ｘ線などの放射線により酸化膜中に生成される電
荷Ｑは次式で与えられる。 Ｑ＝ｑＡ・Tox・ｎox （１） ここでｑは電子電荷、Ａは酸化膜の占有面積、Ｔoxは酸
化膜厚、ｎoxは単位体積当りの正電荷の生成量である。
この電荷Ｑによる基板バイアスの変動ΔＶsubは次式で
与えられる。 ΔＶsub〜Ｑ／Ｃox＝ｑ・Tox2・ｎox／εox （２） ここで、Ｃoxは酸化膜容量、εoxは酸化膜の誘電率であ
る。
【０００６】上式（２）より、チャネル部下方の酸化膜
を薄くして生成電荷量を軽減すれば、ＭＯＳトランジス
タの基板電位変動が抑えられ、従ってしきい値変動も従
来よりずっと小さくできることが明らかである。また本
発明では、拡散層下方の酸化膜を従来通り厚く保持した
ので、ＳＯＩ構造デバイスの大きな利点である拡散層容
量の低減効果が保たれるほか、短チャネル効果の抑制、
サブスレッショルド係数の縮小、ラッチアップの防止、
アルファ線、Ｘ線などの放射線によるソフトエラーの防
止などのＳＯＩ構造の特徴がそのまま保たれている。さ
らに本発明は、チャネル部下方と拡散層下方の二種類の
埋め込み酸化膜をともにＳＩＭＯＸ(Separation by IMp
lanted-OXygen)法にて形成したので、両者の埋め込み酸
化膜厚を容易に相違させることができた。またチャネル
部下方の薄い酸化膜形成をフィールド酸化膜形成前に行
ない、拡散層下方の厚い酸化膜形成をゲート電極形成後
にゲート電極部をマスクとした酸素イオン打ち込みによ
り自己整合的に行なうので、チャネル部下方の酸化膜を
拡散層下方の酸化膜よりも薄く形成でき、かつ両者の正
確な位置設定が可能となった。さらに上記の拡散層下方
の厚い酸化膜形成を、側壁酸化膜を有するゲート電極を
マスクとした酸素イオン打ち込みにより行なうので、ゲ
ート酸化膜への横方向のイオン打ち込みの影響を除去す
ることができた。なお前記のゲート電極部をマスクとし
た酸素イオン打ち込み法では、図１に示されるフィール
ド酸化膜１５へも酸素イオンが打ち込まれる。この結
果、フィールド酸化膜の横方向への広がりが生じるが、
あらかじめこの広がり量を考慮した上でデバイスを設計
すればなんらの悪影響も生じない。フィールド酸化膜の
下方への広がりも生じるが、これはデバイス特性に影響
しない。
を薄くして生成電荷量を軽減すれば、ＭＯＳトランジス
タの基板電位変動が抑えられ、従ってしきい値変動も従
来よりずっと小さくできることが明らかである。また本
発明では、拡散層下方の酸化膜を従来通り厚く保持した
ので、ＳＯＩ構造デバイスの大きな利点である拡散層容
量の低減効果が保たれるほか、短チャネル効果の抑制、
サブスレッショルド係数の縮小、ラッチアップの防止、
アルファ線、Ｘ線などの放射線によるソフトエラーの防
止などのＳＯＩ構造の特徴がそのまま保たれている。さ
らに本発明は、チャネル部下方と拡散層下方の二種類の
埋め込み酸化膜をともにＳＩＭＯＸ(Separation by IMp
lanted-OXygen)法にて形成したので、両者の埋め込み酸
化膜厚を容易に相違させることができた。またチャネル
部下方の薄い酸化膜形成をフィールド酸化膜形成前に行
ない、拡散層下方の厚い酸化膜形成をゲート電極形成後
にゲート電極部をマスクとした酸素イオン打ち込みによ
り自己整合的に行なうので、チャネル部下方の酸化膜を
拡散層下方の酸化膜よりも薄く形成でき、かつ両者の正
確な位置設定が可能となった。さらに上記の拡散層下方
の厚い酸化膜形成を、側壁酸化膜を有するゲート電極を
マスクとした酸素イオン打ち込みにより行なうので、ゲ
ート酸化膜への横方向のイオン打ち込みの影響を除去す
ることができた。なお前記のゲート電極部をマスクとし
た酸素イオン打ち込み法では、図１に示されるフィール
ド酸化膜１５へも酸素イオンが打ち込まれる。この結
果、フィールド酸化膜の横方向への広がりが生じるが、
あらかじめこの広がり量を考慮した上でデバイスを設計
すればなんらの悪影響も生じない。フィールド酸化膜の
下方への広がりも生じるが、これはデバイス特性に影響
しない。
【０００７】
【実施例】本発明の第一の実施例を図１により説明す
る。第一の実施例は本発明による超薄膜ＳＯＩ構造のｎ
ＭＯＳトランジスタを、ＳＩＭＯＸ法により試作した例
である。図１において１１はｐ型Ｓｉ（１００）基板で
ある。１２はＳｉ基板１１に酸素イオンを約７０ｋｅＶ
から９０ｋｅＶで、約１×１０18から１．５×１０18／
ｃｍ2の量、打ち込み、その後約１２００℃から約１４
００℃の熱処理を加えて形成した埋め込み酸化膜であ
る。この酸化膜はＳｉ表面より深さ約０．１９μｍの位
置を中心に、深さ方向に約０．２５μｍの厚さを持つ。
１４は埋め込み酸化膜１２上のＳｉ結晶層すなわちＳＯ
Ｉ層であり、厚さ約６５ｎｍである。１５はＬＯＣＯＳ
（local oxidation of silicon)法によるフィールド酸
化膜である。１０１は該ＳＯＩ層上に熱酸化法により形
成したゲート酸化膜であり、その厚さは約５から２５ｎ
ｍであり、１０２はその上に堆積したポリシリコンゲー
ト電極層であり、１０１および１０２は紫外線リソグラ
フィーまたは電子線（ＥＢ）リソグラフィーにより加工
した。１０３および１０４はこのゲート電極とその上の
レジスト膜をマスクとして、ＳＯＩ層１４上に砒素イオ
ン打ち込みにより形成した ｎ＋拡散層であり、それぞれｎＭＯＳトランジスタのソ
ースおよびドレイン部となる。１０５がトランジスタの
チャネル部である。また１３は拡散層形成後に引き続い
て、ゲート電極とその上のレジスト膜をマスクとして、
酸素イオンを約２００ｋｅＶで約１．５×１０18から
２．５×１０18／ｃｍ2の量、打ち込み、その後約１２
００℃から約１４００℃の熱処理を加えて形成した埋め
込み酸化膜である。この酸化膜は自己整合的に、拡散層
１０３および１０４の下方に限定されて形成され、Ｓｉ
表面より深さ約０．５μｍの位置を中心として深さ方向
に約０．５μｍの厚さを持つ。なおレジスト膜厚は約１
μｍから２μｍとした。以下通常のＭＯＳ超ＬＳＩプロ
セスに従って、本実施例の超薄膜ＳＯＩ構造のｎＭＯＳ
トランジスタを作成した。本実施例によれば、ＭＯＳト
ランジスタのソース、ドレイン拡散層下方の埋め込み酸
化膜厚が０．５μｍであるのに対し、チャネル部下方の
埋め込み酸化膜は厚さ０．２５μｍと従来（約０．５μ
ｍ）よりもずっと薄く形成されている。このため従来よ
りもサブスレッショルド係数が縮小し、動作電流が大き
くとれた。またＸ線などの放射線がデバイスに照射して
も、チャネル部下方の酸化膜での正電荷の生成が従来よ
りも大幅に軽減でき、このためずっと高信頼度のトラン
ジスタ動作が実現できた。また拡散層下方の埋め込み酸
化膜は、従来どおりに厚く形成されているので、拡散層
容量は小さく保たれている。
る。第一の実施例は本発明による超薄膜ＳＯＩ構造のｎ
ＭＯＳトランジスタを、ＳＩＭＯＸ法により試作した例
である。図１において１１はｐ型Ｓｉ（１００）基板で
ある。１２はＳｉ基板１１に酸素イオンを約７０ｋｅＶ
から９０ｋｅＶで、約１×１０18から１．５×１０18／
ｃｍ2の量、打ち込み、その後約１２００℃から約１４
００℃の熱処理を加えて形成した埋め込み酸化膜であ
る。この酸化膜はＳｉ表面より深さ約０．１９μｍの位
置を中心に、深さ方向に約０．２５μｍの厚さを持つ。
１４は埋め込み酸化膜１２上のＳｉ結晶層すなわちＳＯ
Ｉ層であり、厚さ約６５ｎｍである。１５はＬＯＣＯＳ
（local oxidation of silicon)法によるフィールド酸
化膜である。１０１は該ＳＯＩ層上に熱酸化法により形
成したゲート酸化膜であり、その厚さは約５から２５ｎ
ｍであり、１０２はその上に堆積したポリシリコンゲー
ト電極層であり、１０１および１０２は紫外線リソグラ
フィーまたは電子線（ＥＢ）リソグラフィーにより加工
した。１０３および１０４はこのゲート電極とその上の
レジスト膜をマスクとして、ＳＯＩ層１４上に砒素イオ
ン打ち込みにより形成した ｎ＋拡散層であり、それぞれｎＭＯＳトランジスタのソ
ースおよびドレイン部となる。１０５がトランジスタの
チャネル部である。また１３は拡散層形成後に引き続い
て、ゲート電極とその上のレジスト膜をマスクとして、
酸素イオンを約２００ｋｅＶで約１．５×１０18から
２．５×１０18／ｃｍ2の量、打ち込み、その後約１２
００℃から約１４００℃の熱処理を加えて形成した埋め
込み酸化膜である。この酸化膜は自己整合的に、拡散層
１０３および１０４の下方に限定されて形成され、Ｓｉ
表面より深さ約０．５μｍの位置を中心として深さ方向
に約０．５μｍの厚さを持つ。なおレジスト膜厚は約１
μｍから２μｍとした。以下通常のＭＯＳ超ＬＳＩプロ
セスに従って、本実施例の超薄膜ＳＯＩ構造のｎＭＯＳ
トランジスタを作成した。本実施例によれば、ＭＯＳト
ランジスタのソース、ドレイン拡散層下方の埋め込み酸
化膜厚が０．５μｍであるのに対し、チャネル部下方の
埋め込み酸化膜は厚さ０．２５μｍと従来（約０．５μ
ｍ）よりもずっと薄く形成されている。このため従来よ
りもサブスレッショルド係数が縮小し、動作電流が大き
くとれた。またＸ線などの放射線がデバイスに照射して
も、チャネル部下方の酸化膜での正電荷の生成が従来よ
りも大幅に軽減でき、このためずっと高信頼度のトラン
ジスタ動作が実現できた。また拡散層下方の埋め込み酸
化膜は、従来どおりに厚く形成されているので、拡散層
容量は小さく保たれている。
【０００８】図３、図４には本実施例のｎＭＯＳトラン
ジスタのデバイス性能を従来デバイスと比較して示し
た。試料トランジスタのゲート長は１．２５μｍ、ゲー
ト幅は１５μｍであり、ドレイン構造は通常のシングル
ドレイン構造である。図３は、トランジスタのドレイン
電流対ゲート電圧特性の実験結果である。本発明では従
来よりもサブスレッショルド電流の勾配が大きく、従っ
てサブスレッショルド係数値がより小さくなり、動作電
流も大きくなった。これは前述したように埋め込み酸化
膜が薄く、チャネル部のＳＯＩ層にかかるゲート電圧成
分が増加するからである。
ジスタのデバイス性能を従来デバイスと比較して示し
た。試料トランジスタのゲート長は１．２５μｍ、ゲー
ト幅は１５μｍであり、ドレイン構造は通常のシングル
ドレイン構造である。図３は、トランジスタのドレイン
電流対ゲート電圧特性の実験結果である。本発明では従
来よりもサブスレッショルド電流の勾配が大きく、従っ
てサブスレッショルド係数値がより小さくなり、動作電
流も大きくなった。これは前述したように埋め込み酸化
膜が薄く、チャネル部のＳＯＩ層にかかるゲート電圧成
分が増加するからである。
【０００９】図４は、Ｘ線を照射した時のしきい値電圧
の変動を、従来デバイスと比較した実験結果である。照
射Ｘ線の発生方式は管球式であり、ターゲット電極には
タングステンを用いている。照射Ｘ線の平均エネルギー
は５から１５ｋｅＶであり、Ｘ線照射量は最大２×１０
6ｒａｄまでである。結果を見ると、本発明デバイスで
は従来よりもしきい値の変動が１／２以下に抑えられ、
耐放射線性が大きく向上したことが明らかである。これ
はチャネル部下方の埋め込み酸化膜１２の厚さが約０．
５μｍと薄膜化され、Ｘ線による酸化膜１２中での電荷
生成量が小さく抑えられ、この電荷による基板バイアス
効果が低減したためである。
の変動を、従来デバイスと比較した実験結果である。照
射Ｘ線の発生方式は管球式であり、ターゲット電極には
タングステンを用いている。照射Ｘ線の平均エネルギー
は５から１５ｋｅＶであり、Ｘ線照射量は最大２×１０
6ｒａｄまでである。結果を見ると、本発明デバイスで
は従来よりもしきい値の変動が１／２以下に抑えられ、
耐放射線性が大きく向上したことが明らかである。これ
はチャネル部下方の埋め込み酸化膜１２の厚さが約０．
５μｍと薄膜化され、Ｘ線による酸化膜１２中での電荷
生成量が小さく抑えられ、この電荷による基板バイアス
効果が低減したためである。
【００１０】本発明の第二の実施例を図５により説明す
る。第二の実施例は、本発明による超薄膜ＳＯＩ構造の
ＣＭＯＳデバイスを、ＳＩＭＯＸ法により試作した例で
ある。図４において４１はｎ型（１００）Ｓｉ基板、４
２はＳｉ基板４１に酸素イオンを約７０ｋｅＶから９０
ｋｅＶで、約１×１０18から１．５×１０18／ｃｍ2の
量、打ち込み、その後約１２００℃から約１４００℃の
熱処理を加えて形成した埋め込み酸化膜である。この酸
化膜はＳｉ表面より深さ約０．１９μｍの位置を中心
に、深さ方向に約０．２５μｍの厚さを持つ。４４は埋
め込み酸化膜４２上のＳｉ結晶層すなわちＳＯＩ層であ
り、厚さ約６５ｎｍである。該ＳＯＩ層形成後、このＳ
ＯＩ層に燐イオンを打ち込んで、ｎウェルを形成する。
次いでｎウェル上に作成する熱酸化膜をマスクとしてＳ
ＯＩ層にボロンイオンを打ち込み、ｎウェル対して自己
整合的にｐウェルを形成してダブルウェル構造とする。
次いで、ＬＯＣＯＳ（local oxidation of silicon)法
によりフィールド酸化膜４５を形成する。４０１は該Ｓ
ＯＩ層上に熱酸化法により形成したゲート酸化膜であ
り、その厚さは約５から２５ｎｍであり、４０２はその
上に堆積したポリシリコンゲート電極層であり、４０１
および４０２は紫外線リソグラフィーまたは電子線（Ｅ
Ｂ）リソグラフィーにより加工した。４０３および４０
４はこのゲート電極とその上のレジスト膜をマスクとし
て、ｐウェルに砒素イオンを打ち込んで形成したｎ＋拡
散層であり、それぞれｎＭＯＳトランジスタのソースお
よびドレイン部となる。４０５がｎＭＯＳトランジスタ
のチャネル部である。４０６および４０７はゲート電極
とその上のレジスト膜をマスクとして、ｎウェルにボロ
ンイオンを打ち込んで形成したｐ＋拡散層であり、それ
ぞれｐＭＯＳトランジスタのソースおよびドレイン部と
なる。４０８がｐＭＯＳトランジスタのチャネル部であ
る。また４３はゲート電極とその上のレジスト膜をマス
クとして、拡散層形成後に引き続いて、酸素イオンを約
２００ｋｅＶで約１．５×１０18から２．５×１０18／
ｃｍ2の量、打ち込み、その後約１２００℃から約１４
００℃の熱処理を加えて形成した埋め込み酸化膜であ
る。この酸化膜は自己整合的に、ｎ＋拡散層４０３、４
０４およびｐ＋拡散層４０６、４０７の下方に限定され
て形成され、Ｓｉ表面より深さ約０．５μｍの位置を中
心として深さ方向に約０．５μｍの厚さを持つ。以下通
常のＭＯＳ超ＬＳＩプロセスに従って、本実施例のＣＭ
ＯＳデバイスを作成した。 本実施例によれば、ｎ、ｐ
両ＭＯＳトランジスタのソース、ドレイン拡散層下方の
埋め込み酸化膜厚が０．５μｍであるのに対し、チャネ
ル部下方の埋め込み酸化膜は厚さ０．２５μｍと従来
（約０．５μｍ）よりもずっと薄く形成されている。こ
のため第一の実施例と同様に、ｎ、ｐ両ＭＯＳトランジ
スタのサブスレッショルド係数が従来よりも減少し、動
作電流が向上した。この結果、低電圧かつ高速のＣＭＯ
Ｓ回路動作が実現した。またＸ線などの放射線がデバイ
スに照射しても、チャネル部下方の酸化膜での正電荷の
生成が従来よりも大幅に軽減でき、ずっと高信頼度のＣ
ＭＯＳデバイスが実現できた。また拡散層下方の埋め込
み酸化膜は、従来どおりに厚く形成されているので、拡
散層容量は小さく保たれている。
る。第二の実施例は、本発明による超薄膜ＳＯＩ構造の
ＣＭＯＳデバイスを、ＳＩＭＯＸ法により試作した例で
ある。図４において４１はｎ型（１００）Ｓｉ基板、４
２はＳｉ基板４１に酸素イオンを約７０ｋｅＶから９０
ｋｅＶで、約１×１０18から１．５×１０18／ｃｍ2の
量、打ち込み、その後約１２００℃から約１４００℃の
熱処理を加えて形成した埋め込み酸化膜である。この酸
化膜はＳｉ表面より深さ約０．１９μｍの位置を中心
に、深さ方向に約０．２５μｍの厚さを持つ。４４は埋
め込み酸化膜４２上のＳｉ結晶層すなわちＳＯＩ層であ
り、厚さ約６５ｎｍである。該ＳＯＩ層形成後、このＳ
ＯＩ層に燐イオンを打ち込んで、ｎウェルを形成する。
次いでｎウェル上に作成する熱酸化膜をマスクとしてＳ
ＯＩ層にボロンイオンを打ち込み、ｎウェル対して自己
整合的にｐウェルを形成してダブルウェル構造とする。
次いで、ＬＯＣＯＳ（local oxidation of silicon)法
によりフィールド酸化膜４５を形成する。４０１は該Ｓ
ＯＩ層上に熱酸化法により形成したゲート酸化膜であ
り、その厚さは約５から２５ｎｍであり、４０２はその
上に堆積したポリシリコンゲート電極層であり、４０１
および４０２は紫外線リソグラフィーまたは電子線（Ｅ
Ｂ）リソグラフィーにより加工した。４０３および４０
４はこのゲート電極とその上のレジスト膜をマスクとし
て、ｐウェルに砒素イオンを打ち込んで形成したｎ＋拡
散層であり、それぞれｎＭＯＳトランジスタのソースお
よびドレイン部となる。４０５がｎＭＯＳトランジスタ
のチャネル部である。４０６および４０７はゲート電極
とその上のレジスト膜をマスクとして、ｎウェルにボロ
ンイオンを打ち込んで形成したｐ＋拡散層であり、それ
ぞれｐＭＯＳトランジスタのソースおよびドレイン部と
なる。４０８がｐＭＯＳトランジスタのチャネル部であ
る。また４３はゲート電極とその上のレジスト膜をマス
クとして、拡散層形成後に引き続いて、酸素イオンを約
２００ｋｅＶで約１．５×１０18から２．５×１０18／
ｃｍ2の量、打ち込み、その後約１２００℃から約１４
００℃の熱処理を加えて形成した埋め込み酸化膜であ
る。この酸化膜は自己整合的に、ｎ＋拡散層４０３、４
０４およびｐ＋拡散層４０６、４０７の下方に限定され
て形成され、Ｓｉ表面より深さ約０．５μｍの位置を中
心として深さ方向に約０．５μｍの厚さを持つ。以下通
常のＭＯＳ超ＬＳＩプロセスに従って、本実施例のＣＭ
ＯＳデバイスを作成した。 本実施例によれば、ｎ、ｐ
両ＭＯＳトランジスタのソース、ドレイン拡散層下方の
埋め込み酸化膜厚が０．５μｍであるのに対し、チャネ
ル部下方の埋め込み酸化膜は厚さ０．２５μｍと従来
（約０．５μｍ）よりもずっと薄く形成されている。こ
のため第一の実施例と同様に、ｎ、ｐ両ＭＯＳトランジ
スタのサブスレッショルド係数が従来よりも減少し、動
作電流が向上した。この結果、低電圧かつ高速のＣＭＯ
Ｓ回路動作が実現した。またＸ線などの放射線がデバイ
スに照射しても、チャネル部下方の酸化膜での正電荷の
生成が従来よりも大幅に軽減でき、ずっと高信頼度のＣ
ＭＯＳデバイスが実現できた。また拡散層下方の埋め込
み酸化膜は、従来どおりに厚く形成されているので、拡
散層容量は小さく保たれている。
【００１１】本発明の第三の実施例を図６により説明す
る。本実施例は第一の実施例と同じく超薄膜ＳＯＩ構造
のｎＭＯＳトランジスタの試作例であり、第一の実施例
と異なる点は、拡散層下方の酸化膜形成を、側壁酸化膜
を有するゲート電極をマスクとした酸素イオン打ち込み
により行なうことである。図６において、５１はｐ型Ｓ
ｉ（１００）基板、５２は第一の実施例と同様に基板５
１に酸素イオンを約７０ｋｅＶから９０ｋｅＶで、約１
×１０18から１．５×１０18／ｃｍ2の量、打ち込み、
高温の熱処理を加えて形成した埋め込み酸化膜である。
この酸化膜は表面より深さ約０．１９μｍの位置を中心
に、深さ方向に約０．２５μｍの厚さを持つ。５４はＳ
ＯＩ層であり、厚さ約６５ｎｍである。５５はフィール
ド酸化膜である。５０１はゲート酸化膜であり、５０２
はその上に堆積したポリシリコンゲート電極層であり、
５０７はこのゲート電極をマスクとして燐イオン打ち込
みにより形成した低不純物濃度の浅い拡散層である。５
０６はこの浅い拡散層５０７形成後に、ゲート電極の側
壁部にＨＬＤ（High Temperature Low Pressure Deposi
tion)法にて堆積したスペーサ酸化膜である。５０３お
よび５０４はこの側壁酸化膜を有するゲート電極とその
上のレジスト膜をマスクとして、ＳＯＩ層５４上に砒素
イオン打ち込みにより形成したｎ＋拡散層であり、それ
ぞれｎＭＯＳトランジスタのソースおよびドレイン部と
なる。５０５がトランジスタのチャネル部である。また
５３はゲート電極とその上のレジスト膜をマスクとし
て、拡散層５０３および５０４を形成後、引き続き酸素
イオンを約２００ｋｅＶで約１．５×１０18から２．５
×１０18／ｃｍ2の量、打ち込み、高温の熱処理を加え
て形成した埋め込み酸化膜である。この酸化膜は自己整
合的に、拡散層下方に限定され、表面より深さ約０．５
μｍの位置を中心として深さ方向に約０．５μｍの厚さ
を持つ。レジスト膜厚は約１μｍから２μｍとした。本
実施例によれば、前述した第一の実施例の効果に加えて
次のような新たな効果が得られた。すなわち本実施例で
は、拡散層下方の厚い酸化膜形成を、側壁酸化膜を有す
るゲート電極をマスクとした酸素イオン打ち込みにより
行なうので、ゲート酸化膜への横方向のイオン打ち込み
が防止でき、酸素イオンの注入によるゲート酸化膜の劣
化が防止できた。なお本実施例の埋め込み酸化膜の製法
が、第二の実施例にも適用でき、上記と同様の効果が得
られることは勿論である。
る。本実施例は第一の実施例と同じく超薄膜ＳＯＩ構造
のｎＭＯＳトランジスタの試作例であり、第一の実施例
と異なる点は、拡散層下方の酸化膜形成を、側壁酸化膜
を有するゲート電極をマスクとした酸素イオン打ち込み
により行なうことである。図６において、５１はｐ型Ｓ
ｉ（１００）基板、５２は第一の実施例と同様に基板５
１に酸素イオンを約７０ｋｅＶから９０ｋｅＶで、約１
×１０18から１．５×１０18／ｃｍ2の量、打ち込み、
高温の熱処理を加えて形成した埋め込み酸化膜である。
この酸化膜は表面より深さ約０．１９μｍの位置を中心
に、深さ方向に約０．２５μｍの厚さを持つ。５４はＳ
ＯＩ層であり、厚さ約６５ｎｍである。５５はフィール
ド酸化膜である。５０１はゲート酸化膜であり、５０２
はその上に堆積したポリシリコンゲート電極層であり、
５０７はこのゲート電極をマスクとして燐イオン打ち込
みにより形成した低不純物濃度の浅い拡散層である。５
０６はこの浅い拡散層５０７形成後に、ゲート電極の側
壁部にＨＬＤ（High Temperature Low Pressure Deposi
tion)法にて堆積したスペーサ酸化膜である。５０３お
よび５０４はこの側壁酸化膜を有するゲート電極とその
上のレジスト膜をマスクとして、ＳＯＩ層５４上に砒素
イオン打ち込みにより形成したｎ＋拡散層であり、それ
ぞれｎＭＯＳトランジスタのソースおよびドレイン部と
なる。５０５がトランジスタのチャネル部である。また
５３はゲート電極とその上のレジスト膜をマスクとし
て、拡散層５０３および５０４を形成後、引き続き酸素
イオンを約２００ｋｅＶで約１．５×１０18から２．５
×１０18／ｃｍ2の量、打ち込み、高温の熱処理を加え
て形成した埋め込み酸化膜である。この酸化膜は自己整
合的に、拡散層下方に限定され、表面より深さ約０．５
μｍの位置を中心として深さ方向に約０．５μｍの厚さ
を持つ。レジスト膜厚は約１μｍから２μｍとした。本
実施例によれば、前述した第一の実施例の効果に加えて
次のような新たな効果が得られた。すなわち本実施例で
は、拡散層下方の厚い酸化膜形成を、側壁酸化膜を有す
るゲート電極をマスクとした酸素イオン打ち込みにより
行なうので、ゲート酸化膜への横方向のイオン打ち込み
が防止でき、酸素イオンの注入によるゲート酸化膜の劣
化が防止できた。なお本実施例の埋め込み酸化膜の製法
が、第二の実施例にも適用でき、上記と同様の効果が得
られることは勿論である。
【００１２】
【発明の効果】本発明はＳＯＩ構造のＭＯＳトランジス
タおよびＣＭＯＳデバイスに関するものであり、ＭＯＳ
トランジスタのチャネル部下方の埋め込み酸化膜厚を従
来よりも薄くし、拡散層下方の埋め込み酸化膜厚よりも
薄くしたものである。これによりＭＯＳトランジスタの
サブスレッショルド特性と動作電流が、従来よりも向上
し、低電圧でより高速のＭＯＳトランジスタおよびＣＭ
ＯＳ動作が可能となった。またＸ線などの放射線が照射
しても、チャネル部下方の埋め込み酸化膜における電荷
生成が軽減し、これによるしきい値電圧の変動がより小
さく抑えられた。この結果、宇宙空間などの放射線環境
下におけるより高信頼度のデバイス動作が実現した。ま
たチャネル部下方の薄い埋め込み酸化膜の形成を、フィ
ールド酸化膜形成前の酸素イオン打ち込みにより行な
い、拡散層下方の厚い埋め込み酸化膜形成を、ゲート電
極部をマスクとした酸素イオン打ち込みにより自己整合
的に行なうので、両者の正確な厚さと位置の設定が可能
となった。
タおよびＣＭＯＳデバイスに関するものであり、ＭＯＳ
トランジスタのチャネル部下方の埋め込み酸化膜厚を従
来よりも薄くし、拡散層下方の埋め込み酸化膜厚よりも
薄くしたものである。これによりＭＯＳトランジスタの
サブスレッショルド特性と動作電流が、従来よりも向上
し、低電圧でより高速のＭＯＳトランジスタおよびＣＭ
ＯＳ動作が可能となった。またＸ線などの放射線が照射
しても、チャネル部下方の埋め込み酸化膜における電荷
生成が軽減し、これによるしきい値電圧の変動がより小
さく抑えられた。この結果、宇宙空間などの放射線環境
下におけるより高信頼度のデバイス動作が実現した。ま
たチャネル部下方の薄い埋め込み酸化膜の形成を、フィ
ールド酸化膜形成前の酸素イオン打ち込みにより行な
い、拡散層下方の厚い埋め込み酸化膜形成を、ゲート電
極部をマスクとした酸素イオン打ち込みにより自己整合
的に行なうので、両者の正確な厚さと位置の設定が可能
となった。
【図１】本発明の第一の実施例によるｎＭＯＳトランジ
スタを示す図である。
スタを示す図である。
【図２】従来の超薄膜ＳＯＩ構造のＣＭＯＳデバイスを
示す図である。
示す図である。
【図３】本発明の第一の実施例によるｎＭＯＳトランジ
スタの動作性能を示す図である。
スタの動作性能を示す図である。
【図４】本発明の第一の実施例のＸ線照射条件下におけ
る信頼性を示す図である。
る信頼性を示す図である。
【図５】本発明の第二の実施例による超薄膜ＳＯＩ構造
のＣＭＯＳデバイスを示す図である。
のＣＭＯＳデバイスを示す図である。
【図６】本発明の第三の実施例によるｎＭＯＳトランジ
スタを示す図である。
スタを示す図である。
１１…Ｓｉ基板、１２…チャネル部下方の埋め込み酸化
膜、１３…拡散層下方の埋め込み酸化膜、１４…ＳＯＩ
層、１５…フィールド酸化膜、１０１…ゲート酸化膜、
１０２…ポリシリコンゲート電極、１０３…ソース拡散
層、１０４…ドレイン拡散層、１０５…チャネル部。
膜、１３…拡散層下方の埋め込み酸化膜、１４…ＳＯＩ
層、１５…フィールド酸化膜、１０１…ゲート酸化膜、
１０２…ポリシリコンゲート電極、１０３…ソース拡散
層、１０４…ドレイン拡散層、１０５…チャネル部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 Ｊ
Claims (5)
- 【請求項１】半導体基板上に絶縁膜を介して形成した単
結晶半導体薄膜にＭＯＳトランジスタを有してなるＭＯ
Ｓ型半導体装置であって、 上記トランジスタのチャネル領域の下側の埋め込み絶縁
膜の厚さが、上記トランジスタのソースおよびドレイン
領域の下側の埋め込み絶縁膜の厚さよりも薄く形成され
ていることを特徴とするＭＯＳ型半導体装置。 - 【請求項２】半導体基板上に絶縁膜を介して形成した単
結晶半導体薄膜の第一導電型領域に第二導電型のＭＯＳ
トランジスタを有し、前記半導体薄膜の第二導電型領域
に第一導電型のＭＯＳトランジスタを有したＭＯＳ型半
導体装置であって、 上記第一導電型および第二導電型のＭＯＳトランジスタ
のチャネル領域下側の埋め込み絶縁膜の厚さが、上記第
一導電型および第二導電型のトランジスタのソースおよ
びドレイン領域下側の埋め込み絶縁膜の厚さよりも薄く
形成されていることを特徴とするＭＯＳ型半導体装置。 - 【請求項３】上記ＭＯＳトランジスタのチャネル領域下
側の埋め込み絶縁膜形成方法において、フィールド酸化
膜形成前に、半導体基板に酸素イオンを打ち込む工程を
含み、 上記ＭＯＳトランジスタのソースおよびドレイン領域下
側の埋め込み絶縁膜形成方法において、ゲート電極形成
後にゲート電極をマスクとして半導体基板に酸素イオン
を打ち込む工程を含み、 前記のフィールド酸化膜形成前の酸素イオン打ち込みエ
ネルギーが、前記のゲート電極形成後の酸素イオン打ち
込みエネルギーよりも小さいことを特徴とする請求項１
または請求項２に記載のＭＯＳ型半導体装置の埋め込み
絶縁膜製造方法。 - 【請求項４】上記ゲート電極形成後の酸素イオン打ち込
みにおいて、ゲート電極とその上に堆積した厚いレジス
ト膜をマスクとして酸素イオンを打ち込むことを特徴と
する請求項３に記載の製造方法。 - 【請求項５】上記ゲート電極形成後の酸素イオン打ち込
みにおいて、側壁部にスペーサ酸化膜を有するゲート電
極と、その上に堆積した厚いレジスト膜をマスクとして
酸素イオンを打ち込むことを特徴とする請求項４に記載
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22169393A JPH0778994A (ja) | 1993-09-07 | 1993-09-07 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22169393A JPH0778994A (ja) | 1993-09-07 | 1993-09-07 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778994A true JPH0778994A (ja) | 1995-03-20 |
Family
ID=16770803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22169393A Pending JPH0778994A (ja) | 1993-09-07 | 1993-09-07 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778994A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522034A (ja) * | 2002-03-28 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数の厚みを持つ埋め込み酸化膜上に形成される半導体装置およびその製造方法 |
| JP2005528797A (ja) * | 2002-06-04 | 2005-09-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | バルクシリコン基板中に、強化された（ｅｎｈａｎｃｅｄ）セルフアラインの絶縁領域を有するＳＯＩ半導体デバイスを製造する方法 |
| KR100546286B1 (ko) * | 1999-03-26 | 2006-01-26 | 삼성전자주식회사 | 에스오아이 트랜지스터의 제조방법 |
| JP2007524981A (ja) * | 2003-12-16 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン・オン・インシュレータ・ウェハの輪郭形成された絶縁体層および製造プロセス |
| US7323370B2 (en) | 2001-06-06 | 2008-01-29 | International Business Machines Corporation | SOI device with reduced junction capacitance |
| US7553713B2 (en) | 2004-10-29 | 2009-06-30 | Seiko Epson Corporation | Method of manufacturing semiconductor substrates and semiconductor devices |
| KR101140205B1 (ko) * | 2010-10-01 | 2012-05-02 | 한국과학기술원 | 반도체 소자 및 그 제조방법 |
| KR101670650B1 (ko) * | 2015-12-24 | 2016-11-01 | 한국 천문 연구원 | 방사선 측정센서용 트랜지스터의 제조방법 |
-
1993
- 1993-09-07 JP JP22169393A patent/JPH0778994A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546286B1 (ko) * | 1999-03-26 | 2006-01-26 | 삼성전자주식회사 | 에스오아이 트랜지스터의 제조방법 |
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| US7323370B2 (en) | 2001-06-06 | 2008-01-29 | International Business Machines Corporation | SOI device with reduced junction capacitance |
| JP2005522034A (ja) * | 2002-03-28 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数の厚みを持つ埋め込み酸化膜上に形成される半導体装置およびその製造方法 |
| JP2005528797A (ja) * | 2002-06-04 | 2005-09-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | バルクシリコン基板中に、強化された（ｅｎｈａｎｃｅｄ）セルフアラインの絶縁領域を有するＳＯＩ半導体デバイスを製造する方法 |
| JP2007524981A (ja) * | 2003-12-16 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン・オン・インシュレータ・ウェハの輪郭形成された絶縁体層および製造プロセス |
| US7935613B2 (en) | 2003-12-16 | 2011-05-03 | International Business Machines Corporation | Three-dimensional silicon on oxide device isolation |
| JP4701085B2 (ja) * | 2003-12-16 | 2011-06-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン・オン・インシュレータ・ウェハを製造するための方法 |
| US8405150B2 (en) | 2003-12-16 | 2013-03-26 | International Business Machines Corporation | Contoured insulator layer of silicon-on-insulator wafers and process of manufacture |
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| WO2017111537A1 (en) * | 2015-12-24 | 2017-06-29 | Korea Astronomy And Space Science Institute | The manufacturing method of transistor for radiation measuring sensor |
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