JPH0773146A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPH0773146A JPH0773146A JP5157009A JP15700993A JPH0773146A JP H0773146 A JPH0773146 A JP H0773146A JP 5157009 A JP5157009 A JP 5157009A JP 15700993 A JP15700993 A JP 15700993A JP H0773146 A JPH0773146 A JP H0773146A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- mode
- signal
- circuit
- pseudo sram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Calculators And Similar Devices (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
Abstract
(57)【要約】
【目的】動作時であっても一時的に動作を休止している
状態では無駄な電力の消費を避け、その後に起動の指示
があった場合にはメモリの内容も含めて速やかに元の動
作状態に復帰させる。 【構成】セルフリフレッシュ機能を有する疑似ＳＲＡＭ
14と、当該機器を少なくとも通常の動作を行なう動作モ
ードと必要最小限の動作のみ行なうアイドルモードに設
定するモード設定手段としてのモード記憶部15と、アイ
ドルモードでは上記疑似ＳＲＡＭ14をセルフリフレッシ
ュ動作させ、外部信号入力部17から起動信号ｉが入力さ
れた時に集中的にリフレッシュ信号を与えた後に当該機
器を動作モードに移行させるモード制御手段としてのリ
フレッシュ制御部16とを備える。
状態では無駄な電力の消費を避け、その後に起動の指示
があった場合にはメモリの内容も含めて速やかに元の動
作状態に復帰させる。 【構成】セルフリフレッシュ機能を有する疑似ＳＲＡＭ
14と、当該機器を少なくとも通常の動作を行なう動作モ
ードと必要最小限の動作のみ行なうアイドルモードに設
定するモード設定手段としてのモード記憶部15と、アイ
ドルモードでは上記疑似ＳＲＡＭ14をセルフリフレッシ
ュ動作させ、外部信号入力部17から起動信号ｉが入力さ
れた時に集中的にリフレッシュ信号を与えた後に当該機
器を動作モードに移行させるモード制御手段としてのリ
フレッシュ制御部16とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、電池電源により駆動さ
れ、セルフリフレッシュ機能を有する疑似ＳＲＡＭを用
いた電子手帳や小型電子式計算機等の電子機器に関す
る。
れ、セルフリフレッシュ機能を有する疑似ＳＲＡＭを用
いた電子手帳や小型電子式計算機等の電子機器に関す
る。
【０００２】
【従来の技術】従来、電池電源により駆動される電子手
帳や小型電子式計算機等の電子機器において、リフレッ
シュが必要なＤＲＡＭを有する場合には一定間隔で該Ｄ
ＲＡＭにリフレッシュパルスを供給する必要があり、ま
た特にセルフリフレッシュ機能を有する疑似ＳＲＡＭを
使用している機器においても、電源オフ中に前述のセル
フリフレッシュ機能を用いることはあっても、電源をオ
ンした通常動作時にはタイミング制御が複雑になるため
にセルフリフレッシュ機能を用いることはなかった。し
たがって、通常動作時にはＤＲＡＭあるいは疑似ＳＲＡ
Ｍに常に一定間隔でリフレッシュパルスが供給されるこ
とになる。
帳や小型電子式計算機等の電子機器において、リフレッ
シュが必要なＤＲＡＭを有する場合には一定間隔で該Ｄ
ＲＡＭにリフレッシュパルスを供給する必要があり、ま
た特にセルフリフレッシュ機能を有する疑似ＳＲＡＭを
使用している機器においても、電源オフ中に前述のセル
フリフレッシュ機能を用いることはあっても、電源をオ
ンした通常動作時にはタイミング制御が複雑になるため
にセルフリフレッシュ機能を用いることはなかった。し
たがって、通常動作時にはＤＲＡＭあるいは疑似ＳＲＡ
Ｍに常に一定間隔でリフレッシュパルスが供給されるこ
とになる。
【０００３】しかるに、この種の電池電源の電子機器で
は、通常動作時であっても長い間キー入力がない場合や
通信を行なっていない場合など、実際には動作を行なっ
ていない状態でも常にリフレッシュパルスの供給を続行
しており、電池電源を無駄に消費してしまうようになっ
ていた。
は、通常動作時であっても長い間キー入力がない場合や
通信を行なっていない場合など、実際には動作を行なっ
ていない状態でも常にリフレッシュパルスの供給を続行
しており、電池電源を無駄に消費してしまうようになっ
ていた。
【０００４】
【発明が解決しようとする課題】上述した如く従来一般
の電池電源により駆動される電子機器では、電源オン時
にはＤＲＡＭあるいは疑似ＳＲＡＭに対してその動作の
状態に拘らず一様にリフレッシュパルスを供給するのみ
であり、無駄な電力の消費を招いていた。
の電池電源により駆動される電子機器では、電源オン時
にはＤＲＡＭあるいは疑似ＳＲＡＭに対してその動作の
状態に拘らず一様にリフレッシュパルスを供給するのみ
であり、無駄な電力の消費を招いていた。
【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、動作時であっても
一時的に動作を休止している状態では無駄な電力の消費
を避け、その後に起動の指示があった場合にはメモリの
内容も含めて速やかに元の動作状態に復帰させることが
可能な電子機器を提供することにある。
たもので、その目的とするところは、動作時であっても
一時的に動作を休止している状態では無駄な電力の消費
を避け、その後に起動の指示があった場合にはメモリの
内容も含めて速やかに元の動作状態に復帰させることが
可能な電子機器を提供することにある。
【０００６】
【課題を解決するための手段】すなわち本発明は、セル
フリフレッシュ機能を有する疑似ＳＲＡＭと、当該機器
を少なくとも通常の動作を行なう動作モードと必要最小
限の動作のみ行なうアイドルモードに設定するモード設
定手段としてのモード記憶部と、アイドルモードでは上
記疑似ＳＲＡＭをセルフリフレッシュ動作させ、外部か
ら起動信号があった時に集中的にリフレッシュ信号を与
えた後に当該機器を動作モードに移行させるモード制御
手段としてのリフレッシュ制御部とを備えるようにした
ものである。
フリフレッシュ機能を有する疑似ＳＲＡＭと、当該機器
を少なくとも通常の動作を行なう動作モードと必要最小
限の動作のみ行なうアイドルモードに設定するモード設
定手段としてのモード記憶部と、アイドルモードでは上
記疑似ＳＲＡＭをセルフリフレッシュ動作させ、外部か
ら起動信号があった時に集中的にリフレッシュ信号を与
えた後に当該機器を動作モードに移行させるモード制御
手段としてのリフレッシュ制御部とを備えるようにした
ものである。
【０００７】
【作用】上記のような構成によれば、動作時においても
長時間にわたってキー入力や通信データの入力を待機す
る場合など一時的に動作を休止している状態では無駄な
電力の消費を避け、その後に起動の指示があった場合に
はメモリの内容も含めて速やかに元の動作状態に復帰さ
せることが可能となる。
長時間にわたってキー入力や通信データの入力を待機す
る場合など一時的に動作を休止している状態では無駄な
電力の消費を避け、その後に起動の指示があった場合に
はメモリの内容も含めて速やかに元の動作状態に復帰さ
せることが可能となる。
【０００８】
【実施例】以下本発明を電子手帳等の電池電源による小
型電子機器に適用した場合の一実施例について図面を参
照して説明する。図１はその主要部の基本回路構成を示
すもので、11は全体の制御動作を司るＣＰＵである。こ
のＣＰＵ11は、発振器12の発振する動作クロックをアン
ド回路13を介して入力することにより動作するもので、
アドレスバスＡＢ及びデータバスＤＢを介して疑似ＳＲ
ＡＭ14、モード記憶部15と接続される。
型電子機器に適用した場合の一実施例について図面を参
照して説明する。図１はその主要部の基本回路構成を示
すもので、11は全体の制御動作を司るＣＰＵである。こ
のＣＰＵ11は、発振器12の発振する動作クロックをアン
ド回路13を介して入力することにより動作するもので、
アドレスバスＡＢ及びデータバスＤＢを介して疑似ＳＲ
ＡＭ14、モード記憶部15と接続される。
【０００９】モード記憶部15は、後述する３つの設定モ
ードに対応した情報を記憶するもので、そのモード情報
ｄはリフレッシュ制御部16へ読出される。このリフレッ
シュ制御部16は、設定モードに応じた上記疑似ＳＲＡＭ
14及びＣＰＵ11の制御を行なうもので、ＣＰＵ11に対し
て割込み信号ｆ、上記アンド回路13に対してゲート制御
信号ｇ、疑似ＳＲＡＭ14に対してモード状態に応じたリ
フレッシュパルスｅをそれぞれ出力する一方、外部信号
入力部17からの起動信号ｉを受付ける。
ードに対応した情報を記憶するもので、そのモード情報
ｄはリフレッシュ制御部16へ読出される。このリフレッ
シュ制御部16は、設定モードに応じた上記疑似ＳＲＡＭ
14及びＣＰＵ11の制御を行なうもので、ＣＰＵ11に対し
て割込み信号ｆ、上記アンド回路13に対してゲート制御
信号ｇ、疑似ＳＲＡＭ14に対してモード状態に応じたリ
フレッシュパルスｅをそれぞれ出力する一方、外部信号
入力部17からの起動信号ｉを受付ける。
【００１０】この外部信号入力部17は、キー入力、通信
データ入力、タイマ入力等、外部からの入力に応じてリ
フレッシュ制御部16へ起動信号ｉを送出するものであ
る。次いで上記リフレッシュ制御部16内の詳細な回路構
成について図２を用いて説明する。同図で、モード記憶
部15からのモード情報ｄ及び外部信号入力部17からの起
動信号ｉは制御回路21へ送られる。この制御回路21には
また１６進カウンタ25からのキャリー信号が入力される
ものであり、制御回路21はこれらの信号を基に割込み信
号ｆ、ゲート制御信号ｇを生成し、それぞれＣＰＵ11、
アンド回路13へ出力する一方、切換回路22に切換選択信
号を送出する。
データ入力、タイマ入力等、外部からの入力に応じてリ
フレッシュ制御部16へ起動信号ｉを送出するものであ
る。次いで上記リフレッシュ制御部16内の詳細な回路構
成について図２を用いて説明する。同図で、モード記憶
部15からのモード情報ｄ及び外部信号入力部17からの起
動信号ｉは制御回路21へ送られる。この制御回路21には
また１６進カウンタ25からのキャリー信号が入力される
ものであり、制御回路21はこれらの信号を基に割込み信
号ｆ、ゲート制御信号ｇを生成し、それぞれＣＰＵ11、
アンド回路13へ出力する一方、切換回路22に切換選択信
号を送出する。
【００１１】この切換回路22は、第１のタイミング信号
回路23から送られてくる上記疑似ＳＲＡＭ14をオートリ
フレッシュするためのタイミング信号あるいは第２のタ
イミング信号回路24から送られてくる上記疑似ＳＲＡＭ
14を集中リフレッシュするためのタイミング信号いずれ
か一方を制御回路21からの切換選択信号により切換選択
し、選択したタイミング信号をリフレッシュパルスｅと
して上記疑似ＳＲＡＭ14及び上記１６進カウンタ25へ供
給する。
回路23から送られてくる上記疑似ＳＲＡＭ14をオートリ
フレッシュするためのタイミング信号あるいは第２のタ
イミング信号回路24から送られてくる上記疑似ＳＲＡＭ
14を集中リフレッシュするためのタイミング信号いずれ
か一方を制御回路21からの切換選択信号により切換選択
し、選択したタイミング信号をリフレッシュパルスｅと
して上記疑似ＳＲＡＭ14及び上記１６進カウンタ25へ供
給する。
【００１２】１６進カウンタ25は、制御回路21によりリ
セットされ、切換回路22を介して送られてきたリフレッ
シュパルスｅをカウントするもので、そのカウント値が
１６となった時点でキャリー信号を制御回路21へ送出す
る。
セットされ、切換回路22を介して送られてきたリフレッ
シュパルスｅをカウントするもので、そのカウント値が
１６となった時点でキャリー信号を制御回路21へ送出す
る。
【００１３】次に上記実施例の動作について説明する。
ここで本機器においては、各回路をフルに動作させる
「アクティブモード」、電源電池の寿命を延ばすために
各種入力待機状態等で間欠的な必要最小限の動作を行な
う「アイドルモード」及び完全な休止状態となる「スタ
ンバイモード」の３つのモードを設定するものとする。
ここで本機器においては、各回路をフルに動作させる
「アクティブモード」、電源電池の寿命を延ばすために
各種入力待機状態等で間欠的な必要最小限の動作を行な
う「アイドルモード」及び完全な休止状態となる「スタ
ンバイモード」の３つのモードを設定するものとする。
【００１４】上記「アクティブモード」では、ＣＰＵ1
1、疑似ＳＲＡＭ14は共に常時稼働しており、リフレッ
シュ制御部16は通常一般の技術であるオートリフレッシ
ュによるリフレッシュパルスｅを疑似ＳＲＡＭ14に供給
してその記憶内容をバックアップしている。このとき、
ゲート制御信号ｇは“Ｈ”レベルとなってアンド回路13
のゲートが開状態となっているので、発振器12の発振し
た動作クロックはアンド回路13を介してＣＰＵ11へ供給
され続けている。
1、疑似ＳＲＡＭ14は共に常時稼働しており、リフレッ
シュ制御部16は通常一般の技術であるオートリフレッシ
ュによるリフレッシュパルスｅを疑似ＳＲＡＭ14に供給
してその記憶内容をバックアップしている。このとき、
ゲート制御信号ｇは“Ｈ”レベルとなってアンド回路13
のゲートが開状態となっているので、発振器12の発振し
た動作クロックはアンド回路13を介してＣＰＵ11へ供給
され続けている。
【００１５】「アイドルモード」では、リフレッシュ制
御部16の出力するゲート制御信号ｇが“Ｌ”レベルとな
り、アンド回路13のゲートが閉状態となっているので、
発振器12の発振した動作クロックはＣＰＵ11へは供給さ
れず、ＣＰＵ11は一時的に休止状態となる。このとき、
リフレッシュ制御部16から疑似ＳＲＡＭ14へのリフレッ
シュパルスｅは同様に一時的に休止され、疑似ＳＲＡＭ
14はリフレッシュパルスｅがないことからセルフリフレ
ッシュ機能を動作させて記憶内容のバックアップを行な
う。
御部16の出力するゲート制御信号ｇが“Ｌ”レベルとな
り、アンド回路13のゲートが閉状態となっているので、
発振器12の発振した動作クロックはＣＰＵ11へは供給さ
れず、ＣＰＵ11は一時的に休止状態となる。このとき、
リフレッシュ制御部16から疑似ＳＲＡＭ14へのリフレッ
シュパルスｅは同様に一時的に休止され、疑似ＳＲＡＭ
14はリフレッシュパルスｅがないことからセルフリフレ
ッシュ機能を動作させて記憶内容のバックアップを行な
う。
【００１６】「スタンバイモード」では、疑似ＳＲＡＭ
14を除いて他の各回路への電源供給が断たれるため、疑
似ＳＲＡＭ14はセルフリフレッシュ機能を動作させて記
憶内容のバックアップを行なう。
14を除いて他の各回路への電源供給が断たれるため、疑
似ＳＲＡＭ14はセルフリフレッシュ機能を動作させて記
憶内容のバックアップを行なう。
【００１７】以下に、「アクティブモード」から「アイ
ドルモード」に移行し、さらにまた「アクティブモー
ド」に復帰するまでの動作を図３を用いて述べる。「ア
クティブモード」において何らキー入力やデータ通信入
力等がない状態が一定時間、例えば５分が経過した場
合、ＣＰＵ11が図示しない内部タイマの計時によりこれ
を検出し、モード記憶部15に記憶されている「アクティ
ブモード」を示す設定モード情報、例えば「０」をあら
たに「アイドルモード」を示す設定モード情報、例えば
「１」に書換える。
ドルモード」に移行し、さらにまた「アクティブモー
ド」に復帰するまでの動作を図３を用いて述べる。「ア
クティブモード」において何らキー入力やデータ通信入
力等がない状態が一定時間、例えば５分が経過した場
合、ＣＰＵ11が図示しない内部タイマの計時によりこれ
を検出し、モード記憶部15に記憶されている「アクティ
ブモード」を示す設定モード情報、例えば「０」をあら
たに「アイドルモード」を示す設定モード情報、例えば
「１」に書換える。
【００１８】このモード記憶部15の書換えを図３（１）
に示すようにモード情報ｄにより検出したリフレッシュ
制御部16は、ただちにアンド回路13へのゲート制御信号
ｇをそれまでの“Ｈ”レベルから“Ｌ”レベルにして図
３（５）に示すように発振器12の発振する動作クロック
のＣＰＵ11への供給を休止させると共に、切換回路22に
よりそれまで選択させていた第１のタイミング信号回路
23の出力するオートリフレッシュのためのタイミング信
号を遮断し、図３（２）に示すように疑似ＳＲＡＭ14へ
のリフレッシュパルスｅの供給を一時的に休止させる。
に示すようにモード情報ｄにより検出したリフレッシュ
制御部16は、ただちにアンド回路13へのゲート制御信号
ｇをそれまでの“Ｈ”レベルから“Ｌ”レベルにして図
３（５）に示すように発振器12の発振する動作クロック
のＣＰＵ11への供給を休止させると共に、切換回路22に
よりそれまで選択させていた第１のタイミング信号回路
23の出力するオートリフレッシュのためのタイミング信
号を遮断し、図３（２）に示すように疑似ＳＲＡＭ14へ
のリフレッシュパルスｅの供給を一時的に休止させる。
【００１９】ここで、疑似ＳＲＡＭ14の特性について述
べておく。疑似ＳＲＡＭ14には、例えば２０４８パルス
／３２［ｍｓ］のリフレッシュが必要であるものとす
る。したがって、第１のタイミング信号回路23ではこれ
を平均化した１パルス／１５［μｓ］の周期を有するタ
イミング信号をオートリフレッシュ用に生成し、生成し
たタイミング信号を「アクティブモード」時にリフレッ
シュパルスｅとして疑似ＳＲＡＭ14へ供給するものであ
る。この状態での疑似ＳＲＡＭ14の消費電流値は例えば
３００［μＡ］程度である。
べておく。疑似ＳＲＡＭ14には、例えば２０４８パルス
／３２［ｍｓ］のリフレッシュが必要であるものとす
る。したがって、第１のタイミング信号回路23ではこれ
を平均化した１パルス／１５［μｓ］の周期を有するタ
イミング信号をオートリフレッシュ用に生成し、生成し
たタイミング信号を「アクティブモード」時にリフレッ
シュパルスｅとして疑似ＳＲＡＭ14へ供給するものであ
る。この状態での疑似ＳＲＡＭ14の消費電流値は例えば
３００［μＡ］程度である。
【００２０】しかるに疑似ＳＲＡＭ14では、リフレッシ
ュパルスｅが休止してから所定時間が経過した時点でセ
ルフリフレッシュ機能を起動させ、図示しない自身の内
部回路により必要最小限の消費電流で記憶内容をバック
アップする。
ュパルスｅが休止してから所定時間が経過した時点でセ
ルフリフレッシュ機能を起動させ、図示しない自身の内
部回路により必要最小限の消費電流で記憶内容をバック
アップする。
【００２１】この状態では、ＣＰＵ11に動作クロックが
供給されていないためにＣＰＵ11での消費電力は「０」
となり、また疑似ＳＲＡＭ14もセルフリフレッシュ機能
により記憶内容をバックアップするためだけの必要最小
限、例えば３０［μＡ］程度しか電流を消費しないた
め、回路全体としての電力消費も大幅に減少させること
ができる。
供給されていないためにＣＰＵ11での消費電力は「０」
となり、また疑似ＳＲＡＭ14もセルフリフレッシュ機能
により記憶内容をバックアップするためだけの必要最小
限、例えば３０［μＡ］程度しか電流を消費しないた
め、回路全体としての電力消費も大幅に減少させること
ができる。
【００２２】その後、キー入力や通信データの入力、あ
るいはタイマによる入力等、外部信号が外部信号入力部
17に入力された時点で、これを受けた外部信号入力部17
は図３（３）に示すようにリフレッシュ制御部16への起
動信号ｉを“Ｈ”レベルとする。
るいはタイマによる入力等、外部信号が外部信号入力部
17に入力された時点で、これを受けた外部信号入力部17
は図３（３）に示すようにリフレッシュ制御部16への起
動信号ｉを“Ｈ”レベルとする。
【００２３】リフレッシュ制御部16の制御回路21は、こ
の起動信号ｉに対して切換回路22により第２のタイミン
グ信号回路24の出力する集中リフレッシュのためのタイ
ミング信号を切換選択させ、これをリフレッシュパルス
ｅとして図３（２）に示すように疑似ＳＲＡＭ14及び１
６進カウンタ25へ供給させる。
の起動信号ｉに対して切換回路22により第２のタイミン
グ信号回路24の出力する集中リフレッシュのためのタイ
ミング信号を切換選択させ、これをリフレッシュパルス
ｅとして図３（２）に示すように疑似ＳＲＡＭ14及び１
６進カウンタ25へ供給させる。
【００２４】この第２のタイミング信号回路24の出力す
る集中リフレッシュのためのタイミング信号は、例えば
１６パルス／１０［μｓ］の周期を有する、上記オート
リフレッシュ用のタイミング信号に比して極めて高周波
のタイミング信号であるものとする。
る集中リフレッシュのためのタイミング信号は、例えば
１６パルス／１０［μｓ］の周期を有する、上記オート
リフレッシュ用のタイミング信号に比して極めて高周波
のタイミング信号であるものとする。
【００２５】疑似ＳＲＡＭ14では、この第２のタイミン
グ信号回路24の出力するタイミング信号がリフレッシュ
パルスｅとして１０［μｓ］の間に１６パルス分供給さ
れることで、「１５［μｓ］×１６−１０［μｓ］＝２
３０［μｓ］」の計算により、続く２３０［μｓ］の間
はリフレッシュ動作が不要となるものである。
グ信号回路24の出力するタイミング信号がリフレッシュ
パルスｅとして１０［μｓ］の間に１６パルス分供給さ
れることで、「１５［μｓ］×１６−１０［μｓ］＝２
３０［μｓ］」の計算により、続く２３０［μｓ］の間
はリフレッシュ動作が不要となるものである。
【００２６】１６進カウンタ25は、制御回路21によりリ
セットされた後に、第２のタイミング信号回路24の出力
するタイミング信号をカウントするもので、そのカウン
ト値が「１６」となった時点で制御回路21へキャリー信
号を送出する。
セットされた後に、第２のタイミング信号回路24の出力
するタイミング信号をカウントするもので、そのカウン
ト値が「１６」となった時点で制御回路21へキャリー信
号を送出する。
【００２７】制御回路21はこの１６進カウンタ25からの
キャリー信号に対応し、アンド回路13へのゲート制御信
号ｇをそれまでの“Ｌ”レベルから“Ｈ”レベルにして
図３（５）に示すように発振器12の発振する動作クロッ
クのＣＰＵ11への供給を再開させると共に、図３（４）
に示すように上記ＣＰＵ11への割込み信号ｆとしてのパ
ルスを送出することで、最起動時の立上げ処理の実行を
促す。
キャリー信号に対応し、アンド回路13へのゲート制御信
号ｇをそれまでの“Ｌ”レベルから“Ｈ”レベルにして
図３（５）に示すように発振器12の発振する動作クロッ
クのＣＰＵ11への供給を再開させると共に、図３（４）
に示すように上記ＣＰＵ11への割込み信号ｆとしてのパ
ルスを送出することで、最起動時の立上げ処理の実行を
促す。
【００２８】しかるにＣＰＵ11では、この割込み信号ｆ
に従って最起動時の立上げ処理を行なうもので、このと
き疑似ＳＲＡＭ14は上記集中リフレッシュにより２３０
［μｓ］の間はリフレッシュ動作が不要となっているた
め、ＣＰＵ11はこの時間的な猶予をもって他の立上げ処
理に専念することができる。ＣＰＵ11はこの立上げ処理
を行なうと共に、モード記憶部15に記憶されている「ア
イドルモード」を示す設定モード情報、例えば「１」を
再び「アクティブモード」を示す設定モード情報、例え
ば「０」に書換え、再度「アクティブモード」に復帰す
る。
に従って最起動時の立上げ処理を行なうもので、このと
き疑似ＳＲＡＭ14は上記集中リフレッシュにより２３０
［μｓ］の間はリフレッシュ動作が不要となっているた
め、ＣＰＵ11はこの時間的な猶予をもって他の立上げ処
理に専念することができる。ＣＰＵ11はこの立上げ処理
を行なうと共に、モード記憶部15に記憶されている「ア
イドルモード」を示す設定モード情報、例えば「１」を
再び「アクティブモード」を示す設定モード情報、例え
ば「０」に書換え、再度「アクティブモード」に復帰す
る。
【００２９】以後、ＣＰＵ11の立上げ処理が終了し、上
記２３０［μｓ］のリフレッシュ不要期間が終了する直
前に、制御回路21は切換回路22によりあらためて第１の
タイミング信号回路23の出力するオートリフレッシュの
ためのタイミング信号を切換選択し、リフレッシュパル
スｅとして疑似ＳＲＡＭ14へ供給させる。
記２３０［μｓ］のリフレッシュ不要期間が終了する直
前に、制御回路21は切換回路22によりあらためて第１の
タイミング信号回路23の出力するオートリフレッシュの
ためのタイミング信号を切換選択し、リフレッシュパル
スｅとして疑似ＳＲＡＭ14へ供給させる。
【００３０】なお、「スタンバイモード」は電源をオフ
として疑似ＳＲＡＭ14のセルフリフレッシュ機能を実行
させるモードであるが、疑似ＳＲＡＭのセルフリフレッ
シュ機能については周知であるので、その説明は省略す
る。
として疑似ＳＲＡＭ14のセルフリフレッシュ機能を実行
させるモードであるが、疑似ＳＲＡＭのセルフリフレッ
シュ機能については周知であるので、その説明は省略す
る。
【００３１】
【発明の効果】以上詳記した如く本発明によれば、動作
時においても長時間にわたってキー入力や通信データの
入力を待機する場合など一時的に動作を休止している状
態では無駄な電力の消費を避け、その後に起動の指示が
あった場合にはメモリの内容も含めて速やかに元の動作
状態に復帰させることが可能な電子機器を提供すること
ができる。
時においても長時間にわたってキー入力や通信データの
入力を待機する場合など一時的に動作を休止している状
態では無駄な電力の消費を避け、その後に起動の指示が
あった場合にはメモリの内容も含めて速やかに元の動作
状態に復帰させることが可能な電子機器を提供すること
ができる。
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。
ク図。
【図２】図１のリフレッシュ制御部内の詳細な回路構成
を示すブロック図。
を示すブロック図。
【図３】同実施例に係る動作を説明するタイミングチャ
ート。
ート。
11…ＣＰＵ、12…発振器、13…アンド回路、14…疑似Ｓ
ＲＡＭ、15…モード記憶部、16…リフレッシュ制御部、
17…外部信号入力部、21…制御回路、22…切換回路、23
…第１のタイミング信号回路、24…第２のタイミング信
号回路、25…１６進カウンタ。
ＲＡＭ、15…モード記憶部、16…リフレッシュ制御部、
17…外部信号入力部、21…制御回路、22…切換回路、23
…第１のタイミング信号回路、24…第２のタイミング信
号回路、25…１６進カウンタ。
Claims (1)
- 【請求項１】 セルフリフレッシュ機能を有する疑似Ｓ
ＲＡＭと、 当該機器を少なくとも通常の動作を行なう動作モードと
必要最小限の動作のみ行なうアイドルモードに設定する
モード設定手段と、 アイドルモードでは上記疑似ＳＲＡＭをセルフリフレッ
シュ動作させ、外部から起動信号があった時に集中的に
リフレッシュ信号を与えた後に当該機器を動作モードに
移行させるモード制御手段とを具備したことを特徴とす
る電子機器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157009A JPH0773146A (ja) | 1993-06-28 | 1993-06-28 | 電子機器 |
| US08/262,594 US5568637A (en) | 1993-06-28 | 1994-06-20 | Electronic device having pseudo-SRAM and CPU operating in an active mode and in an idle mode |
| MYPI94001636A MY111229A (en) | 1993-06-28 | 1994-06-23 | Electronic device having pseudo-sram |
| DE69415730T DE69415730T2 (de) | 1993-06-28 | 1994-06-24 | Elektronische Anordnung mit einem Pseudo-SRAM |
| EP94109837A EP0632463B1 (en) | 1993-06-28 | 1994-06-24 | Electronic device having pseudo-SRAM |
| CN94107814A CN1112699A (zh) | 1993-06-28 | 1994-06-28 | 使用伪-sram的电子设备 |
| KR1019940015046A KR0154556B1 (ko) | 1993-06-28 | 1994-06-28 | 유사 sram을 구비한 전자기기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157009A JPH0773146A (ja) | 1993-06-28 | 1993-06-28 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773146A true JPH0773146A (ja) | 1995-03-17 |
Family
ID=15640189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5157009A Pending JPH0773146A (ja) | 1993-06-28 | 1993-06-28 | 電子機器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5568637A (ja) |
| EP (1) | EP0632463B1 (ja) |
| JP (1) | JPH0773146A (ja) |
| KR (1) | KR0154556B1 (ja) |
| CN (1) | CN1112699A (ja) |
| DE (1) | DE69415730T2 (ja) |
| MY (1) | MY111229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3489906B2 (ja) * | 1995-04-18 | 2004-01-26 | 松下電器産業株式会社 | 半導体メモリ装置 |
| US6025741A (en) * | 1996-12-23 | 2000-02-15 | International Business Machines Corporation | Conditional restore for execution unit |
| EP0855718A1 (en) * | 1997-01-28 | 1998-07-29 | Hewlett-Packard Company | Memory low power mode control |
| JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| KR100401235B1 (ko) * | 2001-05-22 | 2003-10-17 | (주)실리콘세븐 | 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로 |
| US6590441B2 (en) * | 2001-06-01 | 2003-07-08 | Qualcomm Incorporated | System and method for tuning a VLSI circuit |
| JP2003022672A (ja) * | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
| JP4597470B2 (ja) * | 2002-07-25 | 2010-12-15 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP2004102508A (ja) * | 2002-09-06 | 2004-04-02 | Renesas Technology Corp | 半導体記憶装置 |
| JP4566621B2 (ja) * | 2004-05-14 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| CN103426466B (zh) * | 2012-05-25 | 2016-12-14 | 安凯(广州)微电子技术有限公司 | 一种动态随机存取存储器的控制方法、装置和设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249247A (en) * | 1979-01-08 | 1981-02-03 | Ncr Corporation | Refresh system for dynamic RAM memory |
| US5041964A (en) * | 1989-06-12 | 1991-08-20 | Grid Systems Corporation | Low-power, standby mode computer |
| US5276843A (en) * | 1991-04-12 | 1994-01-04 | Micron Technology, Inc. | Dynamic RAM array for emulating a static RAM array |
| JPH05108218A (ja) * | 1991-10-11 | 1993-04-30 | Toshiba Corp | コンピユータシステム |
| US5369771A (en) * | 1991-12-23 | 1994-11-29 | Dell U.S.A., L.P. | Computer with transparent power-saving manipulation of CPU clock |
-
1993
- 1993-06-28 JP JP5157009A patent/JPH0773146A/ja active Pending
-
1994
- 1994-06-20 US US08/262,594 patent/US5568637A/en not_active Expired - Lifetime
- 1994-06-23 MY MYPI94001636A patent/MY111229A/en unknown
- 1994-06-24 DE DE69415730T patent/DE69415730T2/de not_active Expired - Fee Related
- 1994-06-24 EP EP94109837A patent/EP0632463B1/en not_active Expired - Lifetime
- 1994-06-28 CN CN94107814A patent/CN1112699A/zh active Pending
- 1994-06-28 KR KR1019940015046A patent/KR0154556B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5568637A (en) | 1996-10-22 |
| MY111229A (en) | 1999-09-30 |
| EP0632463B1 (en) | 1999-01-07 |
| DE69415730D1 (de) | 1999-02-18 |
| KR950001493A (ko) | 1995-01-03 |
| DE69415730T2 (de) | 1999-05-20 |
| KR0154556B1 (ko) | 1998-11-16 |
| CN1112699A (zh) | 1995-11-29 |
| EP0632463A3 (en) | 1995-08-16 |
| EP0632463A2 (en) | 1995-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5617572A (en) | System for reducing power consumption in computers | |
| CN100483363C (zh) | 半导体集成电路及其省电控制方法 | |
| US6542959B2 (en) | Memory refreshing system | |
| US5262998A (en) | Dynamic random access memory with operational sleep mode | |
| KR0169288B1 (ko) | 컴퓨터 시스템 및 그 메모리를 리프레싱하기 위한 방법 | |
| JPH0773146A (ja) | 電子機器 | |
| JP2009515263A (ja) | Ｃ０時のセルフリフレッシュメカニズム | |
| JP4991160B2 (ja) | 携帯端末用ダイナミックメモリ | |
| US20070180282A1 (en) | Power-saving control apparatus and method for a portable computer | |
| US4313180A (en) | Refresh system for a dynamic memory | |
| JPH10124199A (ja) | コンピュータシステムの周辺装置制御方法 | |
| US12099379B2 (en) | Preemptive wakeup circuit for wakeup from low power modes | |
| CN103150191A (zh) | 一种终端设备 | |
| KR20050065394A (ko) | 모바일 장치에서의 메모리 전류 누설을 줄이기 위한 방법및 장치 | |
| JP2001250377A (ja) | 省エネ機能付き電子装置 | |
| CN112672408A (zh) | 基带芯片功耗控制的方法、装置、移动终端和存储介质 | |
| JPH0628053A (ja) | スタンバイモードを有する電子機器 | |
| JPH10228339A (ja) | 電源管理装置 | |
| CN116700804A (zh) | 芯片休眠唤醒方法和装置、电子设备及存储介质 | |
| JPH10302461A (ja) | データ処理端末装置 | |
| JP3058070B2 (ja) | 情報処理装置 | |
| JPH06161617A (ja) | 情報処理装置のための電力供給制御装置 | |
| CN115686175A (zh) | 一种电源管理系统下的pmc模式状态切换方法及装置 | |
| JPH1097340A (ja) | 携帯型情報機器 | |
| JP2004288042A (ja) | 情報処理装置及び情報処理方法 |