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JPH0745730A - ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法 - Google Patents

２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法

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Publication number
JPH0745730A
JPH0745730A JP6022818A JP2281894A JPH0745730A JP H0745730 A JPH0745730 A JP H0745730A JP 6022818 A JP6022818 A JP 6022818A JP 2281894 A JP2281894 A JP 2281894A JP H0745730 A JPH0745730 A JP H0745730A
Authority
JP
Japan
Prior art keywords
memory cell
region
transistor
gate
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6022818A
Other languages
English (en)
Inventor
Federico Pio
フェデリコ・ピオ
Carlo Riva
カルロ・リーバ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from EP93830061A external-priority patent/EP0612107B1/en
Priority claimed from EP93830062A external-priority patent/EP0612108B1/en
Application filed by STMicroelectronics SRL, SGS Thomson Microelectronics SRL filed Critical STMicroelectronics SRL
Publication of JPH0745730A publication Critical patent/JPH0745730A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 トンネル酸化物の劣化を低減しながら記憶回
路の信頼性及び寿命を増大する。 【構成】 選択トランジスタ１４と直列接続され且つ浮
動ゲート１２の上層にある制御ゲート１５及びこれらゲ
ート間の誘電層１１を有する浮動ゲート・トランジスタ
を備えたタイプの２レベルのポリシリコンＥＥＰＲＯＭ
メモリ・セルであって、ｎ−型領域１８及びｎ＋型領域
１９から成る領域１０を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、２レベルのポリシリ
コンを有するＥＥＰＲＯＭメモリ・セル、特に選択トラ
ンジスタと直列接続され且つ浮動ゲートの上層にある制
御ゲート及びこれらゲート間の誘電層を有する浮動ゲー
ト・トランジスタを備えたタイプの２レベルのポリシリ
コンＥＥＰＲＯＭメモリ・セルに関するものである。
【０００２】
【従来の技術】周知のように、ＥＥＰＲＯＭメモリ構造
は、不揮発性型であるが、貯えた情報を書き込み動作中
及び消去動作中に電気的に変更させられる。基本的に、
ＥＥＰＲＯＭは、シリコン酸化物の薄い層を電子がトン
ネリングすることによりどんなメモリ・セルの状態も変
えた。薄い酸化物層は、電荷が貯えられるいわゆる浮動
ゲートよりも小さい面積を有する。
【０００３】上述した構造のメモリ・セルはＦＬＯＴＯ
Ｘと称され、且つ例えばジャーナル・アプライド・フィ
ジックス（Ｊournal Ａpp. Ｐhys.）７１（１９９２年
９月号）に掲載された論文“電気的に消去可能なプログ
ラマブルＲＯＭの耐久性能の評価のための酸化物の信頼
性規準”に述べられている。この種のＥＥＰＲＯＭメモ
リは、一般に２つの種類すなわち単一レベルのポリシリ
コンを有する第１組、及び異なる２つのレベルのポリシ
リコンを有する第２組に分けられる。
【０００４】
【発明が解決しようとする課題】第１組のメモリは比較
的簡単な方法で製造できるという利点を持つ反面、全回
路スペースが極めて高く、通常１.５ないし２.５倍であ
る。これは、高い回路密度例えば１メガビット以上を必
要とする全ての用途で、単一レベルのポリシリコンを有
するメモリを窮地に追いやる。
【０００５】第１組と第２組のどちらの組のメモリも書
き込み用及び消去用に正電圧を使用することに注目され
たい。薄い酸化物の両端間に極めて強い電界を生じさせ
てトンネル効果を有効にトリガする正電圧範囲は８Ｖ〜
１２Ｖである。しかしながら、この比較的高い正電圧を
使うと、薄い酸化物層が最終的に劣化することになる。
【０００６】従って、この発明の目的は、トンネル酸化
物の劣化を低減しながら、記憶回路の信頼性及び寿命を
増大するような構成及び機能を有する２レベルのポリシ
リコンＥＥＰＲＯＭセルを提供することである。他の目
的は、所定の技術に対して極めて小さい面積区域にて作
れるように超高密度集積記憶回路を使用可能にすること
である。これは、高密度記憶回路の製造価格を極めて低
下させる。
【０００７】
【課題を解決するための手段】この発明の原理によれ
ば、薄いトンネル酸化物層の両端間の電圧を分布させる
新規なセル構造が提供される。この解決策に基づき、こ
の発明の諸目的はここに述べて請求したＥＥＰＲＯＭメ
モリ・セルによって達成される。この発明の諸目的はこ
こに述べるようなメモリ・セル・プログラミング方法に
よって達成される。この発明の諸目的はメモリ・セル製
造方法によって達成される。
【０００８】
【実施例】この発明に係るメモリ・セルの特色や利点
は、添付図面に一例として例示した一実施例についての
以下の詳しい説明から明らかになろう。
【０００９】図面において、１はこの発明の具体化した
ＥＥＰＲＯＭメモリ・セルである。メモリ・セル１はマ
トリクス状に配置された数千もの同一セルを有する集積
記憶回路の基本部品であることに注目されたい。
【００１０】このメモリ・セル１の構造はその製造方法
の諸工程について説明する。
【００１１】メモリ・セル１は、いわゆる２レベルのポ
リシリコン型であり且つＥＴＯＸ型のフラッシュ・セル
と一致する基本構造を持っている。簡単に説明すると、
メモリ・セル１は電荷が貯えられる浮動ゲート１２を有
するＭＯＳトランジスタを備え、これは２つの別々のセ
ル状態すなわち“書き込み”と“消去”を識別させる。
【００１２】浮動ゲート１２は図３及び図７に領域(a)
として示されている。
【００１３】浮動ゲート１２の上方には制御ゲート（電
極）１５が設けられ、これはポリシリコン層９とシリサ
イド層１３の２つの重畳層から成る。図４及び図７にお
いて制御ゲート１５は領域(b)で表されている。
【００１４】制御ゲート１５は、介在誘電層１１（ポリ
シリコン層間層と称される）を介して浮動ゲート１２と
容量結合される。メモリ・セル１の書き込み及び／又は
消去動作中、電圧は制御ゲート１５から誘電層１１を通
して浮動ゲート１２に伝送される。
【００１５】都合の良いことには、制御ゲート１５は、
集積記憶回路中の１行又は１区域を形成する全てのメモ
リ・セル１によって共有される。
【００１６】メモリ・セル１と直接接続されるのはいわ
ゆる選択トランジスタ１４であって、これは５〜７ボル
ト範囲中の低い電圧でだけ作動するように設計される。
図４及び図７中の領域(c)は選択トランジスタ１４を含
むワード・ラインの位置を示す。
【００１７】選択トランジスタ１４のゲートもポリシリ
コン層９とシリサイド層１３の２重層で作られ、且つ集
積マトリクスの１行中の全てのメモリ・セル１によって
共有される。
【００１８】選択トランジスタ１４に関連した活性区域
２０は図９に示され且つ図１及び図７に領域(d)として
示されている。
【００１９】都合の良いことに、この発明によれば、選
択トランジスタ１４及びメモリ・セル１のそれぞれのゲ
ート端子間には領域１０が設けられ、これは同一ドーパ
ントを異なる２つの濃度で少なくとも２回注入されたも
のである。
【００２０】考察中の例では、ドーパントはｎ型であっ
て、燐及びヒ素のイオンを使って注入される。そのよう
な２重注入によりメモリ・セル１の書き込み動作中いわ
ゆるバンド・ツウ・バンド（ＢＴＢ）電流を小さく保つ
のに有効である。
【００２１】図５及び図７において、領域１０は(e)で
表され且つ点線で囲まれている。この領域１０は、低い
濃度のｎ型ドーパントである燐をまず注入し、次に高い
濃度ｎ＋のヒ素を注入することによって形成される。メ
モリ・セル１を形成するトランジスタはそれぞれドレイ
ン（活性）領域２８及びソース（活性）領域２９を有
し、各活性領域は領域１０と同じ構造を持つ。
【００２２】図６及び図７中の(f)はメモリ・セル１の
ドレイン領域及びソース領域を表し、そして(h)はメモ
リ・セル１とこの上方に形成される次のメモリ・セルと
の間のドレイン・コンタクトである。次のメモリ・セル
はメモリ・セル１と対称であるので図示しない。
【００２３】図７の(i)は、集積記憶回路を構成するマ
トリクスの同一列中のメモリ・セルのドレイン・コンタ
クト間の相互接続金属線を示す。
【００２４】最後に、図１及び図７中の(j)は、マトリ
クスの同一行中の全てのメモリ・セル１によって共有さ
れるソース領域を相互接続する線を示す。この相互接続
線は、集積回路マトリクス内の対称的なメモリ・セルの
下層の行中のソース領域にも共通である。
【００２５】この発明に係るメモリ・セルの製造方法の
諸工程を今から詳しく説明する。メモリ・セル１は、半
導体基板２に０.８μｍ技術で形成され且つ約０.６〜
０.７の制御ゲート対浮動ゲート容量結合を有する（図
１０）。ゲート酸化物層３は熱酸化により基板２の表面
２ａに生長させられる。このゲート酸化物層３は特に選
択トランジスタ１４用である。慣用の写真製版技術を使
ってホトレジスト層４をゲート酸化物層３上に被着し、
ウェット・エッチングを行って図１１に示したようにゲ
ート酸化物層３に孔５を開ける。この孔５は基板２の表
面２ａをまた事実上露出させる。
【００２６】これと同時に、イオン注入により細長いチ
ャネル領域７が形成され、これはゲート酸化物層３の対
向縁の下まで、表面２ａ近くで、孔５の下に延びる。イ
オン注入はボロン・イオンを使って行われ、チャネル領
域７をｐ−型にドーピングする。
【００２７】この際、以後トンネル酸化物層と称される
薄い酸化物層６が熱酸化により孔５内に生長させられ
る。このトンネル酸化物層６は、図８に示され且つ図１
に(g)で表されたような両側のフィールド酸化物領域２
５と横方向で境を接している。
【００２８】フィールド酸化物領域２５は、トランジス
タの活性領域をゲート端子に対して定める。次の処理工
程（これ自体は周知である）でメモリ・セル１の浮動ゲ
ート１２及びこれに関連した制御ゲート１５並びに選択
トランジスタ１４のゲートの構造用の第１のポリシリコ
ン層８及び第２のポリシリコン層９を作る。浮動ゲート
１２の上従って第１のポリシリコン層８と第２のポリシ
リコン層９の間に層間誘電層１１を設ける。写真製版技
術を使って層１３，９，１１及び８、更にはゲート酸化
物層３及びトンネル酸化物層６を貫通するそれぞれの孔
２１を図１３に示すように開ける。これら孔２１は各メ
モリ・セル１とその関連各選択トランジスタ１４とのそ
れぞれのゲート端子間に作られる。
【００２９】次の工程は２回イオン注入して領域１０を
作ることであり、これは同一ドーパント型の異なる２つ
の濃度を有する。詳しく云えば、図１４に示すように、
燐イオンの拡散を伴う注入によりｎ−にドープされた第
１の領域１８を定めることを可能にする。この第１の領
域１８は注入及びヒ素イオンでの後続の拡散で形成され
るべき第２の領域１９を受ける。ヒ素の注入は先行の燐
の注入よりも濃く、そして第２の領域１９はｎ＋型ドー
パントの濃度を有する。第１の領域１８と第２の領域１
９との間のｎ型ドーパントの濃度勾配は、メモリ・セル
１の“書き込み”動作中ＢＴＢ電流のいわゆるトンネリ
ング効果を下げる。同様に、図１４に示したように、注
入工程はドレイン領域２８及びソース領域２９をドープ
させることができる。
【００３０】都合の良いことには、この工程は、低いド
ーパント濃度でのＬＤＤ（低密度拡散）として知られた
技術を使用して行われる。メモリ・セル１を構成するト
ランジスタのドレイン領域２８及びソース領域２９は両
方共図６及び図７に(f)で表される。この段階で、いわ
ゆるスペーサ２７が形成され、そしてホトレジスト３０
でマスキングすることにより選択トランジスタ１４の両
側のドレイン領域１８及びソース領域１９の上方からシ
リサイド層１３及び第２のポリシリコン層９を除去する
ための孔２３も形成される。この工程は新しい孔２３を
開けさせ、この孔２３を通してヒ素のｎ＋イオンでの注
入が行われて図１５に示すようにドレイン領域２８及び
ソース領域２９のドーピングを完了する。
【００３１】製造工程は、図８及び図９に示したよう
に、パッシベーション層２４の被着及び最終の金属層２
６の設置で完了する。これら工程は慣用の方法で行われ
る。
【００３２】この発明のメモリ・セルのプログラミング
方法を次に説明する。事実、このメモリ・セル１の特に
新規な構成は極めて独特な仕方でメモリ・セル１をプロ
グラミングさせる。慣用の記憶回路におけるセル書き込
み及び消去のために、正電圧パルスがセル端子に印加さ
れてトンネル酸化物層に電流を流させるのに足りる電界
を生じさせる。これとは対照的に、この発明のメモリ・
セル１では、書き込み動作中制御ゲート１５に負電圧を
印加する。
【００３３】メモリ・セル１の両端間に印加されるべき
電圧の値は一例として下記の表に示されている。書き込
み動作、消去動作及び読み出し動作の各々に対し、制御
ゲート１５、ビット・ライン（ドレイン・コンタク
ト）、ワード・ライン（選択トランジスタ１４のゲー
ト）及びソース領域２９での電圧値が特定される。 Ｃ.Ｇ. Ｂ.Ｌ. Ｗ.Ｌ. ソース 書き込み −８Ｖ ５Ｖ ７Ｖ 浮動 消 去 １５Ｖ ０Ｖ ５Ｖ 浮動 読み出し ５Ｖ １Ｖ ５Ｖ ０Ｖ
【００３４】そのような負電圧を使用する時には、ドレ
イン端子に印加される電圧を低減できるが、慣用のメモ
リ・セルでのようにトンネル酸化物層６を介して同一レ
ベルの電界を保つ。これはドレイン領域のジャンクショ
ンでのＢＴＢ電流によって生じられたホールの最大エネ
ルギーを低減する。従って、薄いトンネル酸化物層６の
劣化を大幅に低減できる。
【００３５】図１６〜図２４に示したように、ドレイン
・コンタクトへ書き込み動作中に印加されるか或は制御
ゲートへ消去動作中に印加されるプログラミング・イン
パルスは、印加電圧値と協働してトンネル酸化物層６を
介し最大電流レベルをセットする上昇速度で特徴付けら
れる。この上昇速度を制御することにより、メモリ・セ
ル全体の信頼性はトンネル酸化物層６のストレスを下げ
ながら改善されることができる。
【００３６】事実、ビット・ライン（Ｂ.Ｌ.）でのイン
パルスの上昇速度の制御はトンネル酸化物層６の両端間
に印加される電界を時間中一定に保つのに効果的であ
る。このようにして、ゲート端子電圧に伴うブレイクダ
ウン現象は、これもまた制御できる。同様にして、消去
動作中、制御ゲート１５でのインパルスの上昇速度値の
制御は、トンネル酸化物層６の両端間に印加される電界
を時間中一定に維持させることができる。
【００３７】説明を完全にするため、１本の同一のワー
ド・ライン（Ｗ.Ｌ.）での全てのメモリ・セルが負電圧
によるストレスを受け得ることに注目されたい。これ
は、その情報内容を劣化させようとする電界がメモリ・
セルにかかるためである。しかしながら、この欠点は負
電圧値を適当に調節することで充分に制御できる。この
点で、５ミリ秒のプログラミング時間を使って実際にテ
ストしたら、少なくとも１００ｋのプログラミング・サ
イクルの持続時間が得られ、セル・マトリクスの同一行
ないし同一区域での他のメモリ・セルのプログラミング
による性能の劣化及び情報の損失は無かった。
【００３８】
【発明の効果】この発明のメモリ・セルは、従来技術の
課題を解決し且つ下記の多数の利点を提供する。メモリ
・セル１の特定構造は、慣用の２レベル・ポリシリコン
・セルによって占有される面積の半分よりも小さい面積
内で、一定の技術に対してメモリ・セル１をコンパクト
にさせる。書き込み動作中、メモリ・セル１の制御ゲー
ト１５へ印加される電圧として負電圧を使用すると、ト
ンネル酸化物層６の両端間の所要電圧を分布させ、プロ
グラミング電流を供給する。これはまた、普通の選択ト
ランジスタ１４を使用させ、高圧トランジスタの使用を
避けさせることができる。事実、メモリ・セルのドレイ
ン領域へ伝送される電圧は実質的に４Ｖ〜６Ｖ程度であ
る。
【００３９】書き込み及び消去インパルス用に適当な上
昇速度を使用すると、トンネル酸化物層６の最大電流レ
ベルを制御させて時間中一定に保てる。従って、トンネ
ル効果にさらされるトンネル酸化物層６の劣化が低減さ
れることにより、メモリ・セルの性能及び長期間に亘る
信頼性は大幅に改善できる。フラッシュ型メモリ・セル
の典型例である酸化物劣化問題も大きく低減することが
できる。
【００４０】この発明のメモリ・セルの動作がファウラ
ーノーハイム（Ｆowler−Ｎordheim）トンネル効果に基
づき且つその固有の閾値をゼロ近くに選択できることに
鑑みて、本構造は、たとえ３Ｖ程低くても、低給電々圧
に良く適する。この発明のメモリ・セルの全電気長はフ
ラッシュ・セルの電気長よりも大きく、その上、ドレイ
ン領域への燐の拡散はチャネル・ドーピングが少しなの
で非常に減少され、これによりドレイン領域へ印加され
る電圧は４Ｖ〜６Ｖ程度に低くでき、そしてソース領域
がＬＤＤ法で形成されると、ソース領域及びドレイン領
域の周辺での濃いヒ素の注入はメモリ・セルのゲートか
ら離れて保持され得る。この発明の最後の特色は、この
発明のメモリ・セルの大規模集積にとって有利であり、
その実効制御長を増し、且つメモリ・セルのサイズを極
めて小さいサイズにまでダウン・サイジングさせる。
【００４１】特許請求の範囲に定められたような範囲か
ら逸脱せずに、上述して図示したようなメモリ・セルに
種々変更を加えても良いことは明らかであろう。
【図面の簡単な説明】
【図１】この発明を具体化したメモリ・セルのレイアウ
ト、特に活性区域を示す頂面図である。
【図２】トンネル酸化物を示す頂面図である。
【図３】浮動ゲートを示す頂面図である。
【図４】制御ゲート及びワード・ラインを示す頂面図で
ある。
【図５】領域１０を示す頂面図である。
【図６】ドレイン領域及びソース領域並びにドレイン・
コンタクトを示す頂面図である。
【図７】図１〜図６の全部品の全体配置を示す頂面図で
ある。
【図８】この発明のメモリ・セルが形成された半導体部
分を、図７の線Ａ−Ａに沿って切断した拡大断面図であ
る。
【図９】同じ半導体部分を、図７の線Ｂ−Ｂに沿って切
断した断面図である。
【図１０】図７に示した一対のメモリ・セルを製造する
方法の初期工程の第１段階を示す断面図である。
【図１１】初期工程の第２段階を示す断面図である。
【図１２】初期工程の第３段階を示す断面図である。
【図１３】この発明に係る一対のメモリ・セルを製造す
る方法の最終工程の第１段階を示す断面図である。
【図１４】最終工程の第２段階を示す断面図である。
【図１５】最終工程の第３段階を示す断面図である。
【図１６】書き込み動作中のワード・ラインでのプログ
ラミング・インパルス対時間の関係を示すグラフであ
る。
【図１７】書き込み動作中の制御ゲートでのプログラミ
ング・インパルス対時間の関係を示すグラフである。
【図１８】書き込み動作中のビット・ラインでのプログ
ラミング・インパルス対時間の関係を示すグラフであ
る。
【図１９】消去動作中のピーク電圧を示すグラフであ
る。
【図２０】消去動作中のビット・ラインでのプログラミ
ング・インパルス対時間の関係を示すグラフである。
【図２１】読み出し動作中の図１６と同様なグラフであ
る。
【図２２】読み出し動作中の図１７と同様なグラフであ
る。
【図２３】読み出し動作中の図１８と同様なグラフであ
る。
【図２４】読み出し動作中のソース領域でのプログラミ
ング・インパルス対時間の関係をを示すグラフである。
【符号の説明】 １ メモリ・セル ２ 基板 ３ ゲート酸化物層 ６ トンネル酸化物層 ７ チャネル領域 ８ 第１のポリシリコン層 ９ 第２のポリシリコン層 １０ 領域 １１ 誘電層 １２ 浮動ゲート １３ シリサイド層 １４ 選択トランジスタ １５ 制御ゲート １８ ｎ−型領域 １９ ｎ＋型領域 ２５ フィールド酸化物層 ２８ ドレイン領域 ２９ ソース領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正内容】
【図２２】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正内容】
【図２３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正内容】
【図２４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 カルロ・リーバ イタリア国、20055 レナーテ・ブリアン ツァ、ヴィア・エッレ・マナーラ ８

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 選択トランジスタと直列接続され且つ浮
    動ゲートの上層にある制御ゲート及びこれらゲート間の
    誘電層を有する浮動ゲート・トランジスタを備えたタイ
    プの２レベルのポリシリコンＥＥＰＲＯＭメモリ・セル
    において、 前記セル形成トランジスタは、それぞれドレイン及びソ
    ース活性領域を含み、各領域が異なる少なくとも２つの
    濃度を持つ１つの同一ドーパントの２重注入で形成され
    た領域として形成されることを特徴とするメモリ・セ
    ル。
  2. 【請求項２】 前記２重注入がｎ型ドーパントを使用し
    て行われることを特徴とする請求項１のメモリ・セル。
  3. 【請求項３】 前記注入が燐及びヒ素のイオンを使用し
    て行われることを特徴とする請求項１のメモリ・セル。
  4. 【請求項４】 前記領域は、まず低濃度のｎ−型ドーパ
    ントである燐の注入で、次に高濃度のｎ＋型ドーパント
    であるヒ素の注入で形成されることを特徴とする請求項
    １のメモリ・セル。
  5. 【請求項５】 ＭＯＳ技術で半導体基板に実施され、選
    択トランジスタと直列接続され且つ浮動ゲートの上層に
    ある制御ゲート及びこれらゲート間の誘電層を有する浮
    動ゲート・トランジスタを備えた、２レベルのポリシリ
    コンＥＥＰＲＯＭメモリ・セルをプログラミングする方
    法において、 前記メモリ・セルの書き込み動作中負電圧が前記制御ゲ
    ートに印加されることを特徴とするプログラミング方
    法。
  6. 【請求項６】 前記負電圧の値が前記浮動ゲートの下層
    のトンネル酸化物層の両端間の所望の電界に基づいてセ
    ットされることを特徴とする請求項５のプログラミング
    方法。
  7. 【請求項７】 書き込み動作、消去動作及び読み出し動
    作中、前記メモリ・セルの両端間に印加される電圧が下
    記の表に応じてセットされ、 Ｃ.Ｇ. Ｂ.Ｌ. Ｗ.Ｌ. ソース 書き込み −８Ｖ ５Ｖ ７Ｖ 浮動 消 去 １５Ｖ ０Ｖ ５Ｖ 浮動 読み出し ５Ｖ １Ｖ ５Ｖ ０Ｖ ただし、Ｃ.Ｇ.は前記メモリ・セルの制御ゲート端子で
    あり、Ｂ.Ｌ.（ビット・ライン）は前記メモリ・セルの
    ドレイン端子であり、そしてＷ.Ｌ.（ワード・ライン）
    は選択トランジスタのゲート端子である、ことを特徴と
    する請求項５のプログラミング方法。
  8. 【請求項８】 書き込み動作中、消去動作中、それぞれ
    前記ドレイン領域、前記制御ゲートに印加される電圧イ
    ンパルスは、前記トンネル酸化物層に流れる最大電流に
    基づく所定の上昇速度を有することを特徴とする請求項
    ５のプログラミング方法。
  9. 【請求項９】 請求項１に記載されたように実施された
    メモリ・セルのマトリクスを備えていることを特徴とす
    るＭＯＳ技術での集積されたＥＥＰＲＯＭメモリ回路。
  10. 【請求項１０】 選択トランジスタと直列接続され且つ
    浮動ゲートの上層にある制御ゲート及びこれらゲート間
    の誘電層を有する浮動ゲート・トランジスタを備えた、
    ２レベルのポリシリコンＥＥＰＲＯＭメモリ・セルにお
    いて、 異なる２つの濃度を持つ同一ドーパントの少なくとも２
    回の注入によって形成される領域が選択トランジスタの
    それぞれのゲート端子と前記メモリ・セルの間に設けら
    れることを特徴とするメモリ・セル。
  11. 【請求項１１】 前記メモリ・セルを形成するトランジ
    スタがそれぞれのドレイン及びソース活性領域を有し、
    各領域が前記領域として構成されることを特徴とする請
    求項１０のメモリ・セル。
  12. 【請求項１２】 前記注入のためにｎ型ドーパントが使
    用されることを特徴とする請求項１０のメモリ・セル。
  13. 【請求項１３】 前記注入のために燐及びヒ素が使用さ
    れることを特徴とする請求項１０のメモリ・セル。
  14. 【請求項１４】 前記領域は、まず低濃度のｎ−型ドー
    パントである燐の注入で、次に高濃度のｎ＋型ドーパン
    トであるヒ素の注入で形成されることを特徴とする請求
    項１１のメモリ・セル。
  15. 【請求項１５】 各活性領域は、まず非常に低い濃度の
    ｎ−型ドーパントである燐の注入で、次に高濃度のｎ＋
    型ドーパントであるヒ素の注入で形成されることを特徴
    とする請求項１３のメモリ・セル。
  16. 【請求項１６】 ＭＯＳ技術で半導体基板に実施され、
    それぞれのドレイン領域及びソース領域も有する浮動ゲ
    ート・トランジスタから成る少なくとも１個のメモリ・
    セルを備えたタイプの２レベルのポリシリコンＥＥＰＲ
    ＯＭメモリ・セルの製造方法において、 前記ドレイン領域及び前記ソース領域を提供するため
    に、同一ドーパントの異なる２つの濃度で実施される少
    なくとも２回のイオン注入工程を含むことを特徴とする
    メモリ・セルの製造方法。
  17. 【請求項１７】 前記工程は、まず低濃度のｎ−型ドー
    パントの注入、次に高濃度のｎ＋型ドーパントの注入を
    含むことを特徴とする請求項１６のメモリ・セルの製造
    方法。
  18. 【請求項１８】 前記第１回目の注入が燐イオンを使っ
    て行われ、そして前記第２回目の注入がヒ素イオンを使
    って行われることを特徴とする請求項１７のメモリ・セ
    ルの製造方法。
  19. 【請求項１９】 前記浮動ゲート・トランジスタのチャ
    ネルも異なる２つの濃度を持つ同一ドーパントの２重注
    入で形成されることを特徴とする請求項１６のメモリ・
    セルの製造方法。
  20. 【請求項２０】 請求項１０に記載されたように実施さ
    れたメモリ・セルのマトリクスを備えていることを特徴
    とするＭＯＳ技術での集積されたＥＥＰＲＯＭメモリ回
    路。
  21. 【請求項２１】 ゲート端子を有する選択トランジスタ
    であって、約５ボルトの閾値電圧の印加時に前記ゲート
    端子が前記選択トランジスタを導通状態にセットする前
    記選択トランジスタと、 浮動ゲート、制御ゲート、及びこれら浮動ゲートと制御
    ゲートを容量性結合する中間誘電層を有する記憶トラン
    ジスタと、 前記選択トランジスタのゲート端子及び前記記憶トラン
    ジスタの浮動ゲートの両方の下に位置する酸化物層と、 この酸化物層の真下に位置し、且つ前記選択トランジス
    タのゲート端子及び前記記憶トランジスタの浮動ゲート
    の両方の下に延びる接続領域と、 を備えたＥＥＰＲＯＭメモリ・セル。
  22. 【請求項２２】 前記接続領域が基板内に２重注入によ
    って形成され、この２重注入が第１の領域及び第２の領
    域を有し、前記第１の領域が前記ゲート酸化物層の真下
    に位置する側面を有し、前記第２の領域が前記ゲート酸
    化物層の真下に位置する前記第１領域側面を越えて延び
    る請求項２１のＥＥＰＲＯＭメモリ・セル。
  23. 【請求項２３】 ２重注入の前記第１及び第２の領域は
    それぞれ第１及び第２の濃度の同一ドーパントを使って
    形成され、そして前記第１の濃度が前記第２の濃度より
    も濃い請求項２２のＥＥＰＲＯＭメモリ・セル。
  24. 【請求項２４】 ドーパントの型はドナー型であり、前
    記第１の濃度がヒ素原子の濃度であり、そして前記第２
    の濃度が燐原子の濃度である請求項２３のＥＥＰＲＯＭ
    メモリ・セル。
  25. 【請求項２５】 前記選択トランジスタのゲート端子の
    下に位置する酸化物層部分がゲート酸化物であり、そし
    て前記記憶トランジスタの浮動ゲートの下に位置する酸
    化物層部分が薄いトンネル酸化物である請求項２１のＥ
    ＥＰＲＯＭメモリ・セル。
  26. 【請求項２６】 ゲート端子及びドレインを有する選択
    トランジスタと、浮動ゲート、制御ゲート、及びこれら
    浮動ゲートと制御ゲートを容量結合する中間誘電層を有
    する記憶トランジスタとを備え、前記選択トランジスタ
    のゲート端子が２重注入領域によって前記記憶トランジ
    スタの制御ゲートへ結合されるＥＥＰＲＯＭメモリ・セ
    ルをプログラミングするための方法であって、 基準電圧に対して測定される第１の正電圧を前記選択ト
    ランジスタのドレインへ印加するステップと、 前記基準電圧に対して測定される第２の正電圧を前記選
    択トランジスタのゲート端子へ印加して前記選択トラン
    ジスタを導通状態にするステップと、 前記第１の正電圧を前記選択トランジスタのドレインへ
    印加し且つ前記第２の正電圧を前記選択トランジスタの
    ゲート端子へ印加しながら、前記基準電圧に対して測定
    される負電圧を前記記憶トランジスタの制御ゲートへ印
    加することにより前記浮動ゲートを放電させるステップ
    と、 を含むメモリ・セルのプログラミング方法。
  27. 【請求項２７】 前記第２の正電圧は、普通のトランジ
    スタの約５ボルトの間値電圧である請求項２６のメモリ
    ・セルのプログラミング方法。
  28. 【請求項２８】 前記ドレインの電圧を前記第１の正電
    圧まで徐々に上昇させて前記浮動ゲートを徐々に放電さ
    せるステップを更に含む請求項２６のメモリ・セルのプ
    ログラミング方法。
  29. 【請求項２９】 前記基準電圧を前記選択トランジスタ
    のドレインに印加しながら、前記基準電圧に対して測定
    される第３の正電圧を前記制御ゲートに印加することに
    より前記浮動ゲートを充電するステップを更に含む請求
    項２６のメモリ・セルのプログラミング方法。
  30. 【請求項３０】 前記ドレインの電圧を前記第３の正電
    圧まで徐々に上昇させて前記浮動ゲートを徐々に充電す
    るステップを更に含む請求項２９のメモリ・セルのプロ
    グラミング方法。
  31. 【請求項３１】 前記基準電圧に対して測定される第４
    の正電圧を前記選択トランジスタの制御ゲート及びゲー
    ト端子の両方に同時に印加することによって前記ＥＥＰ
    ＲＯＭメモリ・セルから読み出すステップを更に含み、
    前記第４の正電圧は前記選択トランジスタを導通させる
    のに充分であり且つ前記記憶トランジスタの浮動ゲート
    だけが放電されているならば前記記憶トランジスタを導
    通させるのに充分である請求項３０のメモリ・セルのプ
    ログラミング方法。
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