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JPH07325667A - Data transfer system and disk control lsi - Google Patents

Data transfer system and disk control lsi

Info

Publication number
JPH07325667A
JPH07325667A JP11981694A JP11981694A JPH07325667A JP H07325667 A JPH07325667 A JP H07325667A JP 11981694 A JP11981694 A JP 11981694A JP 11981694 A JP11981694 A JP 11981694A JP H07325667 A JPH07325667 A JP H07325667A
Authority
JP
Japan
Prior art keywords
data
transfer
signal processing
lsi
disk control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11981694A
Other languages
Japanese (ja)
Inventor
Hitoshi Ogawa
仁 小川
Toyoaki Nogiwa
豊朗 野際
Masatoshi Nishina
昌俊 仁科
Yoshikatsu Fujii
義勝 藤井
Shoichi Miyazawa
章一 宮沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Micro Software Systems Inc
Original Assignee
Hitachi Ltd
Hitachi Micro Software Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Micro Software Systems Inc filed Critical Hitachi Ltd
Priority to JP11981694A priority Critical patent/JPH07325667A/en
Publication of JPH07325667A publication Critical patent/JPH07325667A/en
Pending legal-status Critical Current

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  • Bus Control (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE:To make it possible to set the width of a transfer bus performing the data transfer between the disk control LSI and the signal processing LSI of a disk device to an arbitrary optimum bit width according to transfer speed. CONSTITUTION:A disk control LSI 10 and a signal processing LSI 20 are provided with counters 43 and 44, data width conversion circuits 41 and 42 and synchronizing detections 45. The counters 43 and 44 count the numbers of transferred bits, delimit data every time the numbers reach prescribed numbers of bits and impart the numbers of transfer surplus bits to the data width conversion circuits 41 and 42. The data width conversion circuits 41 and 42 convert the transfer widths of the input and output of transfer data by storing transfer data by a storage means storing the data as temporary storage data and selecting data lines by selection circuits having plural selecting methods. The synchronizing detections 45 detect the start location of transfer data and perform the settings of the counters 43 and 44. As a result, the numbers of pin of the disk control LSI and the signal processing LSI are reduced and the wiring amount of a device substrate is decreased.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、磁気ディスク、光ディ
スク、光磁気ディスク等のディスクを用いた記憶装置に
関し、特に、そのディスク制御LSIおよび信号処理L
SIに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage device using a disk such as a magnetic disk, an optical disk, a magneto-optical disk, and more particularly to a disk control LSI and a signal processing L thereof.
It is related to SI.

【0002】[0002]

【従来の技術】従来技術におけるディスク装置を図2お
よび図3を用いて説明する。
2. Description of the Related Art A conventional disk device will be described with reference to FIGS.

【0003】図2は、ディスク装置を含む情報処理シス
テムの構成を示すブロック図である。ディスク装置1
は、ディスク制御装置2とドライブ装置3から構成され
る。ディスク制御装置2は、ホストコンピュータ6との
インタフェイスを行うホストインタフェイス5、ドライ
ブ装置3を制御しデータを転送するディスク制御LSI
10、ホストコンピュータ6との送受データを保持する
バッファメモリ8、全体の制御を行うマイクロプロセッ
サ4を備えている。ディスク制御LSI10は他の処理
部分と合わせてLSI化される場合がある。ドライブ装
置3は、信号処理LSI20と記録再生アンプ7で構成
される。
FIG. 2 is a block diagram showing the configuration of an information processing system including a disk device. Disk device 1
Is composed of a disk control device 2 and a drive device 3. The disk control device 2 is a disk control LSI that controls the host interface 5 that interfaces with the host computer 6 and the drive device 3 and transfers data.
10, a buffer memory 8 for holding data transmitted / received to / from the host computer 6, and a microprocessor 4 for controlling the whole. The disk control LSI 10 may be integrated into an LSI together with other processing parts. The drive device 3 includes a signal processing LSI 20 and a recording / reproducing amplifier 7.

【0004】図3は、特開平1−193923公報記載
の、従来のディスク装置における、ディスク制御LSI
10と信号処理LSI20間の接続を示したブロック図
である。信号処理LSI20は、ディスク上の記憶符号
(以下記録符号)へのデータの符号化及び記憶符号の復
号を行う符号化復号回路21と磁気ディスクへの記録再
生を行う記録再生回路22を備えている。符号化復号回
路21と記録再生回路22は、一つまたは複数のチップ
にLSI化される。
FIG. 3 shows a disk control LSI in a conventional disk device disclosed in Japanese Patent Laid-Open No. Hei 1-193923.
10 is a block diagram showing a connection between the signal processing LSI 20 and the signal processing LSI 20. FIG. The signal processing LSI 20 is provided with an encoding / decoding circuit 21 for encoding data into a storage code (hereinafter referred to as a recording code) on the disk and for decoding the storage code, and a recording / reproducing circuit 22 for recording / reproducing on / from a magnetic disk. . The encoding / decoding circuit 21 and the recording / reproducing circuit 22 are integrated into one or more chips.

【0005】ディスク制御LSI10および信号処理L
SI20の入出力端子間は、シリアル信号線で接続され
る。ディスクへの書き込み時、ディスク制御LSI10
内でパラレルで処理されたデータは、パラレルシリアル
変換回路17によってシリアルデータに変換され、信号
処理LSI20に送られる。そして、信号処理LSI2
0内でシリアルパラレル変換回路16によってパラレル
データとして符号化され、ディスクへ書き込まれる。デ
ータ読み出し時は、復号したデータが信号処理LSI2
0内のパラレルシリアル変換回路17によってシリアル
データに変換されディスク制御LSI10へ送られる。
そして、ディスク制御LSI10内のシリアルパラレル
変換回路16によってパラレルデータに変換後処理され
る。
Disk control LSI 10 and signal processing L
The input / output terminals of SI20 are connected by a serial signal line. When writing to a disc, the disc control LSI 10
The data processed in parallel inside is converted into serial data by the parallel-serial conversion circuit 17 and sent to the signal processing LSI 20. Then, the signal processing LSI 2
Within 0, it is encoded as parallel data by the serial / parallel conversion circuit 16 and written to the disc. When reading data, the decoded data is the signal processing LSI 2
The data is converted into serial data by the parallel-serial conversion circuit 17 in 0 and sent to the disk control LSI 10.
Then, the serial-parallel conversion circuit 16 in the disk control LSI 10 processes the data after converting it into parallel data.

【0006】また、メディアに対するデータ転送速度が
高速化に伴い、LSI間データ転送をシリアルで行うこ
とが困難になってきた。そのため、ディスク制御LSI
10と信号処理LSI20間をパラレル信号で転送する
方法がとられるようになった。
[0006] Further, as the data transfer speed to the medium has been increased, it has become difficult to serially transfer data between LSIs. Therefore, the disk control LSI
A method of transferring a parallel signal between the signal processing LSI 10 and the signal processing LSI 20 has been adopted.

【0007】しかし、その転送バス幅は、内部で処理を
行う単位に基づくため、実用上、2のべき乗値に限られ
ていた。
However, the transfer bus width is practically limited to a power of 2 because it is based on a unit for performing internal processing.

【0008】[0008]

【発明が解決しようとする課題】今後、メディアに対す
るデータ転送速度がさらに高速化し、LSI間データ転
送を行うパラレル信号線数を増加させる必要が予想され
る。
In the future, it is expected that the data transfer rate to the media will be further increased and the number of parallel signal lines for transferring data between LSIs will need to be increased.

【0009】しかし、転送データのビット幅を多くする
ことは、LSIの出力本数の増加を招き、同時スイッチ
ングノイズや消費電力の点で不利になる。
However, increasing the bit width of the transfer data causes an increase in the number of LSI outputs, which is disadvantageous in terms of simultaneous switching noise and power consumption.

【0010】特に、ディスク制御LSI10とのデータ
転送を行う信号処理LSI20内部にアナログ処理回路
を含む場合、デジタル部に起因するノイズは、読み出し
時のデータ誤り率を増加させる。
In particular, when an analog processing circuit is included in the signal processing LSI 20 that transfers data to and from the disk control LSI 10, noise caused by the digital section increases the data error rate at the time of reading.

【0011】また、ディスク装置の小型化に起因して、
ディスク装置基板の面積を縮小する必要があり、LSI
のパッケージの大きさ、すなわち、ピン数および装置基
板上の配線量を減少する必要がある。転送データのビッ
ト数を増加させることは、ディスク制御LSI10と信
号処理LSI20の両方のLSIピン数を増加させ、同
時に基板の配線量を増加させてしまう問題がある。ま
た、LSI出力ピン数を増加させる場合、出力の増加に
応じて電源および接地ピンも増加させる必要があり、さ
らにピン数の増加を招いてしまう。
Further, due to the miniaturization of the disk device,
It is necessary to reduce the area of the disk device substrate,
It is necessary to reduce the package size, that is, the number of pins and the amount of wiring on the device substrate. Increasing the number of bits of transfer data has a problem that the number of LSI pins of both the disk control LSI 10 and the signal processing LSI 20 is increased, and at the same time, the wiring amount of the board is increased. Further, when increasing the number of LSI output pins, it is necessary to increase the number of power supply and ground pins in accordance with the increase in output, which further increases the number of pins.

【0012】以上の点から、転送データ幅は、データ転
送速度に応じた、適切な値を選ぶ必要がある。
From the above points, it is necessary to select an appropriate value for the transfer data width according to the data transfer rate.

【0013】しかし、従来の構成では、LSI間をパラ
レル接続するにあたり、転送データのビット幅をディス
ク制御LSI10処理データ幅の約数で、信号処理LS
I20のデータ幅の倍数又は約数である必要があった。
そのため、ディスク制御LSI10処理をバイト(8ビ
ット)単位で行う場合、転送データ幅は、1,2,4,
8のいずれかに制限され、転送データ幅の設定に自由度
が少ない問題点があった。
However, in the conventional configuration, when the LSIs are connected in parallel, the bit width of the transfer data is a divisor of the processing data width of the disk control LSI 10 and the signal processing LS.
It had to be a multiple or submultiple of the I20 data width.
Therefore, when the disk control LSI 10 process is performed in units of bytes (8 bits), the transfer data widths are 1, 2, 4,
There is a problem that the transfer data width is limited to any one of 8 and there is little freedom in setting the transfer data width.

【0014】また、図3に示す構成では、ディスク制御
LSI10の内部処理データの境界を転送データの境界
と一致させる必要があるため、信号処理LSI20内で
も転送データが出力境界に揃って出力されることを保証
する機構が必要になり、回路規模並びに消費電力が増大
する問題点があった。
Further, in the configuration shown in FIG. 3, since the boundary of the internal processing data of the disk control LSI 10 needs to match the boundary of the transfer data, the transfer data is also output within the signal processing LSI 20 at the output boundary. However, there is a problem that the circuit scale and power consumption increase.

【0015】さらに、従来の構成では、信号処理LSI
20において同期検出を行った場合であっても、ディス
ク制御LSI10で再度同期検出をする必要があり、回
路規模が増大する問題点があった。
Further, in the conventional configuration, the signal processing LSI
Even when the synchronization detection is performed in 20, the disk control LSI 10 needs to perform the synchronization detection again, which causes a problem that the circuit scale increases.

【0016】本発明は、LSIのピン数ならびに装置基
板の配線量を削減するために、ディスク制御LSI10
と信号処理LSI20間のデータ転送において、転送速
度に応じて転送データ幅を任意に設定可能とすることを
目的とする。
According to the present invention, in order to reduce the number of pins of the LSI and the wiring amount of the device substrate, the disk control LSI 10
In the data transfer between the signal processing LSI 20 and the signal processing LSI 20, the transfer data width can be arbitrarily set according to the transfer speed.

【0017】また、本発明は、ディスク制御LSI10
と信号処理LSI20間の転送データ幅が処理データと
異なる場合において、転送後のデータを内部処理データ
の境界に揃えるための手法を提供することを目的とす
る。
The present invention also provides a disk control LSI 10
An object of the present invention is to provide a method for aligning data after transfer to the boundary of internal processing data when the transfer data width between the signal processing LSI 20 and the signal processing LSI 20 is different from the processing data.

【0018】さらに、本発明は、ディスク制御LSI1
0および信号処理LSI20において、転送後のデータ
を内部処理データの境界に揃えるための回路規模の小さ
い手法を提供することを目的とする。
Furthermore, the present invention provides a disk control LSI 1
It is an object of the present invention to provide a method with a small circuit scale for aligning the data after transfer to the boundary of the internally processed data in the 0 and the signal processing LSI 20.

【0019】さらに、本発明は、任意に転送データ幅を
設定することによって、多様な信号処理LSI20また
はディスク制御LSI10と接続可能なディスク制御L
SI10および信号処理LSI20を実現することを目
的とする。
Further, according to the present invention, the disc control L which can be connected to various signal processing LSIs 20 or disc control LSIs 10 by arbitrarily setting the transfer data width.
The purpose is to realize the SI 10 and the signal processing LSI 20.

【0020】[0020]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ディスク制御LSIおよび信号処理LS
Iにおいて、ビット単位のずれを補正することにより、
任意データ幅の変換を可能にするものである。
In order to achieve the above object, the present invention provides a disk control LSI and a signal processing LS.
In I, by correcting the shift in bit units,
It enables conversion of arbitrary data width.

【0021】そのために、ディスク制御LSIおよび信
号処理LSIにビットずれの補正機能を持った、データ
幅変換回路を設ける。データ幅変換回路では、内部処理
語単位で送られる転送すべきデータと、出力時に生じる
ビットずれによって転送されなかった前回のデータを合
わせた分量のデータを一時貯え、貯えたデータから、転
送幅単位で出力する。また、転送単位で送られたデータ
を同様に貯え、内部処理語単位で出力する。貯えたデー
タからどの部分を出力するかは、後述する計数手段によ
り指示される。
For this purpose, the disk control LSI and the signal processing LSI are provided with a data width conversion circuit having a bit deviation correcting function. The data width conversion circuit temporarily stores the amount of data that is to be transferred in units of internal processing words and the previous data that was not transferred due to the bit shift that occurred at the time of output. To output. Similarly, the data sent in the transfer unit is similarly stored and output in the unit of the internal processing word. Which part to output from the stored data is instructed by the counting means described later.

【0022】また、転送データが各処理語単位で同期が
取れように、ディスク制御LSIおよび信号処理LSI
の一方または両方に同期機能を設ける。同期機能は、転
送データについて先頭の区切りを検出し、転送データの
ビットずれを補正するための、データ幅変換回路に対す
るビット位置情報を生成する。同期パターンの検出は、
データ幅変換回路に貯えられたデータから所定のデータ
パターンに一致するデータが存在することを検出するこ
とにより、あるいは、転送データと別の信号線を用いて
送られる同期情報により行う。
Further, the disk control LSI and the signal processing LSI are arranged so that the transfer data can be synchronized in units of processing words.
A synchronization function is provided in one or both. The synchronization function detects a leading delimiter in the transfer data and generates bit position information for the data width conversion circuit for correcting the bit shift of the transfer data. Sync pattern detection
This is performed by detecting the presence of data that matches a predetermined data pattern from the data stored in the data width conversion circuit, or by the synchronization information sent using a signal line different from the transfer data.

【0023】データ幅変換回路では、データを入出力す
るごとに、ビットずれの補正を毎回行う必要がある。こ
の目的のために、転送ビット数を計数する計数手段を設
ける。計数手段では、毎転送ごとにデータ幅変換回路に
転送されたデータのビット総数を処理語のビット数を法
として計数し、処理語単位での入出力が可能であるか判
定する。また、入出力の結果余剰となった未転送ビット
数をデータ幅変換回路に与える。なお、処理語単位が転
送単位よりも小さい場合、処理語単位の転送毎に計数
し、転送語単位を法として計数する。
In the data width conversion circuit, it is necessary to correct the bit shift each time data is input / output. For this purpose, counting means for counting the number of transfer bits is provided. The counting means counts the total number of bits of the data transferred to the data width conversion circuit for each transfer, using the number of bits of the processing word as a modulus, and determines whether input / output is possible in processing word units. In addition, the number of untransferred bits, which is a surplus as a result of input / output, is given to the data width conversion circuit. When the processing word unit is smaller than the transfer unit, the processing word unit is counted for each transfer, and the transfer word unit is modulo.

【0024】以上の方法により、処理語長と転送語長が
単純な整数倍の関係にない場合の、処理語単位での入出
力に対して転送語単位での転送が整数倍の関係でないた
めに起因するビットずれを各転送または入出力ごとに補
正する。
According to the above method, when the processing word length and the transfer word length are not in a simple integral multiple relationship, the transfer in the transfer word unit is not an integral multiple relationship with respect to the input / output in the processing word unit. The bit shift caused by is corrected for each transfer or each input / output.

【0025】[0025]

【作用】本発明によれば、書き込み時、ディスク制御L
SIから出力するディスク制御LSIの処理語単位の記
録データは、任意のビット数に変換され、複数回の転送
データとして信号処理回路に転送される。複数回の転送
によって転送されたデータは、1回または複数回の信号
処理回路の処理語単位で符号化され、ディスクに記録さ
れる。
According to the present invention, at the time of writing, the disk control L
The recording data of the processing word unit of the disk control LSI output from the SI is converted into an arbitrary number of bits and transferred to the signal processing circuit as transfer data of a plurality of times. The data transferred by a plurality of times of transfer is encoded in a unit of processing word of the signal processing circuit of one time or a plurality of times and recorded on the disc.

【0026】読み出し時、ディスクに記録されたデータ
は、記録再生回路によって、再生・復号され、信号処理
回路の処理語単位に読み出される。読み出されたデータ
は、1回または複数回の転送データとしてディスク制御
LSIに送られ、ディスク制御LSIの処理語単位で処
理される。
At the time of reading, the data recorded on the disk is reproduced / decoded by the recording / reproducing circuit, and is read in processing word units of the signal processing circuit. The read data is sent to the disk control LSI as transfer data of one time or a plurality of times, and is processed in processing word units of the disk control LSI.

【0027】[0027]

【実施例】以下、本発明を磁気ディスクに適用した実施
例について、図1および図4から図12を用いて説明す
る。
EXAMPLE An example in which the present invention is applied to a magnetic disk will be described below with reference to FIGS. 1 and 4 to 12.

【0028】図1は、本発明によるディスク制御LSI
10と信号処理LSI20のブロック図である。
FIG. 1 shows a disk control LSI according to the present invention.
10 is a block diagram of the signal processing LSI 20 and the signal processing LSI 20. FIG.

【0029】ディスク制御LSI10は、ドライブ制御
回路15、データ幅変換回路41,42、カウンタ4
4、同期検出45で構成される。信号処理LSI20
は、記録再生回路22、符号化復号化回路21、VFO
23(Variable FrequencyOscillator)、分周/逓
倍回路24、データ幅変換回路41,42、同期検出4
5、カウンタ43で構成される。ディスク制御LSI1
0と信号処理LSI20間は、転送データ信号線31、
転送クロック信号線33、制御信号線32で接続され
る。
The disk control LSI 10 includes a drive control circuit 15, data width conversion circuits 41 and 42, and a counter 4.
4 and synchronization detection 45. Signal processing LSI 20
Is a recording / reproducing circuit 22, an encoding / decoding circuit 21, a VFO.
23 (Variable Frequency Oscillator), frequency division / multiplication circuit 24, data width conversion circuits 41, 42, synchronization detection 4
5, counter 43. Disk control LSI1
0 and the signal processing LSI 20 have transfer data signal lines 31,
The transfer clock signal line 33 and the control signal line 32 are connected.

【0030】ドライブ制御回路15は、ドライブ装置の
動作タイミング等を制御し、同期検出45、カウンタ4
4に動作の開始・終了を指示する。また、制御信号線3
2を介して信号処理LSI20に読み出しおよび書き込
みを指示する。さらに、データ幅変換回路41,42を
経由してデータを入出力する。
The drive control circuit 15 controls the operation timing and the like of the drive device, the synchronization detection 45, the counter 4
Instruct 4 to start / end the operation. In addition, the control signal line 3
The signal processing LSI 20 is instructed to read and write via 2. Further, data is input / output via the data width conversion circuits 41 and 42.

【0031】データ幅変換回路41,42は、ドライブ
制御回路15が外部バスである転送データ信号線31へ
データを入出力するために、バス幅の変換を行う。同期
検出45は、データ幅変換回路42と接続され、入力デ
ータから、処理データ語単位の同期パターンを検出す
る。カウンタ43は、データ転送の基準となる転送クロ
ック信号線33から、データを転送を語単位に区切り、
ドライブ制御回路15およびデータ幅変換回路41,4
2に転送状態を伝える。
The data width conversion circuits 41 and 42 convert the bus width so that the drive control circuit 15 inputs / outputs data to / from the transfer data signal line 31, which is an external bus. The synchronization detection unit 45 is connected to the data width conversion circuit 42 and detects a synchronization pattern in units of processed data words from the input data. The counter 43 divides the data transfer into word units from the transfer clock signal line 33 that serves as a reference for data transfer,
Drive control circuit 15 and data width conversion circuits 41, 4
2. Notify the transfer status to 2.

【0032】記録再生回路22は、デジタル符号である
記録符号を符号化復号回路21から受け、アナログ記録
信号へ変換し記録再生アンプ7との入出力を行い、記録
符号として符号化復号回路21に伝える。符号化復号回
路21は、データ幅変換回路41,42を介して転送デ
ータ信号線31と接続され、転送データと記録データ間
の符号化および復号を行う。VFO23は、記録再生信
号に同期したクロックを供給する。分周/逓倍回路24
は、VFO23の生成したクロックを転送に適した周波
数へ変換し、カウンタ43ヘ送る。データ幅変換回路4
1,42および同期検出45、カウンタ43は、ディス
ク制御LSI10と同じ構成を取り、バス幅の変換を行
う。またカウンタ43は、転送クロックを生成し、転送
クロック信号線33に出力する。
The recording / reproducing circuit 22 receives a recording code, which is a digital code, from the encoding / decoding circuit 21, converts it into an analog recording signal, inputs / outputs it to / from the recording / reproducing amplifier 7, and outputs it to the encoding / decoding circuit 21 as a recording code. Tell. The encoding / decoding circuit 21 is connected to the transfer data signal line 31 via the data width conversion circuits 41 and 42, and performs encoding and decoding between transfer data and recording data. The VFO 23 supplies a clock synchronized with the recording / reproducing signal. Frequency division / multiplication circuit 24
Converts the clock generated by the VFO 23 into a frequency suitable for transfer and sends it to the counter 43. Data width conversion circuit 4
1, 42, the synchronization detection 45, and the counter 43 have the same configuration as the disk control LSI 10 and convert the bus width. The counter 43 also generates a transfer clock and outputs it to the transfer clock signal line 33.

【0033】ディスク制御LSI10内においてドライ
ブ制御回路15は、処理データ語単位でデータの入出力
を行う。処理データ語単位のデータ幅と転送データ信号
線31のデータ幅との変換は、ドライブ制御回路15の
データ出力や転送データ信号線31からの入力データを
一度データ幅変換回路41,42に貯え、必要なデータ
幅単位で出力することによって行う。ディスク制御LS
I10が信号処理LSI20からデータを入力する場
合、同期検出45が、データ幅変換回路42に貯えたデ
ータが所定の同期パターンと一致するか検査し、一致し
た時点から、データ幅変換回路42に貯えたデータをド
ライブ制御回路15に送ることによって、転送された転
送データと処理データ語の先頭をそろえる。以後、カウ
ンタ44では、転送データのビット数を計数し、データ
幅変換回路42に貯えたデータが処理データ語単位に達
するごとに、データを区切り、ドライブ制御回路15に
出力するための処理クロックを発生する。ディスク制御
LSI10から信号処理LSI20へデータを出力する
場合、データ幅変換回路41に貯えたデータを転送デー
タのビット数をカウンタ44によって計数しながら出力
する。また、入力時と同様に処理クロックを生成して、
処理データ語単位に達するごとにデータ幅変換回路41
がドライブ制御回路15から入力する。処理データ語が
転送符号の倍数になっていない場合、データ入出力いず
れにおいても、データ幅変換回路41,42には、転送
されないビットが残る。次にデータ幅変換回路41,4
2に貯えるデータは、残りのデータを破壊しないよう
に、入力データまたは転送残りデータをずらして格納
し、出力時にカウンタ44の値を使用して、データをず
らして出力することにより、データずれの補正を行う。
The drive control circuit 15 in the disk control LSI 10 inputs / outputs data in units of processed data words. The conversion between the data width of the processed data word unit and the data width of the transfer data signal line 31 is performed by temporarily storing the data output of the drive control circuit 15 and the input data from the transfer data signal line 31 in the data width conversion circuits 41 and 42. This is done by outputting in the required data width unit. Disk control LS
When I10 inputs data from the signal processing LSI 20, the synchronization detection 45 checks whether the data stored in the data width conversion circuit 42 matches a predetermined synchronization pattern, and when the data matches, stores it in the data width conversion circuit 42. By sending the generated data to the drive control circuit 15, the heads of the transferred transfer data and the processed data word are aligned. After that, the counter 44 counts the number of bits of the transfer data, divides the data every time the data stored in the data width conversion circuit 42 reaches a processing data word unit, and outputs a processing clock for outputting to the drive control circuit 15. Occur. When data is output from the disk control LSI 10 to the signal processing LSI 20, the data stored in the data width conversion circuit 41 is output while the number of bits of transfer data is counted by the counter 44. Also, the processing clock is generated in the same way as when inputting,
Data width conversion circuit 41 every time the processing data word unit is reached
Is input from the drive control circuit 15. If the processed data word is not a multiple of the transfer code, bits that are not transferred remain in the data width conversion circuits 41 and 42 for both data input and output. Next, the data width conversion circuits 41 and 4
The data to be stored in 2 shifts and stores the input data or the transfer residual data so as not to destroy the remaining data, and shifts the data by using the value of the counter 44 at the time of output to output the data shift. Make a correction.

【0034】信号処理LSI20では、ディスク制御L
SI10と同様の構成によってデータ幅変換を行い、デ
ィスク制御LSI10とのデータ転送を行う。さらに、
信号処理LSI20では、記録再生回路22でディスク
に対して記録再生を行うときに使用するクロックである
記録再生クロックをVFO23を用いて生成する。再生
時には、再生信号と記録再生クロックが同期するように
VFO23を制御する。VFO23で生成した記録再生
クロックは、分周/逓倍回路24によって、読み書き符
号のビットに対応したビット基準クロックを生成する。
カウンタ43は、ビット基準クロックを分周すること
で、ディスク制御LSI10との転送を行うための転送
クロックを生成する。ビット基準クロックは、LSI内
で使用する信号であるので、外部へ出力する転送クロッ
クよりも高い周波数が使用できる。また、信号処理LS
I20内のデータ転送単位である読み書き符号単位のク
ロックである記録データクロックを転送クロックまたは
ビット基準クロックを使用して生成する。
In the signal processing LSI 20, the disk control L
The data width conversion is performed by the same configuration as the SI 10, and the data transfer with the disk control LSI 10 is performed. further,
In the signal processing LSI 20, the VFO 23 is used to generate a recording / reproducing clock which is a clock used when the recording / reproducing circuit 22 performs recording / reproducing on / from the disc. During reproduction, the VFO 23 is controlled so that the reproduction signal and the recording / reproduction clock are synchronized. The recording / reproducing clock generated by the VFO 23 is generated by the frequency division / multiplication circuit 24 to generate a bit reference clock corresponding to the bit of the read / write code.
The counter 43 divides the bit reference clock to generate a transfer clock for transfer with the disk control LSI 10. Since the bit reference clock is a signal used in the LSI, a higher frequency than the transfer clock output to the outside can be used. Also, the signal processing LS
A recording data clock which is a clock of a read / write code unit which is a data transfer unit in I20 is generated using a transfer clock or a bit reference clock.

【0035】次に、図1各部の動作をディスクからのデ
ータ読み出し時について、8ビットで処理を行うディス
ク制御LSI10と信号処理LSI20間を3ビットの
転送データ信号線31を用いてデータ転送を行う場合を
例として、説明する。
Next, when data is read from the disk for the operations of the respective parts in FIG. 1, data transfer is performed between the disk control LSI 10 and the signal processing LSI 20 which perform 8-bit processing using the 3-bit transfer data signal line 31. A case will be described as an example.

【0036】まずディスク制御LSI10内のドライブ
制御回路15は、制御信号線32を通して、信号処理L
SI20に読み出しを指示する。読み出しを指示された
信号処理LSI20は、記録再生アンプ7から信号を読
み取り、再生・復号したデータを、ディスク制御LSI
10へ送る。
First, the drive control circuit 15 in the disk control LSI 10 sends a signal processing L through the control signal line 32.
Instruct the SI 20 to read. The signal processing LSI 20 instructed to read the signal reads the signal from the recording / reproducing amplifier 7 and reproduces / decodes the data, and then the disk control LSI
Send to 10.

【0037】まず、記録再生アンプ7から読み出された
アナログ信号が、記録再生回路22によって、記録符号
に弁別され、符号化復号回路21に送られる。同時にア
ナログ信号または弁別されたデータからクロック成分が
抽出され、VFO23へ送られる。VFO23では、送
られたクロック成分を用いて、記録符号に同期した、安
定なクロックを生成する。VFO23で生成されたクロ
ックは、記録再生回路22および符号化復号回路21に
送られ、データ弁別や記録符号の復号に用いられる。
First, the analog signal read from the recording / reproducing amplifier 7 is discriminated into a recording code by the recording / reproducing circuit 22 and sent to the encoding / decoding circuit 21. At the same time, a clock component is extracted from the analog signal or the discriminated data and sent to the VFO 23. The VFO 23 uses the sent clock component to generate a stable clock synchronized with the recording code. The clock generated by the VFO 23 is sent to the recording / reproducing circuit 22 and the encoding / decoding circuit 21, and is used for data discrimination and decoding of the recording code.

【0038】さらに、VFO23で生成されたクロック
は、分周/逓倍回路24によって、符号化復号回路21
が復号後に生成した8ビット幅の読み書き符号を3ビッ
ト幅の転送符号に変換するためのビット基準クロックに
分周・逓倍される。
Further, the clock generated by the VFO 23 is supplied to the encoding / decoding circuit 21 by the frequency division / multiplication circuit 24.
Is subjected to frequency division and multiplication by a bit reference clock for converting an 8-bit read / write code generated after decoding into a 3-bit width transfer code.

【0039】ビット基準クロックは、ビット単位のクロ
ックが最も好ましいが、周波数が高すぎる場合は、転送
クロックまたは記録データクロックの内周波数の高いク
ロックあるいはその倍数を使用する。また、転送クロッ
クと記録データクロックの周波数の最少公倍数となる周
波数のクロックを使用してもよい。なお、記録データク
ロックの周波数が高すぎる場合、符号化復号回路21内
で、簡単なシリアルパラレル変換回路を用いることによ
って、データ幅変換回路41に対して低い周波数のパラ
レル転送を行うようにしてもよい。
The bit reference clock is most preferably a bit-based clock, but when the frequency is too high, a clock having a higher internal frequency of the transfer clock or the recording data clock or a multiple thereof is used. Alternatively, a clock having a frequency that is the least common multiple of the frequencies of the transfer clock and the recording data clock may be used. If the frequency of the recording data clock is too high, a simple serial-parallel conversion circuit is used in the encoding / decoding circuit 21 to perform low-frequency parallel transfer to the data width conversion circuit 41. Good.

【0040】VFO23の内部周波数がビット基準クロ
ックよりも高い場合は、分周してビット基準クロックを
生成する。両者の周波数が近い場合は、VFO23のク
ロックを間引いてビット基準クロックを生成してもよ
い。図6に示すビット基準クロックの生成では、VFO
23の内部周波数が、記録データクロックの9倍である
場合に、間引いてビット基準クロックと転送クロックを
生成する例である。9波からなるパルスから1波間引
き、ビット基準クロックとし、そのビット基準クロック
を3分周して転送クロックを得ている。転送クロックの
パルスの間隔が一定にならないが、クロックの最小周期
に対して転送速度が11%低下する以外に、大きな支障
にならない。
When the internal frequency of the VFO 23 is higher than the bit reference clock, the frequency is divided to generate the bit reference clock. If the two frequencies are close to each other, the clock of the VFO 23 may be thinned out to generate the bit reference clock. In generating the bit reference clock shown in FIG.
This is an example of thinning out the bit reference clock and the transfer clock when the internal frequency of 23 is 9 times the recording data clock. One pulse is thinned out from a pulse consisting of 9 waves to obtain a bit reference clock, and the bit reference clock is divided by 3 to obtain a transfer clock. The intervals of the transfer clock pulses are not constant, but this does not cause a big problem except that the transfer speed is reduced by 11% with respect to the minimum clock cycle.

【0041】VFO23の内部周波数がビット基準クロ
ックよりも低い場合、逓倍してビット基準クロックを生
成する。
When the internal frequency of the VFO 23 is lower than the bit reference clock, it is multiplied to generate the bit reference clock.

【0042】逓倍時や、VFO23の内部周波数がビッ
ト基準クロックよりも高いが、適当な周波数が選られな
い場合には、読み書き符号転送クロックに同期した、P
LL発振器等を用いてビット基準クロックを生成するこ
とが好ましい。図6で示した例において、PLL発振器
等を用いて間引くことによらずクロックを生成した場
合、転送クロックの最小間隔を12.5%改善すること
ができる。
At the time of multiplication, or when the internal frequency of the VFO 23 is higher than the bit reference clock, but an appropriate frequency cannot be selected, P synchronized with the read / write code transfer clock is used.
It is preferable to generate the bit reference clock using an LL oscillator or the like. In the example shown in FIG. 6, when the clock is generated without thinning using the PLL oscillator or the like, the minimum interval of the transfer clock can be improved by 12.5%.

【0043】ビット基準クロックから、カウンタ43に
より、転送クロックと記録データクロックを生成する。
図7は、ビット基準クロックとして転送クロックを用い
る場合のカウンタ43構成例である。
The counter 43 generates a transfer clock and a recording data clock from the bit reference clock.
FIG. 7 shows a configuration example of the counter 43 when the transfer clock is used as the bit reference clock.

【0044】カウンタ43は3ビットラッチ72と加算
器71で構成される。3ビットラッチ72は、前回の出
力値を記憶する。加算器71は、記憶した値に8を法と
して3を加えた値を出力する。本カウンタ43の動作を
図8を用いて説明する。3ビットの転送を1回行うたび
に転送クロックがクロックとして1回与えられ、3ビッ
トラッチ72が更新されて3増加する。この際、桁上げ
信号が8/3回に1回発生する。この桁上げ信号を分周
出力として、記録データクロックに使用する。なお、記
録データクロックはパルス間隔が一定ではないが、その
ずれは最大転送クロック幅であり、また転送クロックで
動作するLSI内で使用する信号であるため、符号化復
号回路21のデータ出力タイミングを記録データクロッ
クの変化タイミングを重ねなければ、特に支障はない。
図6の例で転送クロックを生成する場合あれば、間引い
たパルスから3ビット基準クロック間、符号化復号回路
21の出力データが確定しておればよい。
The counter 43 comprises a 3-bit latch 72 and an adder 71. The 3-bit latch 72 stores the previous output value. The adder 71 outputs a value obtained by adding 3 to the stored value modulo 8. The operation of the counter 43 will be described with reference to FIG. The transfer clock is applied once as a clock each time the 3-bit transfer is performed once, and the 3-bit latch 72 is updated and incremented by 3. At this time, a carry signal is generated once every 8/3. This carry signal is used as a frequency division output for the recording data clock. The pulse interval of the recording data clock is not constant, but the deviation is the maximum transfer clock width, and since it is a signal used in the LSI that operates with the transfer clock, the data output timing of the encoding / decoding circuit 21 is changed. There is no particular problem unless the change timing of the recording data clock is overlapped.
If the transfer clock is generated in the example of FIG. 6, the output data of the encoding / decoding circuit 21 may be determined from the decimated pulse during the 3-bit reference clock.

【0045】なおカウンタ43は、2進カウンタやジョ
ンソンカウンタ等の任意の8値を有するカウンタと、カ
ウント出力をデコードするデコーダとの組み合わせでも
実現できる。また、記録データクロックは符号化復号回
路21より供給し、カウンタ43を符号化復号回路21
に同期させて動作させてもよい。
The counter 43 can also be realized by a combination of a counter having an arbitrary eight value such as a binary counter or a Johnson counter and a decoder for decoding the count output. The recording data clock is supplied from the encoding / decoding circuit 21, and the counter 43 is supplied to the encoding / decoding circuit 21.
It may be operated in synchronization with.

【0046】符号化復号回路21で復号されたデータ
は、記録データクロックに同期してデータ幅変換回路4
1へ送られる。
The data decoded by the encoding / decoding circuit 21 is synchronized with the recording data clock, and the data width conversion circuit 4
Sent to 1.

【0047】データ幅変換回路41は、図4で示すよう
に、転送データを一時保持するラッチ51と、ラッチ5
1に保持されたデータから出力を選択するセレクタ52
aから構成される。
As shown in FIG. 4, the data width conversion circuit 41 includes a latch 51 for temporarily holding transfer data and a latch 5 for holding the transfer data.
Selector 52 for selecting an output from the data held in 1
It consists of a.

【0048】ラッチ51には、入力データ8ビットと前
回データの最大未転送部分2ビットが、記録データクロ
ックに同期してラッチされる。入力データ変化のタイミ
ングが記録データクロックに同期し、ラッチ51出力と
同様に扱える場合、入力データのラッチ51は省略して
もよい。
In the latch 51, 8 bits of input data and 2 bits of the maximum untransferred portion of the previous data are latched in synchronization with the recording data clock. When the input data change timing is synchronized with the recording data clock and can be handled in the same manner as the latch 51 output, the input data latch 51 may be omitted.

【0049】セレクタ52aは、ラッチ51に保持され
た10ビットから、転送データ信号線31へ出力する3
ビットを選択する。ラッチ51内のデータと出力データ
との対応を図9で説明する。
The selector 52a outputs the 10 bits held in the latch 51 to the transfer data signal line 31 3
Select a bit. The correspondence between the data in the latch 51 and the output data will be described with reference to FIG.

【0050】図9は、符号化復号回路21から、データ
をA0−7,B0−7,C0−7の順でデータ幅変換回
路41に入力し、入力されたデータをA0から順に3ビ
ットずつ出力、転送する変換例である。データA0−7
が入力されると、A0−2,A3−5の順で2回に分け
て出力する。残るA6−7は、次に符号化復号回路21
から送られるB0と同時に出力する。そのため、A6−
7の出力前にB0−7を入力し、A6−7は転送残りビ
ットとしてラッチ51の上位にラッチされる。そして、
3回目の出力としてA6−7,B0を出力する。同様に
して、B1−B3,B4−6を転送した段階で、C0−
7の入力と共に、B6−7をラッチする。この時、B6
は出力済みであるが、A6と動作を同一にするために、
一度ラッチする。実際には、転送残りビットとしてラッ
チされたB6は出力されず捨てられ、B7,C0−1が
出力される。C2−C4,C5−7を転送した段階で、
転送残りビットがなくなり、以後A0−7と同様の変換
を繰り返す。なお、次回の転送時にC6−7は、B6同
様に、一度転送残りビットとしてラッチされ、捨てられ
る。転送データ信号線31に出力されるデータは、図9
に示したラッチ内容に対するビット選択番号において、
2,5,0,3,6,1,4,7の順で選択される。つ
まり、セレクタ52aは、ビット選択番号をシフト量と
したバレルシフタとして動作している。この例におい
て、ビット選択番号として、図8のカウント値を用いる
ことができる。図8の記録データクロックは符号化復号
回路21からのデータ入力タイミングに一致する。
In FIG. 9, data is input from the encoding / decoding circuit 21 to the data width conversion circuit 41 in the order of A0-7, B0-7, C0-7, and the input data is sequentially input from A0 by 3 bits. It is a conversion example of outputting and transferring. Data A0-7
Is input, it is output in two steps in the order of A0-2 and A3-5. The remaining A6-7 is next encoded and decoded by the encoding / decoding circuit 21.
It is output at the same time as B0 sent from. Therefore, A6-
B0-7 is input before the output of 7, and A6-7 is latched in the higher order of the latch 51 as a transfer remaining bit. And
A6-7 and B0 are output as the third output. Similarly, when B1-B3 and B4-6 are transferred, C0-
Latch B6-7 with input of 7. At this time, B6
Has been output, but to make the operation the same as A6,
Latch once. Actually, B6 latched as the transfer remaining bit is not output and is discarded, and B7 and C0-1 are output. When C2-C4 and C5-7 are transferred,
Since there are no transfer remaining bits, the same conversion as in A0-7 is repeated thereafter. At the time of the next transfer, C6-7 is once latched as a transfer remaining bit and discarded, like B6. The data output to the transfer data signal line 31 is shown in FIG.
In the bit selection number for the latch contents shown in,
2, 5, 0, 3, 6, 1, 4, 7 are selected in this order. That is, the selector 52a operates as a barrel shifter with the bit selection number as the shift amount. In this example, the count value of FIG. 8 can be used as the bit selection number. The recording data clock in FIG. 8 coincides with the data input timing from the encoding / decoding circuit 21.

【0051】図9に示す対応以外に、全ビットが送出さ
れる組み合わせならば、ビットの対応は、任意に選ぶこ
とができる。
In addition to the correspondence shown in FIG. 9, if the combination is such that all bits are transmitted, the correspondence of bits can be selected arbitrarily.

【0052】また、ラッチ51とセレクタ52aの順序
を逆にし、ラッチ51への取り込み時に入力データのラ
ッチ51に対するビット対応を動的に変更し、出力に対
するラッチ51のビット配置を固定するようにしてもよ
い。この場合は、ラッチ51の更新を転送クロック単位
で行うか、ラッチ51出力に別途転送クロックで変化す
るセレクタを設ける必要がある。
Further, the order of the latch 51 and the selector 52a is reversed, the bit correspondence of the input data to the latch 51 is dynamically changed at the time of fetching to the latch 51, and the bit arrangement of the latch 51 to the output is fixed. Good. In this case, it is necessary to update the latch 51 for each transfer clock, or to provide a separate selector for changing the output of the latch 51 with the transfer clock.

【0053】なお、ビット基準クロックの周波数を転送
クロックの周波数と記録データクロックの周波数の公倍
数となるクロックにすると、ラッチ51をビット基準ク
ロックで駆動するシフトレジスタで構成し、セレクタ5
2aを省略することができる。この時、転送クロックと
記録データクロックは、ビット基準クロックを共通の基
準クロックとする、個別の分周で供給することができ
る。2つの分周回路は、ビット基準クロック以外の同期
を必要としない。また、読み書き符号に冗長ビットを付
加して転送データ信号線31幅の倍数とすると、ビット
基準クロックを転送クロックにすることができる。
When the frequency of the bit reference clock is set to a common multiple of the frequency of the transfer clock and the frequency of the recording data clock, the latch 51 is composed of a shift register driven by the bit reference clock, and the selector 5 is used.
2a can be omitted. At this time, the transfer clock and the recording data clock can be supplied by individual frequency division using the bit reference clock as a common reference clock. The two divider circuits require no synchronization other than the bit reference clock. If redundant bits are added to the read / write code to make it a multiple of the width of the transfer data signal line 31, the bit reference clock can be used as the transfer clock.

【0054】以上のようにして信号処理LSI20から
送出された3ビットの転送データと転送クロックから、
ディスク制御LSI10内では、8ビットの処理データ
語と処理クロックに変換して使用する。
From the 3-bit transfer data and transfer clock sent from the signal processing LSI 20 as described above,
In the disk control LSI 10, it is used after being converted into an 8-bit processing data word and a processing clock.

【0055】図5は、データ幅変換回路41(図4)の
ブロック図を出力幅が入力幅よりも大きい場合について
書き直した、データ幅変換回路42のブロック図であ
る。データ幅変換回路42は、シフトレジスタ53a,
b,c(以下添え字を省略)とセレクタ52bで構成す
る。なお、処理データ語と転送データとのビット対応が
図9と異なる場合、SRを用いることができない。その
場合、データ幅変換回路42として、フィードバック信
号数を7本に変更した図4の構成を用いることができ
る。
FIG. 5 is a block diagram of the data width conversion circuit 42 in which the block diagram of the data width conversion circuit 41 (FIG. 4) is rewritten for the case where the output width is larger than the input width. The data width conversion circuit 42 includes a shift register 53a,
b and c (subscripts are omitted below) and a selector 52b. If the bit correspondence between the processed data word and the transfer data is different from that shown in FIG. 9, SR cannot be used. In that case, as the data width conversion circuit 42, the configuration of FIG. 4 in which the number of feedback signals is changed to 7 can be used.

【0056】入力データは、信号処理LSI20より与
えられる転送クロックごとにシフトレジスタ53に取り
込まれ、8ビットの処理データ語が得られるまで、シフ
トレジスタ53に貯えられる。
The input data is taken into the shift register 53 at every transfer clock given from the signal processing LSI 20, and is stored in the shift register 53 until an 8-bit processed data word is obtained.

【0057】同期検出45では、シフトレジスタ53に
貯えたデータに対し、同期検出を行い、処理データ語単
位の同期を行う。以下、同期検出45の動作を図10お
よび図11により説明する。同期検出45は、各ずれパ
ターンごとに所定の同期パターンとの一致を検出する一
致検出62と、その結果からビットずれ量を求めると共
に、同期検出後の再同期動作を禁止する同期制御61を
備える。
In the synchronization detection 45, synchronization detection is performed on the data stored in the shift register 53, and synchronization is performed in units of processed data words. The operation of the synchronization detection 45 will be described below with reference to FIGS. 10 and 11. The synchronization detection 45 includes a coincidence detection 62 for detecting a coincidence with a predetermined synchronization pattern for each deviation pattern, and a synchronization control 61 for obtaining a bit deviation amount from the result and inhibiting a resynchronization operation after the synchronization detection. .

【0058】同期検出45は、データ幅変換回路42か
ら送られる同期検出用データに対して、3個の一致検出
62を備え、各一致検出62に図11に示す3通りの各
ずれパターンについて、所定のビットパターンとの一致
検査を行う。各一致検出62の比較結果は同期制御61
に送られる。同期制御61では、最初に一致した時点を
有効なデータの先頭とし、どの一致検出62が一致した
かによってビットずれ量を求める。そして、一致したビ
ットずれパターンのビットずれ量を初期値として、カウ
ンタ44を設定する。また、同期制御61では同期検出
が行われたことを記憶し、以後の同期検出動作を無効に
する。これによって、データ列中に同期パターンと一致
するデータが含まれていた場合であっても、カウンタが
再設定されることを防止する。同期検出45内で使用す
る、同期が検出済みであることを示す信号をドライブ制
御回路15の動作制御に用いることも可能である。
The sync detection 45 is provided with three coincidence detections 62 for the sync detection data sent from the data width conversion circuit 42, and each coincidence detection 62 has three different deviation patterns shown in FIG. A match check with a predetermined bit pattern is performed. The comparison result of each match detection 62 is the synchronous control 61.
Sent to. In the synchronization control 61, the first coincident time is set as the head of valid data, and the bit deviation amount is obtained depending on which coincidence detection 62 coincides. Then, the counter 44 is set with the bit shift amount of the matched bit shift pattern as an initial value. Further, the synchronization control 61 stores that the synchronization detection is performed and invalidates the subsequent synchronization detection operation. This prevents the counter from being reset even when the data string contains data that matches the synchronization pattern. It is also possible to use the signal used in the synchronization detection 45 and indicating that the synchronization has been detected for the operation control of the drive control circuit 15.

【0059】なお、同期検出45では、所定の同期パタ
ーンの特徴的な一部分について検査することによって一
致検出62を簡略化してもよい。このとき、一致検出6
2を簡略化したことにより、誤った同期検出を行う可能
性を排除するため、一致検出後、セレクタ52bによっ
て出力される処理データ語に対して、詳細に一致検出を
行ってもよい。この詳細な一致検出において不一致が検
出された場合は、同期検出を示す情報を消去し、再度同
期を検出させてよい。
In the synchronization detection 45, the coincidence detection 62 may be simplified by inspecting a characteristic part of a predetermined synchronization pattern. At this time, match detection 6
In order to eliminate the possibility of erroneous synchronization detection by simplifying step 2, it is possible to perform detailed coincidence detection on the processed data word output by the selector 52b after the coincidence detection. When a mismatch is detected in the detailed match detection, the information indicating the sync detection may be erased and the sync may be detected again.

【0060】また、確実な同期検出動作を保証するため
に、信号処理LSI20において、所定のパターンを転
送データ中に挿入してもよい。信号処理LSI20内に
おいて同期検出を行う場合、検出した同期パターンを所
定のパターンに置換してもよい。信号処理LSI20内
で同期検出し、所定のパターンを転送データ中に挿入す
る場合において、信号処理LSI20で同期パターンを
検出する以前に、所定パターンを挿入することで信号処
理LSI20とディスク制御LSI10間の同期を確保
し、実際に同期パターンを検出した時点で、信号処理L
SI20において、前もって確保した同期に合わせるよ
うにしてもよい。また、信号処理LSI20において同
期パターンを挿入あるいは置換する場合、信号処理LS
I20に関する情報を同期パターンの特徴的な部分以外
の部分に置換し、ディスク制御LSI10で同期検出4
5する時点で読み取った信号処理LSI20に関する情
報の内容に基づいて、ディスク制御LSI10の処理を
変化させる様にしてもよい。
Further, in order to ensure a reliable synchronization detecting operation, a predetermined pattern may be inserted in the transfer data in the signal processing LSI 20. When performing synchronization detection in the signal processing LSI 20, the detected synchronization pattern may be replaced with a predetermined pattern. When the synchronization is detected in the signal processing LSI 20 and the predetermined pattern is inserted into the transfer data, the predetermined pattern is inserted before the synchronization pattern is detected by the signal processing LSI 20 to thereby insert the predetermined pattern between the signal processing LSI 20 and the disk control LSI 10. When the synchronization is secured and the synchronization pattern is actually detected, the signal processing L
The SI 20 may be synchronized with the synchronization secured in advance. In addition, when the synchronization pattern is inserted or replaced in the signal processing LSI 20, the signal processing LS
The information about I20 is replaced with a portion other than the characteristic portion of the synchronization pattern, and the disk control LSI 10 detects the synchronization 4
The processing of the disk control LSI 10 may be changed based on the content of the information regarding the signal processing LSI 20 read at the time of 5.

【0061】なお、転送データの出力時に、転送先の処
理語単位に同期処理し、データ先頭を転送境界に対して
一定の関係に合わせてもよい。例えば、同期パターンの
先頭ビットが常に転送バスの特定ビットに現れるような
同期処理を施す場合、転送先の同期検出45は、ビット
ずれに対応する必要が無いので、一致検出62を一つに
することができる。
It should be noted that at the time of output of transfer data, synchronous processing may be performed in units of processing words at the transfer destination, and the head of the data may be adjusted to a fixed relationship with the transfer boundary. For example, when performing a synchronization process such that the first bit of the synchronization pattern always appears in a specific bit of the transfer bus, the synchronization detection 45 of the transfer destination does not have to deal with the bit shift, and therefore the coincidence detection 62 is set to one. be able to.

【0062】カウンタ44は信号処理LSI20と同じ
く図7の構成で3/8分周を行う。セレクタ52bに送
るビット位置信号は、3通りの値をとる必要がある。桁
上げ信号、即ち、処理クロックが発生した直後のカウン
タ44の値は、3を法とした値になるので、カウンタ4
4の値をそのままビット位置信号として使用できる。カ
ウンタ44の値をデータ幅変換回路41,42の構成に
適合するようにデコードして与えてもよい。
The counter 44, like the signal processing LSI 20, has the configuration of FIG. The bit position signal sent to the selector 52b needs to take three values. Since the carry signal, that is, the value of the counter 44 immediately after the processing clock is generated is a value modulo 3, the counter 4
The value of 4 can be used as it is as a bit position signal. The value of the counter 44 may be decoded and given so as to match the configuration of the data width conversion circuits 41 and 42.

【0063】また、ビット位置信号は、処理クロックで
カウントするカウンタを別途用意してもよい。また、同
期制御61に記憶させる同期検出の完了を示す情報を同
期位置情報と兼用してもよい。この場合、同期位置情報
を同期制御61に記憶し、処理クロックごとに、次のビ
ットずれパターンを示すように変化させ、3回で巡回す
るように、例えばリング状の構成をとることで、カウン
タ44出力を使用する場合と同一の値を得ることができ
る。なお、処理データ語幅が転送データ幅の倍数であれ
ば、転送に伴ってビットずれが変化していくことがない
ので、同期位置情報を、同期検出後に変化させる機能を
含まない同期検出45から、同期位置情報をデータ幅変
換回路41,42に与える構成をとることもできる。
A counter for counting the bit position signal with the processing clock may be separately prepared. Further, the information indicating the completion of the synchronization detection stored in the synchronization control 61 may also be used as the synchronization position information. In this case, the synchronization position information is stored in the synchronization control 61, is changed so as to show the following bit shift pattern for each processing clock, and is cycled three times. The same value can be obtained when using 44 outputs. Note that if the processed data word width is a multiple of the transfer data width, the bit shift will not change with the transfer, so the sync detection 45 that does not include the function to change the sync position information after the sync detection is performed. Alternatively, the synchronization position information may be provided to the data width conversion circuits 41 and 42.

【0064】書き込み時は、ディスク制御LSI10が
転送データを出力し、信号処理LSI20が受け取る側
になる点を除いて、読み出し時とほぼ同様である。転送
クロックは、信号処理LSI20が記録用クロックから
読み出し時と同様にして記録データクロックを生成し、
ディスク制御LSI10に供給する。記録クロックは、
マイクロプロセッサ4が直接あるいはディスク制御LS
I10等を介して信号処理LSI20に設定する。読み
出し時とは別のクロック生成回路から供給してもよい。
また、転送クロックをディスク制御LSI10が生成
し、信号処理LSI20が同期するようにしてもよい。
At the time of writing, it is almost the same as at the time of reading, except that the disk control LSI 10 outputs the transfer data and the signal processing LSI 20 becomes the receiving side. As the transfer clock, the signal processing LSI 20 generates a recording data clock in the same manner as when the recording clock is read from the recording clock,
It is supplied to the disk control LSI 10. The recording clock is
Microprocessor 4 directly or disk control LS
It is set in the signal processing LSI 20 via I10 or the like. It may be supplied from a clock generation circuit different from that at the time of reading.
Further, the transfer clock may be generated by the disk control LSI 10 and synchronized by the signal processing LSI 20.

【0065】図1の構成では、信号処理LSI20内で
ディスク制御LSI10からのデータを記録符号単位で
同期化している。信号処理LSI20の記録再生がビッ
ト単位で完全に透過であれば、信号処理LSI20での
同期処理を省いてもよい。読み出し時、信号処理LSI
20内で記録符号単位での同期検査を行う場合、書き込
み時、転送データに対して記録符号単位での同期処理を
行う。
In the configuration of FIG. 1, the data from the disk control LSI 10 is synchronized in the signal processing LSI 20 on a recording code basis. If the recording / reproducing of the signal processing LSI 20 is completely transparent in bit units, the synchronization processing in the signal processing LSI 20 may be omitted. When reading, signal processing LSI
When the synchronization check is performed in recording code units within 20, when writing, the transfer data is subjected to synchronization processing in recording code units.

【0066】以上の構成により、ディスク制御LSI1
0および符号化復号回路21の各処理データ幅を転送幅
とは無関係に設定することができる。なお、上記の説明
は、8ビットと3ビットの変換を例としたが、ラッチ5
1、セレクタ52a,b、同期検出45、カウンタ4
3,44の各対応ビット数を変えることにより、任意の
データ幅変換に使用できる。また、読み書き符号幅と転
送データ幅が異なる場合であっても、デイスク制御LS
I10と信号処理LSI20の各データ幅変換の対応ビ
ット数が異なるだけで、転送データ信号線31幅が同一
であれば接続可能である。従って、ディスク制御LSI
10と符号化復号回路21の内部処理データ幅は各々個
別に設定することが可能である。
With the above configuration, the disk control LSI 1
The processing data width of 0 and the encoding / decoding circuit 21 can be set independently of the transfer width. In the above description, 8-bit and 3-bit conversion is taken as an example, but latch 5
1, selectors 52a, b, synchronization detection 45, counter 4
It can be used for arbitrary data width conversion by changing the number of corresponding bits of 3, 44. Even when the read / write code width and the transfer data width are different, the disk control LS
I10 and the signal processing LSI 20 can be connected if the widths of the transfer data signal lines 31 are the same, only the number of corresponding bits for each data width conversion is different. Therefore, the disk control LSI
The internal processing data widths of 10 and the encoding / decoding circuit 21 can be set individually.

【0067】一方、ディスク制御LSI10と符号化復
号回路21の内部処理データ幅が同一の場合、あるい
は、信号処理LSI20内で別途ディスク制御LSI1
0の内部処理データ幅に合わせた処理を行う場合、同期
検出を信号処理LSI20に設定し、同期位置情報を外
部信号としてディスク制御LSI10に送る外部同期型
データ転送とすることも可能である。この時、ディスク
制御LSI10から同期検出45を除くことができる。
On the other hand, when the internal processing data widths of the disk control LSI 10 and the encoding / decoding circuit 21 are the same, or the disk control LSI 1 is separately provided in the signal processing LSI 20.
In the case of performing the processing according to the internal processing data width of 0, it is possible to set the synchronization detection in the signal processing LSI 20 and perform the external synchronization type data transfer in which the synchronization position information is sent to the disk control LSI 10 as an external signal. At this time, the synchronization detection 45 can be removed from the disk control LSI 10.

【0068】外部同期型データ転送の場合の構成および
動作を図12を用いて説明する。図12では、図1に対
して、ディスク制御LSI10と信号処理LSI20間
の接続に制御情報34が加わり、ディスク制御LSI1
0から同期検出45が除かれている。また、信号処理L
SI20では、同期検出を符号化復号回路21が行うも
のとし、同期検出45に代えて符号化復号回路21と結
合された同期制御46がカウンタ43に同期信号を送
る。ディスクからの読み出し時、信号処理LSI20内
で同期検出を行い、その同期位置情報を元に、同期情報
を設定し、ディスク制御LSI10では、その同期情報
と転送クロックを使用して、データ幅変換回路41,4
2に同期位置情報を渡す。この時、同期情報を転送デー
タの先頭から送りはじめる様にし、同期情報をドライブ
制御回路15にも送ることによって、ドライブ制御回路
15からデータ先頭位置の検出回路を省いてもよい。
The structure and operation in the case of external synchronous data transfer will be described with reference to FIG. 12, the control information 34 is added to the connection between the disk control LSI 10 and the signal processing LSI 20 as compared with FIG.
The synchronization detection 45 is excluded from 0. Also, the signal processing L
In SI 20, it is assumed that the encoding / decoding circuit 21 performs synchronization detection, and instead of the synchronization detection 45, the synchronization control 46 coupled to the encoding / decoding circuit 21 sends a synchronization signal to the counter 43. At the time of reading from the disc, synchronization detection is performed in the signal processing LSI 20, synchronization information is set based on the synchronization position information, and the disk control LSI 10 uses the synchronization information and the transfer clock to perform the data width conversion circuit. 41,4
Pass the sync position information to 2. At this time, the synchronization information may be sent from the beginning of the transfer data, and the synchronization information may be sent to the drive control circuit 15 as well, thereby eliminating the detection circuit of the data start position from the drive control circuit 15.

【0069】書き込み時は、信号処理LSI20が生成
する処理クロックおよび同期情報に基づき、ディスク制
御LSI10内のカウンタが転送クロックを生成し、転
送クロックにドライブ制御回路15のデータ出力を同期
させる。逆に、外部の同期情報信号を双方向とし、書き
込み時は、ディスク制御LSI10から信号処理LSI
20へ同期情報を与えるようにしてもよい。
At the time of writing, the counter in the disk control LSI 10 generates a transfer clock based on the processing clock and the synchronization information generated by the signal processing LSI 20, and the data output of the drive control circuit 15 is synchronized with the transfer clock. On the contrary, the external synchronization information signal is bidirectional, and at the time of writing, the disk control LSI 10 outputs the signal processing LSI.
The synchronization information may be given to 20.

【0070】以上のように、本実施例では、転送データ
幅をディスク制御LSI10および信号処理LSI20
の内部処理語長と関係なく、任意に設定することができ
る。なお、本実施例に示した、データ幅変換回路41,
42、同期検出45、カウンタ43,44を複数用意す
ることで、転送期間外に転送データ幅やビットの配置を
変更することができる。転送データ幅やビットの配置
は、外部端子、あるいは、μPから書き込み可能なレジ
スタを用いて設定する。外部端子は専用でも他の機能と
兼用してもかまわない。装置稼動中に変更する必要が無
いのであれば、リセット時に設定するようにしてもよ
い。また、構成要素の共用も可能である。図7に示すカ
ウンタ43,44であれば、加算する定数を変化させ
て、カウンタ43,44を共用してもよい。データ幅変
換回路41,42、同期検出45も、部分的に共有可能
である。ビット配置の動的変更機能に加え、所定の同期
パターンを複数の転送データ幅やビットの配置において
重複しないように選び、同期検出45の同期制御61を
全体で共通にすることで、同期検出時に自動的に適切な
転送データ幅とビットの配置を選択するようにできる。
この時、自動的に検出する組み合わせを複数用意し、自
動検出する転送データ幅とビットの配置の組み合わせを
前もって選択できるようにしてもよい。転送データ幅や
ビットの配置を動的に変化させる機能を使用して、ディ
スクの内周と外周で、異なった転送データ幅やビットの
配置の仕様を持った信号処理LSI20を切り替えて使
用するディスク制御LSI10が実現できる。
As described above, in this embodiment, the transfer data width is set to the disk control LSI 10 and the signal processing LSI 20.
It can be set arbitrarily regardless of the internal processing word length of. The data width conversion circuit 41, shown in the present embodiment,
By preparing a plurality of 42, synchronization detection 45, and counters 43 and 44, the transfer data width and the bit arrangement can be changed outside the transfer period. The transfer data width and bit arrangement are set using an external terminal or a register writable from the μP. The external terminal may be dedicated or may be combined with other functions. If it is not necessary to change it while the device is operating, it may be set at reset. In addition, the constituent elements can be shared. In the case of the counters 43 and 44 shown in FIG. 7, the constants to be added may be changed and the counters 43 and 44 may be shared. The data width conversion circuits 41 and 42 and the synchronization detection 45 can also be partially shared. In addition to the function of dynamically changing the bit arrangement, a predetermined synchronization pattern is selected so as not to overlap in a plurality of transfer data widths and bit arrangements, and the synchronization control 61 of the synchronization detection 45 is made common to all at the time of synchronization detection. It is possible to automatically select an appropriate transfer data width and bit arrangement.
At this time, a plurality of combinations to be automatically detected may be prepared so that the combination of the transfer data width and the bit arrangement to be automatically detected can be selected in advance. A disk that uses a function that dynamically changes the transfer data width and bit arrangement to switch between signal processing LSIs 20 having different transfer data width and bit arrangement specifications on the inner and outer peripheries of the disk. The control LSI 10 can be realized.

【0071】また、外部信号を用いて同期を行う場合、
ディスク制御LSI10から同期回路を取り除いて回路
を簡略化することができる。
When synchronization is performed using an external signal,
The synchronous circuit can be removed from the disk control LSI 10 to simplify the circuit.

【0072】なお本実施例は、磁気ディスクを例とした
が、他に光ディスク、光磁気ディスク等にも適用可能で
ある。
In this embodiment, a magnetic disk is taken as an example, but it is also applicable to an optical disk, a magneto-optical disk, etc.

【0073】[0073]

【発明の効果】以上のように、本発明によれば、ディス
ク制御LSIと信号処理LSI間のデータ転送に必要な
転送速度と、適切な転送周波数の設定に基づいて、ディ
スク制御LSIと信号処理LSI間の転送バス幅を任意
ビット数設定できる。したがって、高速データ転送を最
小のLSIピン数および基板配線量で行うことができ
る。
As described above, according to the present invention, the disk control LSI and the signal processing are processed on the basis of the transfer speed necessary for the data transfer between the disk control LSI and the signal processing LSI and the setting of the appropriate transfer frequency. The transfer bus width between LSIs can be set to an arbitrary number of bits. Therefore, high-speed data transfer can be performed with the minimum number of LSI pins and wiring amount of the board.

【0074】また、本発明によれば、ディスク制御LS
Iと信号処理LSIの一方にだけ厳密な同期検出回路を
備え、一方の同期検出回路を省略するかまたは簡便な同
期検出回路とすることが可能である。従って、ディスク
制御LSIおよび信号処理LSIの回路規模を縮小する
ことが可能である。
Further, according to the present invention, the disk control LS
It is possible to provide a strict synchronization detection circuit in only one of I and the signal processing LSI, and omit one of the synchronization detection circuits or use a simple synchronization detection circuit. Therefore, it is possible to reduce the circuit scale of the disk control LSI and the signal processing LSI.

【0075】さらに、転送バスの仕様を複数用意し、容
易に切り替える機能を備えることによって、どのような
信号処理LSIとも接続可能な汎用性に優れたディスク
制御LSIが実現できる。
Furthermore, by preparing a plurality of specifications of the transfer bus and providing a function for easily switching, it is possible to realize a disk control LSI excellent in versatility that can be connected to any signal processing LSI.

【0076】また、転送バス幅を動的に変化させること
によって、デイスクの内周と外周で転送バス幅を変更し
たり、異なった転送バス仕様を持つ信号処理LSIを切
り替えることが可能なデイスク制御LSIが実現でき
る。
Further, by dynamically changing the transfer bus width, it is possible to change the transfer bus width between the inner circumference and the outer circumference of the disk and to switch the signal processing LSIs having different transfer bus specifications. LSI can be realized.

【0077】さらに、信号処理LSIに転送バスの仕様
を複数用意し、容易にきり代える機能を備えることによ
って、どのようなディスク制御LSIとも接続可能な汎
用性に優れた信号処理LSIが実現できる。
Further, by providing a plurality of specifications of the transfer bus in the signal processing LSI and having a function of easily switching, it is possible to realize a versatile signal processing LSI that can be connected to any disk control LSI.

【0078】さらに、ディスク制御LSIおよび信号処
理LSIの両方に転送バスの仕様を複数用意し、動的に
切り替える機能を備えることで、ディスクの内周と外周
で転送バス使用を変化させるディスク装置が実現でき
る。
Furthermore, by providing a plurality of specifications of the transfer bus in both the disk control LSI and the signal processing LSI and providing a function of dynamically switching, a disk device that changes the use of the transfer bus between the inner circumference and the outer circumference of the disk is provided. realizable.

【図面の簡単な説明】[Brief description of drawings]

【図1】ディスク制御LSIと信号処理LSI間のデー
タ転送を示す図である。
FIG. 1 is a diagram showing data transfer between a disk control LSI and a signal processing LSI.

【図2】ディスク装置を示す図である。FIG. 2 is a diagram showing a disk device.

【図3】従来のディスク制御LSIと信号処理LSI間
のデータ転送を示す図である。
FIG. 3 is a diagram showing data transfer between a conventional disk control LSI and a signal processing LSI.

【図4】データ幅変換回路1を示す図である。FIG. 4 is a diagram showing a data width conversion circuit 1.

【図5】データ幅変換回路2を示す図である。5 is a diagram showing a data width conversion circuit 2. FIG.

【図6】パルスの間引きによるクロック生成を示す図で
ある。
FIG. 6 is a diagram showing clock generation by pulse decimation.

【図7】カウンタの構成を示す図である。FIG. 7 is a diagram showing a configuration of a counter.

【図8】カウンタの動作を示す図である。FIG. 8 is a diagram showing an operation of a counter.

【図9】データ幅の変換を示す図である。FIG. 9 is a diagram showing conversion of data width.

【図10】同期検出回路を示す図である。FIG. 10 is a diagram showing a synchronization detection circuit.

【図11】ビットずれの例を示す図である。FIG. 11 is a diagram showing an example of bit shift.

【図12】ディスク制御LSIと信号処理LSI間の外
部同期型データ転送を示す図である。
FIG. 12 is a diagram showing external synchronous data transfer between a disk control LSI and a signal processing LSI.

【符号の説明】[Explanation of symbols]

1…ディスク装置、 2…ディスク制御装置、 3…ドライブ装置、 4…マイクロプロセッサ、 5…ホストインタフェイス、 6…ホストコンピュータ、 7…記録再生アンプ、 8…バッファメモリ、 10…ディスク制御LSI、 15…ドライブ制御回路、 16…シリアルパラレル変換回路、 17…パラレルシリアル変換回路、 20…信号処理LSI、 21…符号化復号回路、 22…記録再生回路、 23…VFO、 24…分周/逓倍回路、 31…転送データ信号線、 32…制御信号線、 33…転送クロック信号線、 34…制御情報、 41,42…データ幅変換回路、 43,44…カウンタ、 45…同期検出、 46…同期制御、 51…ラッチ、 52a,52b…セレクタ、 53a,53b,53c…シフトレジスタ、 61…同期制御、 62…一致検出、 71…加算器、 72…3ビットラッチ。 DESCRIPTION OF SYMBOLS 1 ... Disk device, 2 ... Disk control device, 3 ... Drive device, 4 ... Microprocessor, 5 ... Host interface, 6 ... Host computer, 7 ... Recording / reproducing amplifier, 8 ... Buffer memory, 10 ... Disk control LSI, 15 ... drive control circuit, 16 ... serial-parallel conversion circuit, 17 ... parallel-serial conversion circuit, 20 ... signal processing LSI, 21 ... encoding / decoding circuit, 22 ... recording / reproducing circuit, 23 ... VFO, 24 ... frequency division / multiplication circuit, 31 ... Transfer data signal line, 32 ... Control signal line, 33 ... Transfer clock signal line, 34 ... Control information, 41, 42 ... Data width conversion circuit, 43, 44 ... Counter, 45 ... Sync detection, 46 ... Sync control, 51 ... Latch, 52a, 52b ... Selector, 53a, 53b, 53c ... Shift register, 61 ... Synchronous control , 62 ... Match detection, 71 ... Adder, 72 ... 3-bit latch.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野際 豊朗 神奈川県横浜市戸塚区吉田町292番地株式 会社日立マイクロソフトウェアシステムズ 内 (72)発明者 仁科 昌俊 神奈川県小田原市国府津2880番地株式会社 日立製作所ストレージシステム事業部内 (72)発明者 藤井 義勝 神奈川県小田原市国府津2880番地株式会社 日立製作所ストレージシステム事業部内 (72)発明者 宮沢 章一 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Toyoro Nogiwa 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Hitachi Micro Software Systems Co., Ltd. System Division (72) Inventor Yoshikatsu Fujii 2880 Kokuzu, Odawara, Kanagawa Hitachi Storage Systems Division (72) Inventor Shoichi Miyazawa 1099 Ozenji, Aso-ku, Kawasaki, Kanagawa Hitachi Systems Development Laboratory Co., Ltd.

Claims (19)

【特許請求の範囲】[Claims] 【請求項1】ディスク装置の記録動作及び再生動作を制
御するディスク制御LSIとディスク媒体への記録及び
再生を行う信号処理回路間のインタフェイスにおいて、
転送されたビット数を計数して所定のビット数に達する
毎にデータを区切り余剰ビット数を与える計数手段と、
転送データを一時的記憶データとして記憶し、前記計数
手段から与えられた余剰ビット数に基づいて該一時的記
憶データからデータを選択することにより転送データの
入力と出力の転送幅を変換する変換手段と、転送データ
を適切な処理単位に区切る区切りを検出し前記計数手段
の設定を行う同期検出手段とを有する変換回路によっ
て、データバス幅を所定の接続バス幅に変換することを
特徴とするデータ転送方式。
1. An interface between a disk control LSI for controlling a recording operation and a reproducing operation of a disk device and a signal processing circuit for performing recording and reproducing on a disk medium,
Counting means for counting the transferred number of bits and dividing the data each time reaching a predetermined number of bits to give a surplus bit number,
Conversion means for storing transfer data as temporary storage data, and selecting transfer data from the temporary storage data based on the number of surplus bits given by the counting means to convert the transfer width of input and output of the transfer data. And a conversion circuit having a synchronization detecting means for detecting a division that divides transfer data into appropriate processing units and setting the counting means, and the data bus width is converted into a predetermined connection bus width. Transfer method.
【請求項2】ディスク制御LSIと信号処理回路間のイ
ンタフェイスにおいて、転送されたビット数を計数して
所定のビット数に達する毎にデータを区切り余剰ビット
数を与える計数手段と、転送データの一部を一時的記憶
データとして記憶し、前記計数手段から与えられた余剰
ビット数に基づいて該一時的記憶データと転送データか
らデータを選択することにより転送データの入力と出力
の転送幅を変換する変換手段と、転送データを適切な処
理単位に区切る区切りを検出し前記計数手段の設定を行
う同期検出手段とを有する変換回路によって、データバ
ス幅を所定の接続バス幅に変換することを特徴とするデ
ータ転送方式。
2. An interface between a disk control LSI and a signal processing circuit, which counts the number of transferred bits and divides the data each time a predetermined number of bits is reached to give a surplus bit number and counting means for transferring the transferred data. A part of the data is stored as temporary storage data, and the transfer width of the input and output of the transfer data is converted by selecting data from the temporary storage data and the transfer data based on the number of surplus bits given from the counting means. The data bus width is converted into a predetermined connection bus width by a conversion circuit having a conversion unit for converting the transfer data into appropriate processing units and a synchronization detection unit for setting the counting unit by detecting a delimiter. And data transfer method.
【請求項3】ディスク装置の記録および再生動作におい
て、信号処理LSIまたはディスク制御LSIの内部処
理データ幅と、該信号処理LSIと該ディスク制御LS
I間のデータ転送に用いる接続バス幅とを変換すること
により、転送データを検査するための冗長ビットを除い
た該接続バス幅を2のべき乗でない値とする、ことを特
徴とするデータ転送方式。
3. In a recording and reproducing operation of a disk device, an internal processing data width of a signal processing LSI or a disk control LSI, the signal processing LSI and the disk control LS.
A data transfer method characterized by converting the connection bus width used for data transfer between I and I to make the connection bus width excluding redundant bits for inspecting transfer data a value that is not a power of two. .
【請求項4】ディスク装置の記録および再生動作におい
て、ディスク制御LSIと、信号処理回路との転送デー
タ中に、転送データの区切りを示す特定パターンを挿入
する、あるいは転送データの一部を前記特定パターンに
置換することを特徴とするデータ転送方式。
4. In a recording and reproducing operation of a disk device, a specific pattern indicating a delimiter of transfer data is inserted into transfer data of a disk control LSI and a signal processing circuit, or a part of the transfer data is specified. A data transfer method characterized by replacing with a pattern.
【請求項5】請求項1または請求項2に記載のデータ転
送方式であって、転送データの区切りを検出するため
に、ディスクに記録するデータの先頭を示す所定のデー
タパターンの少なくとも一部分を検出することを特徴と
するデータ転送方式。
5. The data transfer method according to claim 1 or 2, wherein at least a part of a predetermined data pattern indicating a head of data to be recorded on a disk is detected in order to detect a break of transfer data. A data transfer method characterized by:
【請求項6】請求項5に記載のデータ転送方式であっ
て、転送データの区切りを検出するために、ディスクに
記録するデータの先頭を示す特定パターンの一部を検出
し、該検出信号に基づいて複数存在する変換方法から一
方法を選び、該変換方法によって転送データを変換後、
前記特定パターンとの一致を検出する手段を設けること
を特徴とするデータ転送方式。
6. The data transfer method according to claim 5, wherein a part of a specific pattern indicating a head of data to be recorded on the disc is detected and the detection signal is detected in order to detect a boundary of the transfer data. Based on a plurality of conversion methods that exist based on the conversion method, after converting the transfer data by the conversion method,
A data transfer system characterized by comprising means for detecting a match with the specific pattern.
【請求項7】請求項1または請求項2に記載のデータ転
送方式であって、転送データ出力時に転送先の処理単位
での同期処理を行い、転送データの先頭位置を転送境界
に対して固定することにより、転送先の同期検出回路を
簡略化することを特徴とするデータ転送方式。
7. The data transfer method according to claim 1 or 2, wherein synchronous processing is performed for each processing unit of the transfer destination when the transfer data is output, and the start position of the transfer data is fixed with respect to the transfer boundary. The data transfer method is characterized by simplifying the synchronization detection circuit at the transfer destination.
【請求項8】請求項1または請求項2に記載のデータ転
送方式であって、転送データの区切りを検出するため
に、所定の信号線を使用することを特徴とするデータ転
送方式。
8. The data transfer method according to claim 1 or 2, wherein a predetermined signal line is used to detect a boundary of transfer data.
【請求項9】ディスク装置の記録および再生動作におい
て、ディスク制御LSIと信号処理回路間の転送データ
の区切りを示すために特定のデータパターンを使用し、
該特定パターンの一部に、ディスク制御LSIおよび信
号処理回路の動作状態を示すための情報を含めたことを
特徴とするデータ転送方式。
9. In a recording and reproducing operation of a disk device, a specific data pattern is used to indicate a delimiter of transfer data between a disk control LSI and a signal processing circuit,
A data transfer system characterized in that a part of the specific pattern includes information indicating an operating state of a disk control LSI and a signal processing circuit.
【請求項10】異なった転送データ幅あるいは転送デー
タのビット配置による複数のデータ転送方式から、デー
タ転送方式を選択できることを特徴とする請求項1また
は請求項2に記載のデータ転送方式。
10. The data transfer system according to claim 1, wherein the data transfer system can be selected from a plurality of data transfer systems having different transfer data widths or transfer data bit arrangements.
【請求項11】転送データから特定パターンを検出する
ことにより、転送データ形式を識別し、適切な転送デー
タの変換方式を自動的に設定することを特徴とする、請
求項10に記載のデータ転送方式。
11. The data transfer according to claim 10, wherein the transfer data format is identified by detecting a specific pattern from the transfer data, and an appropriate transfer data conversion method is automatically set. method.
【請求項12】複数の転送データ幅または転送データの
ビット配置を用いて転送する機能を有し、異なった転送
データ幅または転送データのビット配置を持つ信号処理
回路とデータ転送が可能であることを特徴とするディス
ク制御LSI。
12. A signal processing circuit having a function of performing transfer using a plurality of transfer data widths or transfer data bit arrangements, and being capable of data transfer with a signal processing circuit having different transfer data widths or transfer data bit arrangements. Disk control LSI characterized by.
【請求項13】転送データ形式をディスク装置稼動中に
変化させることにより、複数の異なった転送データ形式
を持つ信号処理回路を切り替えて転送を行う機能を備え
たことを特徴とするディスク制御LSI。
13. A disk control LSI having a function of switching a signal processing circuit having a plurality of different transfer data formats to transfer by changing the transfer data format during operation of the disk device.
【請求項14】外部から送られる記録データの先頭を検
出する信号を用いることによって、内部に記録データの
再生時に先頭を検出する機能を備えないことを特徴とす
る請求項12に記載のディスク制御LSI。
14. The disk control according to claim 12, wherein a signal for detecting the head of the record data sent from the outside is used, and thus the function for detecting the head at the time of reproducing the record data is not provided internally. LSI.
【請求項15】内部処理データ幅を信号処理装置と転送
を行う転送データ幅の倍数とし、転送データを一時記憶
データとして記憶する記憶手段と、所定の同期データパ
ターンの少なくとも一部が該一時記憶データの一部で構
成する複数の部分記憶データと一致することを検出する
複数の一致検出手段と、一致検出手段が発生する一致検
出信号から前記同期パターンの転送バスにおけるビット
の位置を判定する同期位置検出手段と、前記一時記憶デ
ータの一部を選択する選択手段を有し、同期位置検出手
段の示す同期位置から選択手段が選択する部位を特定す
ることを特徴とするディスク制御LSI。
15. An internal processing data width is set to a multiple of a transfer data width for transfer with a signal processing device, and a storage means for storing the transfer data as temporary storage data and at least a part of a predetermined synchronization data pattern are temporarily stored. A plurality of coincidence detecting means for detecting coincidence with a plurality of partial storage data composed of a part of data, and a synchronization for judging a bit position in the transfer bus of the synchronization pattern from a coincidence detecting signal generated by the coincidence detecting means. A disk control LSI having a position detecting means and a selecting means for selecting a part of the temporarily stored data, and specifying a portion selected by the selecting means from the synchronous position indicated by the synchronous position detecting means.
【請求項16】請求項1から請求項11に記載のデータ
転送方式の少なくとも1つを用いて転送を行う機能を備
えたことを特徴とする信号処理LSI。
16. A signal processing LSI having a function of performing transfer using at least one of the data transfer methods according to claim 1. Description:
【請求項17】記録データの先頭を検出する回路を備
え、該検出位置を外部信号として出力することを特徴と
する請求項16に記載の信号処理LSI。
17. The signal processing LSI according to claim 16, further comprising a circuit for detecting the head of the recording data and outputting the detected position as an external signal.
【請求項18】請求項12から請求項15までのディス
ク制御LSIまたは請求項16,17の信号処理LSI
を備えることを特徴とするディスク装置。
18. A disk control LSI according to claim 12 or claim 15 or a signal processing LSI according to claim 16 or 17.
A disk device comprising:
【請求項19】請求項18のディスク装置を備えること
を特徴とする情報処理システム。
19. An information processing system comprising the disk device according to claim 18.
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