JPH07283378A - Wiring structure of gate array - Google Patents
Wiring structure of gate arrayInfo
- Publication number
- JPH07283378A JPH07283378A JP9592594A JP9592594A JPH07283378A JP H07283378 A JPH07283378 A JP H07283378A JP 9592594 A JP9592594 A JP 9592594A JP 9592594 A JP9592594 A JP 9592594A JP H07283378 A JPH07283378 A JP H07283378A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- line
- gate array
- supply line
- supply lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲートアレイの配線構
造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate array wiring structure.
【０００２】[0002]
【従来の技術】ゲートアレイは、半導体チップ表面に同
一規格の基本セルを規則正しく配列してなるものであ
り、各基本セルを論理回路にしたがって配線することで
様々な機能を実現することができる。2. Description of the Related Art A gate array is one in which basic cells of the same standard are regularly arranged on the surface of a semiconductor chip, and various functions can be realized by wiring each basic cell according to a logic circuit.
【０００３】図４に示すように、ゲートアレイの配線構
造は、半導体チップ４０表面のゲートアレイ上にＶDD，
ＶSSの各電源線４１が交互にかつ格子状に配置される構
成になっている。これらの各電源線４１は、半導体チッ
プ４０上の周縁部に配置される主電源線４２に接続して
いる。そして、これらの各電源線４１及び主電源線４２
は、半導体チップ４０上に少なくとも２層構造にて配置
される。例えば、図示した配線構造が２層構造である場
合には、図中実線で示す電源線４１及び主電源線４２が
第１層目に配置され、図中一点鎖線で示す電源線４１及
び主電源線４２が第２層目に配置される。As shown in FIG. 4, the wiring structure of the gate array is such that V DD ,
The power supply lines 41 of V SS are arranged alternately and in a grid pattern. Each of these power supply lines 41 is connected to a main power supply line 42 arranged on the peripheral portion of the semiconductor chip 40. Then, each of these power supply lines 41 and main power supply line 42
Are arranged in at least a two-layer structure on the semiconductor chip 40. For example, when the illustrated wiring structure is a two-layer structure, the power supply line 41 and the main power supply line 42 shown by the solid line in the figure are arranged in the first layer, and the power supply line 41 and the main power supply shown by the one-dot chain line in the figure. The line 42 is arranged on the second layer.
【０００４】上記電源線４１の配線幅ｗは、ゲートアレ
イの設計ルールに基づいて設定される。例えば、図５に
示すように上記電源線４１間に配置される信号線５１の
設計寸法幅が１．０μｍ程度であり、ゲートアレイの電
極取り出し部５２が３．０μｍ毎に配置されている場合
には、電源線４１の配線幅ｗは２．０μｍ程度に設定さ
れる。これによって、電源線４１と、これと隣合って配
置される信号線５１との短絡を防止している。The wiring width w of the power supply line 41 is set based on the design rule of the gate array. For example, as shown in FIG. 5, when the design dimension width of the signal line 51 arranged between the power supply lines 41 is about 1.0 μm and the electrode lead-out portions 52 of the gate array are arranged at every 3.0 μm. In addition, the wiring width w of the power supply line 41 is set to about 2.0 μm. This prevents a short circuit between the power supply line 41 and the signal line 51 arranged adjacent to the power supply line 41.
【０００５】[0005]
【発明が解決しようとする課題】しかし、上記のゲート
アレイの配線構造には、以下のような課題があった。す
なわち、半導体装置の高集積化に伴い、上記ゲートアレ
イでは基本セル構造の微細化と基本セル数の増加とが進
行する。このため、ゲートアレイ上に配置される上記各
配線は隣合う配線との短絡を防止するために細線化する
傾向にある。一方、ゲートアレイの消費電流値は、高集
積化の前世代と次世代とでほぼ同程度になる。したがっ
て、上記電源線では、高集積化によって断面積が縮小化
されて電流密度が上昇する。そして、各電源線では、エ
レクトロマイグレーションの発生量が増加する。However, the above wiring structure of the gate array has the following problems. That is, as the degree of integration of semiconductor devices increases, miniaturization of the basic cell structure and increase in the number of basic cells in the gate array proceed. Therefore, each of the wirings arranged on the gate array tends to be thinned in order to prevent a short circuit with an adjacent wiring. On the other hand, the current consumption value of the gate array is almost the same in the high-integration previous generation and the next generation. Therefore, in the power supply line, the cross-sectional area is reduced due to high integration, and the current density is increased. Then, in each power line, the amount of electromigration generated increases.
【０００６】ここで、エレクトロマイグレーション（以
下，ＥＭと記す）とは、配線に電流を流した時に電流と
逆方向に金属イオンが動く現象である。上記ＥＭが発生
した場合、配線の形状が変化する部分では金属イオンの
流れが不均一になり金属イオンの過不足が発生する。そ
して、金属イオンが過剰になる部分ではヒロックが成長
して短絡故障が生じる。また、金属イオンが不足する部
分では、ボイドが形成されて断線に至る。このような不
具合は、ＥＭの発生量が増加することによって生じやす
くなる。Here, electromigration (hereinafter referred to as EM) is a phenomenon in which metal ions move in the direction opposite to the current when a current is passed through the wiring. When the EM occurs, the flow of metal ions becomes non-uniform in the portion where the shape of the wiring changes, and excess or deficiency of metal ions occurs. Then, hillocks grow and a short-circuit failure occurs in the portion where the metal ions are excessive. In addition, voids are formed in the portion where the metal ions are insufficient, leading to disconnection. Such a problem is likely to occur due to an increase in the amount of EM generated.
【０００７】そこで本発明は、ゲートアレイにおいて細
線化する電源線のＥＭ耐性を確保することができる配線
構造を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a wiring structure capable of ensuring the EM resistance of a power supply line which is thinned in a gate array.
【０００８】[0008]
【課題を解決するための手段】上記の目的を達成するた
めの本発明のゲートアレイの配線構造は、以下のように
なっている。半導体チップ表面のゲートアレイ上には、
所定配線幅の電源線が少なくとも２層構造にて格子状に
配置されている。また、上記電源線が接続する主電源線
が上記半導体チップ上の周縁部に配置されている。そし
て、上記電源線間には、当該電源線より配線幅が広くか
つ上記主電源線に接続する補強線が配置されている。The wiring structure of the gate array of the present invention for achieving the above object is as follows. On the gate array on the surface of the semiconductor chip,
Power lines having a predetermined wiring width are arranged in a lattice with at least a two-layer structure. Further, a main power supply line to which the power supply line is connected is arranged on the peripheral edge of the semiconductor chip. A reinforcing wire having a wiring width wider than that of the power supply line and connected to the main power supply line is arranged between the power supply lines.
【０００９】上記補強線は、上記ゲートアレイで使用さ
れるゲートの配置状態と上記電源線のエレクトロマイグ
レーション耐性が確保される許容電流値とに基づいて配
置される。また、この補強線は、上記ゲートアレイの消
費電流値と当該補強線を構成する配線材料のエレクトロ
マイグレーション耐性と当該補強線の膜厚とに基づいて
設定される配線幅を有している。The reinforcing line is arranged based on the arrangement state of the gates used in the gate array and the allowable current value for ensuring the electromigration resistance of the power supply line. Further, the reinforcing line has a wiring width set based on the consumption current value of the gate array, the electromigration resistance of the wiring material forming the reinforcing line, and the film thickness of the reinforcing line.
【００１０】[0010]
【作用】上記ゲートアレイの配線構造では、上記電源線
間に、当該電源線より配線幅が大きくかつ上記主電源線
に接続する補強線が配置される。このため、各電源線を
流れる電流は上記補強線に向かって流れ込み、当該電源
線の電流密度が低下する。In the wiring structure of the gate array, a reinforcing wire having a wiring width larger than that of the power supply line and connected to the main power supply line is arranged between the power supply lines. Therefore, the current flowing through each power supply line flows toward the reinforcing line, and the current density of the power supply line decreases.
【００１１】[0011]
【実施例】以下、本発明の実施例を、図１のゲートアレ
イの配線図及び図２の実施例を説明する図に基づいて説
明する。図に示すように、ゲートアレイの配線構造は半
導体チップ１０表面のゲートアレイ上にＶDD電源線１１
とＶSS電源線１２とが交互にかつ格子状に配置される構
成になっている。そして、半導体チップ１０上の周縁部
には、各ＶDD電源線１１が接続するＶDD主電源線１３
と、ＶSS電源線１２が接続するＶSS主電源線１４とが配
置されている。また、上記ＶDD電源線１１及びＶSS電源
線１２間には、ＶDD補強線１５及びＶSS補強線１６が配
置されている。このＶDD補強線１５，ＶSS補強線１６
は、上記ＶDD電源線１１，ＶSS電源線１２よりも配線幅
が太く設定されている。また、これらのＶDD，ＶSS補強
線１５，１６は、所定の配置状態で配置されている。
尚、ここでは、ＶDD電源線１１，ＶDD主電源線１３及び
ＶDD補強線１５を実線で示し、ＶSS電源線１２，ＶSS主
電源線１４及びＶSS補強線１６を一点鎖線で示してい
る。Embodiments of the present invention will be described below with reference to the wiring diagram of the gate array in FIG. 1 and the drawing for explaining the embodiment in FIG. As shown in the figure, the wiring structure of the gate array has a V DD power supply line 11 on the gate array on the surface of the semiconductor chip 10.
And the V SS power supply line 12 are arranged alternately and in a grid pattern. The V DD main power supply line 13 connected to each V DD power supply line 11 is provided on the peripheral portion of the semiconductor chip 10.
And a V SS main power supply line 14 to which the V SS power supply line 12 is connected. A V DD reinforcing line 15 and a V SS reinforcing line 16 are arranged between the V DD power source line 11 and the V SS power source line 12. This V DD reinforcing line 15 and V SS reinforcing line 16
Is set thicker than the V DD power supply line 11 and the V SS power supply line 12. The V DD and V SS reinforcing wires 15 and 16 are arranged in a predetermined arrangement state.
Here, the V DD power supply line 11, the V DD main power supply line 13 and the V DD reinforcement line 15 are shown by solid lines, and the V SS power supply line 12, the V SS main power supply line 14 and the V SS reinforcement line 16 are shown by alternate long and short dash lines. Shows.
【００１２】上記の各線１１〜１６は、半導体チップ１
０上に少なくとも２層構造にて配置されている。例え
ば、図示した配線構造が２層構造である場合には、図中
横線で示す上記各線１１〜１６が第１層目に配置され、
図中縦線で示す上記各線が第２層目に配置される。Each of the lines 11 to 16 is a semiconductor chip 1
0 in at least a two-layer structure. For example, when the illustrated wiring structure is a two-layer structure, the lines 11 to 16 indicated by horizontal lines in the drawing are arranged in the first layer,
The above-mentioned lines indicated by vertical lines in the figure are arranged in the second layer.
【００１３】上記半導体チップ１０表面のゲートアレイ
は、当該半導体チップ１０表面に同一規格の基本セルを
規則正しく配列してなるものである。そしてこの半導体
チップ１０表面には、上記基本セルの配置にしたがって
電極取り出し部２１が規則正しく配置されている。上記
各基本セルは設計された回路にしたがって信号線２２で
配線される。信号線２２と上記基本セルとは、電極取り
出し部２１に形成されるコンタクト２３によって接続さ
れる。The gate array on the surface of the semiconductor chip 10 is formed by regularly arranging basic cells of the same standard on the surface of the semiconductor chip 10. Then, on the surface of the semiconductor chip 10, the electrode lead-out portions 21 are regularly arranged according to the arrangement of the basic cells. Each of the basic cells is wired by the signal line 22 according to the designed circuit. The signal line 22 and the basic cell are connected by a contact 23 formed in the electrode lead-out portion 21.
【００１４】上記ＶDD電源線１１及びＶss電源線１２
（以下、電源線１１，１２）は、上記ゲートアレイに形
成される各回路に電流を供給する配線である。これらの
電源線１１，１２の配線幅ｗは、ゲートアレイの設計ル
ールに基づいて設定される。例えば、回路を構成する信
号線２２の設計寸法幅が１．０μｍ程度であり、電極取
り出し部２１が３．０μｍ毎に配置されている場合に
は、電源線１１，１２の配線幅ｗは２．０μｍ程度に設
定される。The above V DD power supply line 11 and Vss power supply line 12
(Hereinafter, power supply lines 11 and 12) are wirings that supply current to each circuit formed in the gate array. The wiring width w of these power supply lines 11 and 12 is set based on the design rule of the gate array. For example, when the design dimension width of the signal line 22 forming the circuit is about 1.0 μm and the electrode lead-out portions 21 are arranged every 3.0 μm, the wiring width w of the power supply lines 11 and 12 is 2 μm. It is set to about 0.0 μm.
【００１５】また、図１で示した上記ＶDD主電源線１３
及びＶss主電源線１４（以下、主電源線１３，１４）
は、電源線１１，１２とＶDD補強線１５，ＶSS補強線１
６（以下、補強線１５，１６）に電流を供給する配線で
ある。Further, the V DD main power supply line 13 shown in FIG. 1 is used.
And Vss main power supply line 14 (hereinafter, main power supply lines 13 and 14)
Are the power supply lines 11 and 12, the V DD reinforcing line 15 and the V SS reinforcing line 1
6 (hereinafter, reinforcing wires 15 and 16) is a wire that supplies a current.
【００１６】上記補強線１５，１６は、所定の配置状態
で配置されかつ所定の配線幅Ｗを有している。補強線１
５，１６の配置状態は、上記ゲートアレイで使用される
ゲートの配置状態と、上記電源線１１，１２のエレクト
ロマイグレーション（以下、ＥＭ）耐性が確保される許
容電流値ｉとに基づいて設定される。ここで、上記許容
電流値ｉは、電源線１１，１２を構成する配線材料のＥ
Ｍ耐性ｒ（Ａ／ｃｍ2 ）と電源線１１，１２の断面積ａ
（ｃｍ2 ）とを乗じた値である。例えば、アルミニウム
系の配線材料では、ＥＭ耐性ｒ＝１〜２×１０5 Ａ／ｃ
ｍ2 である。そこで、電源線１１，１２が、幅ｗ＝２．
０μｍ，膜厚ｔ＝１．０μｍで形成されている場合、上
記許容電流値ｉは、ｉ＝２〜４ｍＡになる。このため、
この許容電流値ｉが、例えば上記ゲートアレイの１００
ｋゲート分程度で消費される電流値に相当する場合、ゲ
ートアレイで使用されるゲートの内の１００ｋゲート分
を囲むように補強線１５，１６を配置する。但し、この
場合において、上記１００ｋゲートの中に使用効率の低
いゲートが含まれている部分では、補強線１５，１６で
囲むゲート数を多めに設定することができる。The reinforcing wires 15 and 16 are arranged in a predetermined arrangement and have a predetermined wiring width W. Reinforcement line 1
The arrangement state of the gates 5 and 16 is set based on the arrangement state of the gates used in the gate array and the allowable current value i for ensuring the electromigration (hereinafter, EM) resistance of the power supply lines 11 and 12. It Here, the allowable current value i is E of the wiring material forming the power supply lines 11 and 12.
M resistance r (A / cm 2 ) and cross-sectional area a of power supply lines 11 and 12 a
(Cm 2 ) and the value. For example, with an aluminum-based wiring material, EM resistance r = 1 to 2 × 10 5 A / c
m 2 . Therefore, the power lines 11 and 12 have the width w = 2.
When the film is formed with a thickness of 0 μm and a film thickness t = 1.0 μm, the allowable current value i is i = 2 to 4 mA. For this reason,
This allowable current value i is, for example, 100 of the above gate array.
When the current value is consumed by about k gates, reinforcing lines 15 and 16 are arranged so as to surround 100k gates of the gates used in the gate array. However, in this case, the number of gates surrounded by the reinforcing lines 15 and 16 can be set to be large in the portion including the gate with low use efficiency in the 100k gates.
【００１７】また、補強線１５，１６の配線幅Ｗは、上
記ゲートアレイの消費電流値Ｉと当該補強線１５，１６
を構成する配線材料のエレクトロマイグレーション耐性
Ｒと当該補強線１５，１６の膜厚ｔとに基づいて設定さ
れる。ここで、ＥＭ耐性Ｒは、上記のように単位断面積
当たりの許容電流値で表される。このため、例えばゲー
トアレイ全体の消費電流値Ｉに対してＥＭ耐性を確保で
きるように補強電源線１５，１６の配線幅Ｗを設定する
場合、Ｗ＞Ｉ／（ｔ×Ｒ）となるＷを採用する。The wiring width W of the reinforcing wires 15 and 16 is the current consumption value I of the gate array and the reinforcing wires 15 and 16.
It is set on the basis of the electromigration resistance R of the wiring material forming the and the film thickness t of the reinforcing wires 15 and 16. Here, the EM resistance R is represented by the allowable current value per unit cross-sectional area as described above. Therefore, for example, when the wiring width W of the reinforcing power supply lines 15 and 16 is set so as to secure the EM resistance against the current consumption value I of the entire gate array, W satisfying W> I / (t × R) is set. adopt.
【００１８】上記のゲートアレイの配線構造では、各電
源線１１，１２を流れる電流は、より配線幅の太い補強
線１５，１６に向かって流れ込む。このため、各電源線
１１，１２の電流密度は低下する。また、補強線１５，
１６の配置状態は、各電源線１１，１２のＥＭ耐性が確
保される許容電流値ｉに基づいて上記のように設定され
る。したがって、電源線１１，１２の電流密度は、当該
電源線１１，１２のＥＭ耐性が確保できる程度まで低下
する。さらに、補強線１５，１６の配線幅Ｗは上記のよ
うに設定されるため、当該補強線１５，１６のＥＭ耐性
は確保される。In the wiring structure of the gate array described above, the currents flowing through the power supply lines 11 and 12 flow toward the reinforcing lines 15 and 16 having a wider wiring width. Therefore, the current density of each power supply line 11 and 12 is reduced. In addition, the reinforcing wire 15,
The arrangement state of 16 is set as described above based on the allowable current value i for ensuring the EM resistance of each power supply line 11 and 12. Therefore, the current densities of the power supply lines 11 and 12 are reduced to such an extent that the EM resistance of the power supply lines 11 and 12 can be secured. Furthermore, since the wiring width W of the reinforcing wires 15 and 16 is set as described above, the EM resistance of the reinforcing wires 15 and 16 is secured.
【００１９】尚、本発明のゲートアレイの配線構造は、
図１に示すものに限られるものではない。例えば、図３
に示すような配線構造でも良い。この場合、各補強線３
５，３６で同一数のゲートが囲まれる。このような配線
構造は、ゲートアレイで使用されるゲートの面内分布が
分散している場合に適する。また、ゲートアレイで使用
されるゲートの面内分布が偏っている場合には、使用さ
れるゲートが配置されている部分を囲むように上記補強
線３５，３６を配置すれば良い。The wiring structure of the gate array of the present invention is
It is not limited to that shown in FIG. For example, in FIG.
The wiring structure as shown in FIG. In this case, each reinforcing wire 3
5, 36 surround the same number of gates. Such a wiring structure is suitable when the in-plane distribution of gates used in the gate array is dispersed. When the in-plane distribution of the gates used in the gate array is uneven, the reinforcing lines 35 and 36 may be arranged so as to surround the portion where the used gates are arranged.
【００２０】[0020]
【発明の効果】以上説明したように、本発明のゲートア
レイの配線構造によれば、電源線間に当該電源線より配
線幅が大きくかつ主電源線に接続する補強線を配置して
各電源線を流れる電流が補強線に流れ込むようにしたの
で、電源線の電流密度を低下させることができる。した
がって、ゲートアレイにおいて細線化する電源線のエレ
クトロマイグレーション耐性を向上させることができ
る。As described above, according to the wiring structure of the gate array of the present invention, a reinforcing wire having a wiring width larger than the power supply line and connected to the main power supply line is arranged between the power supply lines. Since the current flowing through the wire flows into the reinforcing wire, the current density of the power supply wire can be reduced. Therefore, it is possible to improve the electromigration resistance of the power supply line that is thinned in the gate array.
【図１】実施例の配線構造図である。FIG. 1 is a wiring structure diagram of an example.
【図２】実施例を説明する図である。FIG. 2 is a diagram illustrating an example.
【図３】その他の配線構造図である。FIG. 3 is another wiring structure diagram.
【図４】従来例の配線構造図である。FIG. 4 is a wiring structure diagram of a conventional example.
【図５】従来例を説明する図である。FIG. 5 is a diagram illustrating a conventional example.
１０ 半導体チップ １１ ＶDD電源線（電源線） １２ ＶSS電源線（電源線） １３ ＶDD主電源線（主電源線） １４ ＶSS主電源線（主電源線） １５ ＶDD補強線（補強線） １６ ＶSS補強線（補強線） ｗ 電源線の配線幅 Ｗ 補強線の配線幅10 semiconductor chip 11 V DD power line (power line) 12 V SS power line (power line) 13 V DD main power line (main power line) 14 V SS main power line (main power line) 15 V DD reinforcement line (reinforcement) Line) 16 V SS Reinforcement line (reinforcement line) w Wiring width of power line W W Reinforcement line width
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｚ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display H01L 21/88 Z
Claims (2)
定配線幅の電源線が少なくとも２層構造にて格子状に配
置され、かつ前記電源線が接続する主電源線が前記半導
体チップ上の周縁部に配置されているゲートアレイの配
線構造において、 前記電源線間には、当該電源線より配線幅が広くかつ前
記主電源線に接続する補強線が配置されていることを特
徴とするゲートアレイの配線構造。1. A power supply line having a predetermined wiring width is arranged in a lattice in at least a two-layer structure on a gate array on the surface of a semiconductor chip, and a main power supply line connected to the power supply line is a peripheral portion on the semiconductor chip. In the wiring structure of the gate array arranged in the above, between the power supply lines, a reinforcing line having a wiring width wider than the power supply line and connected to the main power supply line is arranged. Wiring structure.
において、 前記補強線は、前記ゲートアレイで使用されるゲートの
配置状態と前記電源線のエレクトロマイグレーション耐
性が確保される許容電流値とに基づいて配置され、かつ
前記ゲートアレイの消費電流値と当該補強線を構成する
配線材料のエレクトロマイグレーション耐性と当該補強
線の膜厚とに基づいて設定される配線幅を有することを
特徴とするゲートアレイの配線構造。2. The wiring structure for a gate array according to claim 1, wherein the reinforcing line has an arrangement state of gates used in the gate array and an allowable current value for ensuring electromigration resistance of the power supply line. And a wiring width set based on the current consumption value of the gate array, the electromigration resistance of the wiring material forming the reinforcing line, and the film thickness of the reinforcing line. Array wiring structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9592594A JPH07283378A (en) | 1994-04-08 | 1994-04-08 | Wiring structure of gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9592594A JPH07283378A (en) | 1994-04-08 | 1994-04-08 | Wiring structure of gate array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283378A true JPH07283378A (en) | 1995-10-27 |
Family
ID=14150861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9592594A Pending JPH07283378A (en) | 1994-04-08 | 1994-04-08 | Wiring structure of gate array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283378A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7364939B2 (en) | 1997-08-21 | 2008-04-29 | Seiko Epson Corporation | Active matrix display device |
| US7397451B2 (en) | 1997-07-02 | 2008-07-08 | Seiko Epson Corporation | Display apparatus |
| US7855579B2 (en) | 2005-11-25 | 2010-12-21 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
-
1994
- 1994-04-08 JP JP9592594A patent/JPH07283378A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397451B2 (en) | 1997-07-02 | 2008-07-08 | Seiko Epson Corporation | Display apparatus |
| US7460094B2 (en) | 1997-07-02 | 2008-12-02 | Seiko Epson Corporation | Display apparatus |
| US8803773B2 (en) | 1997-07-02 | 2014-08-12 | Intellectual Keystone Technology Llc | Display apparatus |
| US7364939B2 (en) | 1997-08-21 | 2008-04-29 | Seiko Epson Corporation | Active matrix display device |
| US7855579B2 (en) | 2005-11-25 | 2010-12-21 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
| US8151238B2 (en) | 2005-11-25 | 2012-04-03 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE39469E1 (en) | Semiconductor integrated circuit with mixed gate array and standard cell | |
| US7932610B2 (en) | Semiconductor integrated circuit having improved power supply wiring | |
| US5341049A (en) | Integrated circuit having alternate rows of logic cells and I/O cells | |
| US4811073A (en) | Gate array arrangement | |
| JPH07169842A (en) | Semiconductor device having multi-layer interconnection | |
| JPH08255910A (en) | Ldmos transistor with interconnection of thick copper | |
| US4924290A (en) | Semiconductor device having improved multilayered wirings | |
| US6111310A (en) | Radially-increasing core power bus grid architecture | |
| EP0074825B2 (en) | Manufacture of integrated circuits by masterslice methods | |
| JP3415010B2 (en) | Semiconductor device | |
| US20070200238A1 (en) | Semiconductor integrated circuit apparatus and method of designing the same | |
| US7245019B2 (en) | Semiconductor device with improved wiring arrangement utilizing a projecting portion and a method of manufacturing the same | |
| JPH07283378A (en) | Wiring structure of gate array | |
| JPS61193467A (en) | Semiconductor integrated circuit device | |
| US6326693B1 (en) | Semiconductor integrated circuit device | |
| JP2000068383A (en) | Design method for semiconductor integrated circuit device and the semiconductor integrated circuit device | |
| JP3644138B2 (en) | Semiconductor integrated circuit and placement and routing method thereof | |
| JPH0247851A (en) | Semiconductor integrated circuit device equipped with output buffer circuit | |
| JP3353397B2 (en) | Semiconductor integrated circuit | |
| JP2004103821A (en) | Semiconductor integrated circuit | |
| JPH08147341A (en) | Layout designing device for standard cell and semiconductor integrated circuit | |
| JP2751742B2 (en) | Cell for automatic layout | |
| JPH0922944A (en) | Designing method for semiconductor integrated circuit device and semiconductor integrated circuit device by use of this | |
| JP3279011B2 (en) | Arrangement method of circuit blocks in semiconductor integrated circuit | |
| JPH0377324A (en) | Semiconductor integrated circuit |