JPH07249982A - Dynamic logic circuit - Google Patents
Dynamic logic circuitInfo
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- JPH07249982A JPH07249982A JP6039400A JP3940094A JPH07249982A JP H07249982 A JPH07249982 A JP H07249982A JP 6039400 A JP6039400 A JP 6039400A JP 3940094 A JP3940094 A JP 3940094A JP H07249982 A JPH07249982 A JP H07249982A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は，高速動作するダイナミ
ック論理回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed dynamic logic circuit device.
【０００２】[0002]
【従来の技術】図５は従来のダイナミック論理回路を示
す。図５において，１７０は，プリチャージ用素子であ
って，Ｐ型ＭＯＳトランジスタである。2. Description of the Related Art FIG. 5 shows a conventional dynamic logic circuit. In FIG. 5, 170 is a precharge element, which is a P-type MOS transistor.
【０００３】１７１は組み合せ回路であって，Ｎ型ＭＯ
Ｓトランジスタ（１８０），Ｎ型ＭＯＳトランジスタ
（１８１），Ｎ型ＭＯＳトランジスタ（１８２）により
構成されるものである。Reference numeral 171 is a combinational circuit, which is an N-type MO.
It is composed of an S transistor (180), an N-type MOS transistor (181) and an N-type MOS transistor (182).
【０００４】１７２はサンプリング用素子であって，Ｎ
型ＭＯＳトランジスタである。１７３は第１の電源であ
る。１７４は第２の電源である（図は接地されている場
合である）。Reference numeral 172 is a sampling element,
Type MOS transistor. 173 is a first power source. 174 is a second power supply (the case is grounded).
【０００５】１８３はプリチャージコンデンサであっ
て，ＭＯＳトランジスタのゲート容量，出力線の浮遊容
量等である。あるいはコンデンサを接続しても良い。組
み合せ回路１７１において，１８０，１８１，１８２は
それぞれはＮ型ＭＯＳトランジスタである。Reference numeral 183 denotes a precharge capacitor, which is a gate capacitance of a MOS transistor, a stray capacitance of an output line, and the like. Alternatively, a capacitor may be connected. In the combination circuit 171, each of 180, 181, and 182 is an N-type MOS transistor.
【０００６】図５のダイナミック論理回路の動作を説明
する。制御クロック信号φがＬのとき，プリチャージ用
素子１７０がオンとなり，サンプリング素子１７２がオ
フとなる。その結果，プリチャージコンデンサ１８３が
充電される。次に制御クロック信号φが反転すると，プ
リチャージ用素子１７０がオフとなり，サンプリング用
素子１７２がオンとなる。この時，組み合せ回路１７１
の各素子（Ｎ型ＭＯＳトランジスタ（１８０），Ｎ型Ｍ
ＯＳトランジスタ（１８１），Ｎ型ＭＯＳトランジスタ
（１８２））のゲート入力Ａ，Ｂ，Ｃのいずれか一つで
もＨであれば，ＥＦ間が導通するので，プリチャージコ
ンデンサ１８３に蓄積した電荷がそのＮ型ＭＯＳトラン
ジスタ（１８０，１８１，１８２）を通って，接地１７
４に流れ，出力はＬになる。また，Ａ，Ｂ，Ｃの全てが
Ｌであれば，ＥＦ間は不導通であるので，出力はＨに保
たれる。The operation of the dynamic logic circuit of FIG. 5 will be described. When the control clock signal φ is L, the precharge element 170 is turned on and the sampling element 172 is turned off. As a result, the precharge capacitor 183 is charged. Next, when the control clock signal φ is inverted, the precharge element 170 is turned off and the sampling element 172 is turned on. At this time, the combination circuit 171
Each element (N-type MOS transistor (180), N-type M)
If any one of the gate inputs A, B, and C of the OS transistor (181) and the N-type MOS transistor (182) is H, the EFs are electrically connected, so that the charge accumulated in the precharge capacitor 183 is Ground through the N-type MOS transistors (180, 181, 182) 17
4 and the output becomes L. If all of A, B, and C are L, there is no conduction between EFs, so the output is maintained at H.
【０００７】[0007]
【発明が解決しようとする課題】このように，ダイナミ
ック論理回路は，出力のプリチャージコンデンサの充放
電を繰り返すことにより動作する。そのため，回路が複
雑になると浮遊容量が増大し，プリチャージコンデンサ
の容量が大きくなり，動作が遅れる問題があった。ま
た，プリチャージコンデンサの充放電を高速にするた
め，プリチャージ用素子と電源端子の間にレベルシフト
素子を挿入し，プリチャージコンデンサの電圧を低くし
て高速化するものもあるが，レベルシフト素子を挿入し
た分だけ回路面積を余分に必要とし，さらにレベルシフ
ト素子をプリチャージ回路に挿入することになるのでプ
リチャージ時間が大きくなる問題があった。As described above, the dynamic logic circuit operates by repeating charging and discharging of the output precharge capacitor. Therefore, when the circuit becomes complicated, the stray capacitance increases, the capacitance of the precharge capacitor increases, and there is a problem that the operation is delayed. In addition, in order to speed up the charging and discharging of the precharge capacitor, there is one that inserts a level shift element between the precharge element and the power supply terminal to lower the voltage of the precharge capacitor to increase the speed. There is a problem that the pre-charge time becomes long because the circuit area is additionally required by the amount of the inserted elements and the level shift element is inserted in the pre-charge circuit.
【０００８】本発明は，プリチャージ素子と別にレベル
シフト素子を付加することなく高速に動作するダイナミ
ック論理回路装置を提供することを目的とする。An object of the present invention is to provide a dynamic logic circuit device which operates at high speed without adding a level shift element in addition to a precharge element.
【０００９】[0009]
【課題を解決するための手段】本発明は，プリチャージ
用素子をレベルシフト型の素子で構成するとともにプリ
チャージ用素子とサンプリング用素子の制御クロック電
圧に対するオン，オフの特性を同じものとし，プリチャ
ージ用素子の制御クロックとサンプリング用素子の制御
クロックを互いに反転して入力するように構成すること
により，特別に素子数を増やすことなくプリチャージコ
ンデンサの充放電が高速になるようにした。According to the present invention, a precharge element is composed of a level shift type element, and the precharge element and the sampling element have the same on / off characteristics with respect to a control clock voltage. By configuring the control clock of the precharging element and the control clock of the sampling element to be inverted and input, the charging and discharging of the precharge capacitor can be accelerated without increasing the number of elements.
【００１０】図１は本発明の基本構成を示す。図１ (a)
はプリチャージコンデンサをＨレベルにプリチャージ
し，Ｌレベルを検出する場合の構成である。FIG. 1 shows the basic configuration of the present invention. Figure 1 (a)
Is a configuration for precharging the precharge capacitor to H level and detecting L level.
【００１１】１はプリチャージ用素子であって，レベル
シフト型の素子であり，オンのときに第１の電源５の電
圧より低い電圧を出力するものである（例えば，Ｎ型Ｍ
ＯＳトランジスタ）。Reference numeral 1 denotes a precharge element, which is a level shift type element, which outputs a voltage lower than the voltage of the first power source 5 when it is on (for example, N type M).
OS transistor).
【００１２】２は組み合せ回路である。３はサンプリン
グ用素子であって，例えば，Ｎ型ＭＯＳトランジスタで
ある。５は第１の電源である。Reference numeral 2 is a combinational circuit. A sampling element 3 is, for example, an N-type MOS transistor. 5 is a first power supply.
【００１３】６は第２の電源である（第２の電源の電圧
は第１の電源の電圧より低いものとする）。７は出力で
ある。Reference numeral 6 is a second power supply (the voltage of the second power supply is lower than the voltage of the first power supply). 7 is an output.
【００１４】８は入力１であって，プリチャージ用素子
１のオン，オフを制御する制御クロックの入力である。
９は入力２であって，サンプリング用素子３のオン，オ
フを制御する制御クロックの入力である。Reference numeral 8 is an input 1, which is an input of a control clock for controlling on / off of the precharging element 1.
Reference numeral 9 denotes an input 2, which is an input of a control clock for controlling ON / OFF of the sampling element 3.
【００１５】１０はプリチャージコンデンサであって，
ＭＯＳトランジスタのゲート容量，出力線の浮遊容量等
である。コンデンサを接続しても良い。図１ (a)の動作
は後述する。10 is a precharge capacitor,
The gate capacitance of the MOS transistor, the floating capacitance of the output line, and the like. A capacitor may be connected. The operation of FIG. 1A will be described later.
【００１６】図１ (b)はプリチャージコンデンサのプリ
チャージレベルをＬとし，Ｈレベルを検出する場合の構
成である。図１ (b)において１１はプリチャージ用素子
であって，オンの時の出力電圧が第２の電源電圧より高
いものである（例えばＰ型ＭＯＳトランジスタ）。FIG. 1B shows a configuration in which the precharge level of the precharge capacitor is L and the H level is detected. In FIG. 1 (b), numeral 11 is a pre-charging element having an output voltage higher than the second power supply voltage when turned on (for example, a P-type MOS transistor).
【００１７】１２は組み合せ回路である。１３はサンプ
リング用素子であって，例えば，Ｐ型ＭＯＳトランジス
タである。Reference numeral 12 is a combinational circuit. A sampling element 13 is, for example, a P-type MOS transistor.
【００１８】１５は第１の電源である。１６は第２の電
源である（第２の電源の電圧は第１の電源の電圧より低
いものとする）。Reference numeral 15 is a first power source. Reference numeral 16 is a second power supply (the voltage of the second power supply is lower than the voltage of the first power supply).
【００１９】１７は出力である。１８は入力１であっ
て，プリチャージ用素子１１のオン，オフを制御する制
御クロックの入力である。Reference numeral 17 is an output. Reference numeral 18 denotes an input 1, which is an input of a control clock for controlling ON / OFF of the precharge element 11.
【００２０】１９は入力２であって，サンプリング用素
子１３のオン，オフを制御する制御クロックの入力であ
る。２０はプリチャージコンデンサである。Reference numeral 19 denotes an input 2, which is an input of a control clock for controlling ON / OFF of the sampling element 13. 20 is a precharge capacitor.
【００２１】[0021]
【作用】図１ (a)の構成の動作を説明する。プリチャー
ジ用素子１とサンプリング用素子３は，ＨもしくはＬの
制御クロック電圧に対して同じ動作をするものであると
する（例えば，いずれもＨでオンとなり，Ｌでオフとな
るものである）。そして，プリチャージ用素子１はレベ
ルシフトするものとし，オンのときのレベルシフト電圧
をＶT ，第１の電源電圧ＶDとすると，オンのときの出
力電圧はＶD −ＶT である。The operation of the configuration of FIG. 1 (a) will be described. It is assumed that the precharging element 1 and the sampling element 3 perform the same operation with respect to the control clock voltage of H or L (for example, both are turned on by H and turned off by L). . Then, assuming that the precharge element 1 is level-shifted and the level shift voltage when it is on is V T and the first power supply voltage V D , the output voltage when it is on is V D −V T.
【００２２】φ＝Ｌのとき，プリチャージ用素子１の制
御クロックφＸ（φの否定を表す，以下同じ）はＨであ
り，サンプリング用素子の制御クロックはＬである。従
って，プリチャージ用素子１はオン，サンプリング用素
子３はオフとなり，出力７のプリチャージコンデンサ１
０はＨにプリチャージされる。このとき，出力７の電圧
はＶD −ＶT である。When φ = L, the control clock φX of the precharge element 1 (representing the negation of φ, the same applies hereinafter) is H, and the control clock of the sampling element is L. Therefore, the precharge element 1 is turned on, the sampling element 3 is turned off, and the precharge capacitor 1 of the output 7 is turned on.
0 is precharged to H. At this time, the voltage of the output 7 is V D −V T.
【００２３】次に制御クロックφがＨに変化すると，プ
リチャージ用素子１はオフとなり，サンプリング用素子
３はオンとなる。このとき，組み合せ回路２がオンであ
って，ＥＦ間が導通していると出力７のプリチャージコ
ンデンサ１０の電荷は組み合せ回路２，サンプリング用
素子３を介して第２の電源６に放電し，出力７はＬにな
る。Next, when the control clock φ changes to H, the precharging element 1 is turned off and the sampling element 3 is turned on. At this time, if the combination circuit 2 is on and the EFs are electrically connected, the charge of the precharge capacitor 10 of the output 7 is discharged to the second power source 6 via the combination circuit 2 and the sampling element 3. The output 7 becomes L.
【００２４】出力７の放電開始時の電圧はＶD −ＶT で
あって，プリチャージ用素子１がレベルシフト型でない
従来の回路の場合にはＶD であるので，出力７がＬの検
出レベルまで低下する時間は短くなる。The voltage at the start of discharge of the output 7 is V D -V T , and is V D in the case of the conventional circuit in which the precharge element 1 is not the level shift type, so that the output 7 is detected as L. It takes less time to reach the level.
【００２５】この点について，図２ (a)により説明す
る。図２ (a)において，ＶD は第１の電源５の電圧であ
る。This point will be described with reference to FIG. In FIG. 2A, V D is the voltage of the first power supply 5.
【００２６】ＶL はＬレベルの検出電圧である。本発明
の回路のプリチャージコンデンサ１０がプリチャージさ
れたときの出力電圧はＶD −ＶT であり，従来の回路の
プリチャージコンデンサがプリチャージされたときの出
力電圧はＶD である。V L is an L level detection voltage. The output voltage when the precharge capacitor 10 of the circuit of the present invention is precharged is V D -V T , and the output voltage when the precharge capacitor of the conventional circuit is precharged is V D.
【００２７】時刻ｔ0 で制御クロックがＨからＬに変化
すると，プリチャージコンデンサ１０が放電を開始し，
出力が次第に低下する。そして，本発明の場合には，時
刻ｔ 1 でＬの検出レベルＶL に達する。従来の回路の場
合には，時刻ｔ2 でＬの検出レベルＶL に達する。この
ように，本発明は，従来の回路より短時間で出力電圧が
検出レベルに到達し，動作が高速になる。Time t0Control clock changes from H to L
Then, the precharge capacitor 10 starts discharging,
The output gradually decreases. In the case of the present invention,
Tick t 1At L detection level VLReach Conventional circuit field
In the case of time t2At L detection level VLReach this
As described above, according to the present invention, the output voltage is shorter than the conventional circuit.
The detection level is reached and the operation becomes faster.
【００２８】次に図１ (b)の動作を説明する。プリチャ
ージ用素子１１とサンプリング用素子１３は，Ｈもしく
はＬの制御クロック電圧に対して同じ動作をするもので
ある。例えば，いずれもＬでオンとなり，Ｈでオフとな
り，オンのときの出力電圧が第２の電源１６の電圧より
高くなるようにレベルシフトするものである（例えば，
Ｐ型ＭＯＳトランジスタ）。プリチャージ用素子１１が
オンのときのレベルシフト電圧をＶT ’，第１の電源電
圧ＶD とする。Next, the operation of FIG. 1 (b) will be described. The precharging element 11 and the sampling element 13 operate in the same manner with respect to an H or L control clock voltage. For example, both are turned on at L, turned off at H, and are level-shifted so that the output voltage when on is higher than the voltage of the second power supply 16 (for example,
P-type MOS transistor). Precharge element 11 the level shift voltage of the on V T ', the first power supply voltage V D.
【００２９】φ＝Ｌのとき，プリチャージ用素子１１の
入力１(18)の制御クロックφＸはＨであり，サンプリン
グ用素子１３の入力２(19)の制御クロックφはＬであ
る。そのため，プリチャージ用素子１１はオン，サンプ
リング用素子１３はオフとなり，プリチャージコンデン
サ２０はＬレベルにプリチャージされる。この時，出力
１７の電圧は第２の電源１６の電圧よりＶT ’だけ高い
電圧となる。When φ = L, the control clock φX of the input 1 (18) of the precharging element 11 is H and the control clock φ of the input 2 (19) of the sampling element 13 is L. Therefore, the precharge element 11 is turned on, the sampling element 13 is turned off, and the precharge capacitor 20 is precharged to the L level. At this time, the voltage of the output 17 becomes higher than the voltage of the second power supply 16 by V T ′.
【００３０】次に制御クロックφがＨに変化する，プリ
チャージ用素子１１はオフとなり，サンプリング用素子
３はオンとなる。このとき，組み合せ回路２がオンであ
ってＥＦ間が導通していると，出力７のプリチャージコ
ンデンサが第１の電源１５により充電され，出力１７の
電圧は次第に高くなる。Next, when the control clock φ changes to H, the precharge element 11 is turned off and the sampling element 3 is turned on. At this time, if the combinational circuit 2 is on and the EFs are electrically connected, the precharge capacitor of the output 7 is charged by the first power supply 15, and the voltage of the output 17 gradually increases.
【００３１】このとき，プリチャージコンデンサの充電
開始電圧はＶT ’である。一方，プチャージ用素子１１
がレベルシフト型でない従来の回路の場合には充電開始
時のプリチャージコンデンサの電圧は０Ｖである。その
ため，本発明では，充電を開始してからＨの検出レベル
に到達するまでの時間が短く，動作が高速化される。At this time, the charge start voltage of the precharge capacitor is V T '. On the other hand, the charge element 11
In the case of the conventional circuit which is not the level shift type, the voltage of the precharge capacitor at the start of charging is 0V. Therefore, in the present invention, the time from the start of charging to reaching the H detection level is short, and the operation is speeded up.
【００３２】図２ (b)によりこの動作を説明する。ＶD
は第１の電源１５の電圧である。ＶH はＨレベルの検出
電圧である。This operation will be described with reference to FIG. V D
Is the voltage of the first power supply 15. V H is the H level detection voltage.
【００３３】ＶT ’はプリチャージ用素子１１のレベル
シフト電圧である。本発明の回路のプリチャージコンデ
ンサ２０がプリチャージされたときの電圧はＶT ’であ
る。時刻ｔ0 でプリチャージコンデンサ２０の充電が開
始される。V T 'is the level shift voltage of the precharge element 11. The voltage when the precharge capacitor 20 of the circuit of the present invention is precharged is V T '. At time t 0 , charging of the precharge capacitor 20 is started.
【００３４】このとき，本発明の回路では，充電開始時
のプリチャージ電圧がＶT ’であり，時刻ｔ1 でＨの検
出レベルＶH に到達する。従来のダイナミック論理回路
装置の場合には，プリチャージコンデンサ２０の放電開
始電圧は０Ｖであり，時刻ｔ 3 でＨレベルの検出電圧Ｖ
H に到達する。At this time, in the circuit of the present invention, when charging is started
Precharge voltage is VT’, And at time t1At H
Out level VHTo reach. Conventional dynamic logic circuit
In the case of a device, the discharge opening of the precharge capacitor 20
The starting voltage is 0 V and the time t 3H level detection voltage V
HTo reach.
【００３５】従って，本発明では，出力７がＨレベルの
検出電圧に到達するまでの時間が短くなり，動作が高速
化する。Therefore, in the present invention, the time required for the output 7 to reach the H level detection voltage is shortened, and the operation speed is increased.
【００３６】[0036]
【実施例】図３は本発明の実施例を示す。図３ (a)は，
プリチャージコンデンサをＨレベルに充電し，Ｌレベル
を検出する場合の構成である。FIG. 3 shows an embodiment of the present invention. Figure 3 (a) shows
This is a configuration in which the precharge capacitor is charged to H level and L level is detected.
【００３７】図３ (a)において，５１はプリチャージ用
素子であって，Ｎ型ＭＯＳトランジスタであり，オンの
ときのレベルシフト電圧がＶT であるものである。In FIG. 3A, reference numeral 51 is a precharge element, which is an N-type MOS transistor, and has a level shift voltage V T when it is on.
【００３８】５２は組み合せ回路である。５３はサンプ
リング用素子であって，Ｎ型ＭＯＳトランジスタであ
る。５５は第１の電源である。Reference numeral 52 is a combination circuit. Reference numeral 53 is a sampling element, which is an N-type MOS transistor. 55 is a first power supply.
【００３９】５６は接地である。５７は出力である。６
５はプリチャージコンデンサである。Reference numeral 56 is a ground. 57 is an output. 6
5 is a precharge capacitor.
【００４０】組み合せ回路５２において，６０，６１，
６２はそれぞれＮ型ＭＯＳトランジスタである。図３
(a)の構成の動作を説明する。In the combination circuit 52, 60, 61,
Reference numerals 62 are N-type MOS transistors, respectively. Figure 3
The operation of the configuration (a) will be described.
【００４１】φ＝Ｌのとき，プリチャージ用素子５１の
制御クロックφＸはＨであり，サンプリング素子５３の
制御クロックはＬである。従って，プリチャージ用素子
５１はオン，サンプリング用素子５３はオフであり，プ
リチャージコンデンサ６５はプリチャージされる。この
とき，出力電圧はＶD −ＶT である。When φ = L, the control clock φX of the precharge element 51 is H and the control clock of the sampling element 53 is L. Therefore, the precharge element 51 is on, the sampling element 53 is off, and the precharge capacitor 65 is precharged. At this time, the output voltage is V D −V T.
【００４２】次に制御クロックφがＨに変化すると，プ
リチャージ用素子５１はオフとなり，サンプリング用素
子５３はオンとなる。このとき，組み合せ回路５２のＮ
型ＭＯＳトランジスタのゲート入力Ａ，Ｂ，Ｃのうちい
ずれか一つでもＨであればＥＦ間は導通するので，その
時，出力５７はＬになる。その放電開始電圧はＶD −Ｖ
T であって，出力５７がＬの検出レベルまで低下する時
間は従来のダイナミック回路より短い。組み合せ回路の
ゲート入力の全てがＬであれば，ＥＦは導通しないの
で，出力５７はＨに保持される。Next, when the control clock φ changes to H, the precharging element 51 is turned off and the sampling element 53 is turned on. At this time, N of the combination circuit 52
If any one of the gate inputs A, B, and C of the MOS transistor is H, the EF is electrically connected, so that the output 57 becomes L at that time. The discharge start voltage is V D -V
At T , the time required for the output 57 to drop to the L detection level is shorter than that of the conventional dynamic circuit. If all of the gate inputs of the combinational circuit are L, EF will not conduct and output 57 will be held high.
【００４３】図３ (b)は，プリチャージコンデンサのプ
リチャージレベルをＬとし，Ｈレベルを検出する場合の
構成である。図３ (b)において，７１はプリチャージ用
素子であって，Ｐ型ＭＯＳトランジスタであり，オンの
ときのレベルシフト電圧がＶT ’であるものである。FIG. 3B shows a configuration in which the precharge level of the precharge capacitor is L and the H level is detected. In FIG. 3 (b), 71 is a precharge element, which is a P-type MOS transistor, and has a level shift voltage V T 'when turned on.
【００４４】７２は組み合せ回路である。７３はサンプ
リング用素子であって，Ｐ型ＭＯＳトランジスタであ
る。７５は第１の電源である。Reference numeral 72 is a combinational circuit. A sampling element 73 is a P-type MOS transistor. 75 is a first power supply.
【００４５】７７は出力である。組み合せ回路７２にお
いて，８０，８１，８２はそれぞれＰ型ＭＯＳトランジ
スタである。Reference numeral 77 is an output. In the combination circuit 72, 80, 81 and 82 are P-type MOS transistors, respectively.
【００４６】８５はプリチャージコンデンサである。図
３ (b)の構成の動作を説明する。φ＝Ｈのとき，プリチ
ャージ用素子７１の制御クロックφＸはＬであり，サン
プリング用素子７３の制御クロックφはＨである。従っ
て，プリチャージ用素子７１はオン，サンプリング用素
子７３はオフとなる。その時，プリチャージコンデンサ
８５はＬレベルにプリチャージされ，出力７７はＬにな
る（出力電圧はＶ T ’）。次に制御クロックφがＬに変
化する，プリチャージ用素子７１はオフとなり，サンプ
リング用素子７３はオンとなる。この時，組み合せ回路
７２のＮ型ＭＯＳトランジスタのゲート入力Ａ，Ｂ，Ｃ
のうちいずれか一つでもＨであればＥＦ間は導通するの
で，プリチャージコンデンサは第１の電源７５により充
電され，次第に出力電圧が高くなる。このときの放電開
始電圧はＶD −ＶT ’であって，出力７７がＨの検出レ
ベルＶH に到達するまでの時間は従来のダイナミック論
理回路より短い。組み合せ回路のゲート入力の全てがＨ
であれば，ＥＦは導通しないので，出力７７はＬに保持
される。Reference numeral 85 is a precharge capacitor. Figure
The operation of the configuration of 3 (b) will be described. When φ = H,
The control clock φX of the charger element 71 is L, and
The control clock φ of the pulling element 73 is H. Obey
The pre-charging element 71 is turned on and the sampling element is
The child 73 is turned off. At that time, precharge capacitor
85 is precharged to L level and output 77 goes to L
(The output voltage is V T’). Next, change the control clock φ to L
The precharge element 71 is turned off and the sump
The ring element 73 is turned on. At this time, the combination circuit
72 N-type MOS transistor gate inputs A, B, C
If any one of them is H, it will conduct between EF.
The precharge capacitor is charged by the first power supply 75.
The output voltage gradually increases. Discharge at this time
Start voltage is VD-VT’, And the output 77 is the detection level of H.
Bell VHThe time it takes to reach
It is shorter than the logic circuit. All of the gate inputs of the combinational circuit are H
If so, EF does not conduct, so output 77 is held at L
To be done.
【００４７】図４は図３ (a)（本発明）と図５（従来）
の動作を表すものである。時刻ｔ0 でプリチャージコン
デンサがプリチャージされ，時刻ｔ1 で放電する。従来
のプリチャージ電圧はＶD であるのに対し，本発明では
ＶD −ＶT である。従って，時刻ｔ1 で放電を開始した
後の，出力電圧の低下速度は本発明の方が従来の回路装
置の場合より速くなる。FIG. 4 shows FIG. 3 (a) (invention) and FIG. 5 (conventional).
Represents the operation of. The precharge capacitor is precharged at time t 0 and discharged at time t 1 . Whereas the conventional precharge voltage is V D , in the present invention it is V D -V T. Therefore, the rate of decrease of the output voltage after starting the discharge at time t 1 is faster in the present invention than in the case of the conventional circuit device.
【００４８】[0048]
【発明の効果】本発明によれば，プリチャージコンデン
サをＨレベルにプリチャージしてから放電し，Ｌレベル
を検出する場合，放電開始電圧が低いのでＬレベルの検
出時間を短くすることができる。また，プリチャージコ
ンデンサをＬレベルにプリチャージさせてから充電し，
Ｈレベルを検出する場合にも，充電開始時の電圧が高い
ので，Ｈレベルの検出までの時間を短くすることができ
る。According to the present invention, when the precharge capacitor is precharged to the H level and then discharged to detect the L level, the discharge start voltage is low, so that the L level detection time can be shortened. . In addition, the pre-charge capacitor is pre-charged to L level before charging,
Even when the H level is detected, since the voltage at the start of charging is high, the time until the H level is detected can be shortened.
【００４９】さらに，特別な素子を付加することなく実
現できるので，素子の配置面積の増大等がない。また，
特別な素子を付加した場合に生じるプリチャージ時間の
増大等もない。Furthermore, since it can be realized without adding a special element, the area for arranging the elements does not increase. Also,
There is no increase in precharge time that would occur when a special element is added.
【図１】本発明の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.
【図２】本発明の基本構成の動作説明図である。FIG. 2 is an operation explanatory diagram of the basic configuration of the present invention.
【図３】本発明の実施例を示す図である。FIG. 3 is a diagram showing an example of the present invention.
【図４】本発明の実施例の動作説明図である。FIG. 4 is an operation explanatory diagram of the embodiment of the present invention.
【図５】従来のダイナミック論理回路を示す図である。FIG. 5 is a diagram showing a conventional dynamic logic circuit.
１：プリチャージ用素子（レベルシフト型） ２：組み合せ回路 ３：サンプリング用素子 ５：第１の電源 ６：第２の電源 ７：出力 ８：入力１ ９：入力２ １０：プリチャージコンデンサ １１：プリチャージ用素子（レベルシフト型） １２：組み合せ回路 １３：サンプリング用素子 １５：第１の電源 １６：第２の電源 １７：出力 １８：入力１ １９：入力２ ２０：プリチャージコンデンサ 1: Precharge element (level shift type) 2: Combination circuit 3: Sampling element 5: First power supply 6: Second power supply 7: Output 8: Input 1 9: Input 2 10: Precharge capacitor 11: Precharge element (level shift type) 12: Combination circuit 13: Sampling element 15: First power supply 16: Second power supply 17: Output 18: Input 1 19: Input 2 20: Precharge capacitor
Claims (6)
合せ回路(2) とサンプリング用素子(3) を直列に接続し
て第１の電源(5) と第２の電源(6) の間にプリチャージ
用素子(1) が第１の電源(5) の側となるように挿入し，
第１の電源(5) の電圧は第２の電源(6) の電圧より高い
ものとし，プリチャージ用素子(1) と組合せ回路(2) と
の接続点（Ｅ）から出力を取り出すダイナミック論理回
路装置において，該プリチャージ用素子(1) はオンの時
の出力電圧が該第１の電源(5) の電圧より低くなるレベ
ルシフト型の素子とし，プリチャージコンデンサ(10)が
プリチャージされたときの出力電圧を第１の電源(5) の
電圧より低くすることを特徴とするダイナミック論理回
路装置。1. A precharge element (1), a combinational circuit (2) of logic elements and a sampling element (3) are connected in series to connect a first power source (5) and a second power source (6). Insert the precharging element (1) so that it is on the side of the first power supply (5),
The voltage of the first power supply (5) shall be higher than the voltage of the second power supply (6), and the dynamic logic that extracts the output from the connection point (E) between the precharging element (1) and the combinational circuit (2). In the circuit device, the precharging element (1) is a level shift type element whose output voltage when turned on is lower than the voltage of the first power supply (5), and the precharge capacitor (10) is precharged. A dynamic logic circuit device characterized in that the output voltage when the switch is turned on is lower than the voltage of the first power supply (5).
(1) とサンプリング用素子(3) のオンもしくはオフの特
性は制御クロック電圧に対して同じ動作をするものであ
り，プリチャージ用素子(1) の制御クロック電圧とサン
プリング用素子(3) の制御クロック電圧は一方に対して
他方が反転したものとすることを特徴とするダイナミッ
ク論理回路装置。2. The precharge element according to claim 1.
The on / off characteristics of (1) and the sampling element (3) operate in the same manner with respect to the control clock voltage, and the control clock voltage of the precharging element (1) and the sampling element (3) are the same. A dynamic logic circuit device characterized in that the control clock voltage is inverted with respect to one side.
ージ用素子(1) およびサンプリング用素子(3) をｎ型半
導装置により構成したものであることを特徴とするダイ
ナミック論理回路装置。3. A dynamic logic circuit device according to claim 1, wherein the precharging element (1) and the sampling element (3) are constituted by an n-type semiconductor device.
み合せ回路(12)とサンプリング用素子(13)を直列に接続
して第１の電源(15)と第２の電源(16)の間にプリチャー
ジ用素子(11)が第２の電源(16)の側になるように挿入
し，第１の電源(5) の電圧は第２の電源(6) の電圧より
高いものとし，プリチャージ用素子(11)と組み合せ回路
(12)との接続点（Ｆ）から出力を取り出すダイナミック
論理回路装置において，該プリチャージ用素子(11)はオ
ンのときの出力電圧が該第２の電源(16)の電圧より高く
なるレベルシフト型の素子とし，プリチャージコンデン
サ(20)がプリチャージされたときの出力電圧は第２の電
源(16)の電圧より高いものであることを特徴とするダイ
ナミック論理回路装置。4. A first power source (15) and a second power source (16) are formed by connecting a combination circuit (12) of a precharge element (11) and a logic element (12) and a sampling element (13) in series. Insert the pre-charging element (11) so that it is on the side of the second power supply (16), the voltage of the first power supply (5) is higher than the voltage of the second power supply (6), Precharge element (11) and combination circuit
In the dynamic logic circuit device which takes out the output from the connection point (F) with (12), the precharge element (11) has a level at which the output voltage when it is on is higher than the voltage of the second power supply (16). A dynamic logic circuit device comprising a shift type element, wherein the output voltage when the precharge capacitor (20) is precharged is higher than the voltage of the second power supply (16).
(11)とサンプリング用素子(13)の制御クロック電圧に対
するオンもしくはオフの動作特性は同じであり，該プリ
チャージ用素子(11)の制御クロック電圧と該サンプリン
グ用素子(13)の制御クロック電圧を一方に対して他方が
反転したものとすることを特徴とするダイナミック論理
回路装置。5. The device for precharge according to claim 4.
(11) and the sampling element (13) have the same ON or OFF operating characteristics with respect to the control clock voltage, and the control clock voltage of the precharging element (11) and the control clock voltage of the sampling element (13) are the same. A dynamic logic circuit device in which the other is inverted with respect to the other.
ャージ用素子(11)および該サンプリング用素子(13)をｐ
型半導体装置により構成したものであることを特徴とす
るダイナミック論理回路装置。6. The precharge element (11) and the sampling element (13) according to claim 4 or 5,
A dynamic logic circuit device characterized by comprising a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039400A JPH07249982A (en) | 1994-03-10 | 1994-03-10 | Dynamic logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039400A JPH07249982A (en) | 1994-03-10 | 1994-03-10 | Dynamic logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249982A true JPH07249982A (en) | 1995-09-26 |
Family
ID=12551949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6039400A Withdrawn JPH07249982A (en) | 1994-03-10 | 1994-03-10 | Dynamic logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249982A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5881071A (en) * | 1996-03-15 | 1999-03-09 | Hitachi, Ltd. | Digital write-and-read method and signal processing apparatus |
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| JP2006135960A (en) * | 2004-11-05 | 2006-05-25 | Samsung Electronics Co Ltd | High-speed and low-power clock gated logic circuit |
| JP2007028532A (en) * | 2005-07-21 | 2007-02-01 | Matsushita Electric Ind Co Ltd | Flip-flop circuit |
-
1994
- 1994-03-10 JP JP6039400A patent/JPH07249982A/en not_active Withdrawn
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