JPH0722730A - 複合電子部品 - Google Patents
複合電子部品Info
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- JPH0722730A JPH0722730A JP16681793A JP16681793A JPH0722730A JP H0722730 A JPH0722730 A JP H0722730A JP 16681793 A JP16681793 A JP 16681793A JP 16681793 A JP16681793 A JP 16681793A JP H0722730 A JPH0722730 A JP H0722730A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 多層回路基板と電子部品チップとの組合わせ
を含む複合電子部品において、その占有面積を小さくす
る。 【構成】 電子部品チップ１７が内蔵されたキャビティ
１６を備える複数個の多層回路基板１２を積み重ね、互
いに接着剤１４により接合された状態とする。 【効果】 積み重ね前の個々の多層回路基板の段階で、
内蔵された電子部品チップの良・不良を判別することが
できる。
を含む複合電子部品において、その占有面積を小さくす
る。 【構成】 電子部品チップ１７が内蔵されたキャビティ
１６を備える複数個の多層回路基板１２を積み重ね、互
いに接着剤１４により接合された状態とする。 【効果】 積み重ね前の個々の多層回路基板の段階で、
内蔵された電子部品チップの良・不良を判別することが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、複合電子部品に関す
るもので、特に、多層回路基板とそこに実装される電子
部品チップとの組合わせを備える複合電子部品に関する
ものである。
るもので、特に、多層回路基板とそこに実装される電子
部品チップとの組合わせを備える複合電子部品に関する
ものである。
【０００２】
【従来の技術】図４は、この発明にとって興味ある従来
の複合電子部品１を示す斜視図である。複合電子部品１
は、多層回路基板２およびその上にマウントされるＩＣ
チップのような複数個の電子部品チップ３を備える。電
子部品チップ３には、しばしばベアチップが用いられ
る。また、この複合電子部品１は、マルチチップモジュ
ールと呼ばれることもある。
の複合電子部品１を示す斜視図である。複合電子部品１
は、多層回路基板２およびその上にマウントされるＩＣ
チップのような複数個の電子部品チップ３を備える。電
子部品チップ３には、しばしばベアチップが用いられ
る。また、この複合電子部品１は、マルチチップモジュ
ールと呼ばれることもある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た複合電子部品１には、次のような問題がある。
た複合電子部品１には、次のような問題がある。
【０００４】複数個の電子部品チップ３が多層回路基板
２上に平面的に配置されるものであるので、この複合電
子部品１の占有面積が比較的大きい。
２上に平面的に配置されるものであるので、この複合電
子部品１の占有面積が比較的大きい。
【０００５】また、電子部品チップ３のそれぞれの良・
不良を個々の電子部品チップ３を多層回路基板２にマウ
ントする前に評価することは、電子部品チップ３が小さ
すぎて困難である。そのため、複合電子部品１の状態に
してから、個々の電子部品チップ３の良・不良を評価す
ることになるが、この場合、電子部品チップ３が１個で
も不良であると、複合電子部品１全体が不良となり、複
合電子部品１の歩留りが低下し、そのため、コストの上
昇を招く。
不良を個々の電子部品チップ３を多層回路基板２にマウ
ントする前に評価することは、電子部品チップ３が小さ
すぎて困難である。そのため、複合電子部品１の状態に
してから、個々の電子部品チップ３の良・不良を評価す
ることになるが、この場合、電子部品チップ３が１個で
も不良であると、複合電子部品１全体が不良となり、複
合電子部品１の歩留りが低下し、そのため、コストの上
昇を招く。
【０００６】それゆえに、この発明の目的は、上述した
問題を解決し得る複合電子部品を提供しようとすること
である。
問題を解決し得る複合電子部品を提供しようとすること
である。
【０００７】
【課題を解決するための手段】この発明にかかる複合電
子部品は、積み重ねられ互いに接合された複数個の多層
回路基板からなる基板アセンブリを備える。この基板ア
センブリの側面には、外部接続用端子電極が形成され
る。また、複数個の多層回路基板の少なくとも１つに
は、キャビティが形成され、このキャビティには、少な
くとも１個の電子部品チップが内蔵される。
子部品は、積み重ねられ互いに接合された複数個の多層
回路基板からなる基板アセンブリを備える。この基板ア
センブリの側面には、外部接続用端子電極が形成され
る。また、複数個の多層回路基板の少なくとも１つに
は、キャビティが形成され、このキャビティには、少な
くとも１個の電子部品チップが内蔵される。
【０００８】
【作用】この発明では、複数個の多層回路基板を備える
ので、多層回路基板が必要とする機能をこれら複数個の
多層回路基板によって分担することができ、その結果、
１個の多層回路基板を小さくすることができる。
ので、多層回路基板が必要とする機能をこれら複数個の
多層回路基板によって分担することができ、その結果、
１個の多層回路基板を小さくすることができる。
【０００９】また、個々の電子部品チップの良・不良
を、それを少なくとも多層回路基板にマウントした段階
で評価することができる。そして、評価されるべき電子
部品チップが複数個ある場合、これらは、複数個の多層
回路基板に分けてマウントすることになる。そのため、
複数個備える多層回路基板の各々ごとに電子部品チップ
の良・不良を判別することができる。
を、それを少なくとも多層回路基板にマウントした段階
で評価することができる。そして、評価されるべき電子
部品チップが複数個ある場合、これらは、複数個の多層
回路基板に分けてマウントすることになる。そのため、
複数個備える多層回路基板の各々ごとに電子部品チップ
の良・不良を判別することができる。
【００１０】
【発明の効果】このように、この発明によれば、上述し
た比較的小さい複数個の多層回路基板が積み重ねられて
基板アセンブリを構成するので、複合電子部品全体とし
ての占有面積を小さくすることができる。
た比較的小さい複数個の多層回路基板が積み重ねられて
基板アセンブリを構成するので、複合電子部品全体とし
ての占有面積を小さくすることができる。
【００１１】また、前述したように、電子部品チップの
良・不良の評価を多層回路基板ごとに行なうことができ
るので、このような多層回路基板ごとの良・不良を判別
してから、完成品としての複合電子部品の組立てを行な
うことができる。したがって、完成品としての複合電子
部品の歩留りが向上し、その結果、コストの低減も図る
ことができる。
良・不良の評価を多層回路基板ごとに行なうことができ
るので、このような多層回路基板ごとの良・不良を判別
してから、完成品としての複合電子部品の組立てを行な
うことができる。したがって、完成品としての複合電子
部品の歩留りが向上し、その結果、コストの低減も図る
ことができる。
【００１２】
【実施例】図１は、この発明の一実施例による複合電子
部品１１の外観を示す斜視図である。図２は、図１に示
した複合電子部品１１の断面図である。
部品１１の外観を示す斜視図である。図２は、図１に示
した複合電子部品１１の断面図である。
【００１３】複合電子部品１１は、複数個の多層回路基
板１２からなる基板アセンブリ１３を備える。基板アセ
ンブリ１３を構成するため、複数個の多層回路基板１２
は、積み重ねられ、かつ、図２に示すように、接着剤１
４を介して互い接合される。基板アセンブリ１３の側面
には、図１に示すように、複数個の外部接続用端子電極
１５が形成される。
板１２からなる基板アセンブリ１３を備える。基板アセ
ンブリ１３を構成するため、複数個の多層回路基板１２
は、積み重ねられ、かつ、図２に示すように、接着剤１
４を介して互い接合される。基板アセンブリ１３の側面
には、図１に示すように、複数個の外部接続用端子電極
１５が形成される。
【００１４】多層回路基板１２には、図２に示すよう
に、キャビティ１６が形成される。このような多層回路
基板１２は、たとえば、次のように製造されることがで
きる。
に、キャビティ１６が形成される。このような多層回路
基板１２は、たとえば、次のように製造されることがで
きる。
【００１５】低温焼結セラミック材料からなるグリーン
シートを用意する。このグリーンシート上に、必要な配
線パターンを銅ペーストでスクリーン印刷する。次に、
グリーンシートに、パンチングにより、キャビティ１６
となるべき穴を設けるとともに、必要なビアホール接続
部を与える穴を設ける。ビアホール接続部を与える穴に
は、銅ペーストが充填される。このようにして得られた
グリーンシートを所定枚数積み重ね、プレスする。次い
で、これを、中性ないし弱還元性雰囲気中、９６０℃で
１時間焼成する。次いで、必要により、外部電極を付与
し、これに金めっき等を施す。
シートを用意する。このグリーンシート上に、必要な配
線パターンを銅ペーストでスクリーン印刷する。次に、
グリーンシートに、パンチングにより、キャビティ１６
となるべき穴を設けるとともに、必要なビアホール接続
部を与える穴を設ける。ビアホール接続部を与える穴に
は、銅ペーストが充填される。このようにして得られた
グリーンシートを所定枚数積み重ね、プレスする。次い
で、これを、中性ないし弱還元性雰囲気中、９６０℃で
１時間焼成する。次いで、必要により、外部電極を付与
し、これに金めっき等を施す。
【００１６】このようにして得られた多層回路基板１２
のキャビティ１６内に、ＩＣチップのような電子部品チ
ップ１７を配置し、ダイボンディングにより固定すると
ともに、ワイヤボンディングにより電気的接続を達成す
る。図２において、ワイヤボンディングにより形成され
たボンディングワイヤ１８が図示されている。なお、上
述したダイボンディングは、電気的接続を兼ねるように
してもよい。
のキャビティ１６内に、ＩＣチップのような電子部品チ
ップ１７を配置し、ダイボンディングにより固定すると
ともに、ワイヤボンディングにより電気的接続を達成す
る。図２において、ワイヤボンディングにより形成され
たボンディングワイヤ１８が図示されている。なお、上
述したダイボンディングは、電気的接続を兼ねるように
してもよい。
【００１７】電子部品チップ１７をキャビティ１６に内
蔵した後、キャビティ１６は、蓋１９により封止され
る。蓋１９は、金属、樹脂またはセラミックのような任
意の材料から構成される。蓋１９が金属から構成される
とき、多層回路基板１２の蓋１９に接する部分には、予
め金属膜が形成され、半田を蓋１９と多層回路基板１２
との隙間に埋めることにより、蓋１９が多層回路基板１
２に接合される。また、蓋１９が樹脂またはセラミック
からなる場合、熱硬化性の接着剤により、蓋１９と多層
回路基板１２とが接合される。なお、キャビティ１６
は、樹脂で充填されてもよい。
蔵した後、キャビティ１６は、蓋１９により封止され
る。蓋１９は、金属、樹脂またはセラミックのような任
意の材料から構成される。蓋１９が金属から構成される
とき、多層回路基板１２の蓋１９に接する部分には、予
め金属膜が形成され、半田を蓋１９と多層回路基板１２
との隙間に埋めることにより、蓋１９が多層回路基板１
２に接合される。また、蓋１９が樹脂またはセラミック
からなる場合、熱硬化性の接着剤により、蓋１９と多層
回路基板１２とが接合される。なお、キャビティ１６
は、樹脂で充填されてもよい。
【００１８】上述した段階で、個々の多層回路基板１２
ごとに、この多層回路基板１２に設けられた電極を介し
て、内蔵された電子部品チップ１７の特性が評価され、
その良・不良が判別される。
ごとに、この多層回路基板１２に設けられた電極を介し
て、内蔵された電子部品チップ１７の特性が評価され、
その良・不良が判別される。
【００１９】その後、複数個の多層回路基板１２は、基
板アセンブリ１３を得るべく、積み重ねられ、接着剤１
４により互いに接合される。このとき、複数個の多層回
路基板１２に内蔵される電子部品チップ１７の種類は、
通常、互い異なっている。
板アセンブリ１３を得るべく、積み重ねられ、接着剤１
４により互いに接合される。このとき、複数個の多層回
路基板１２に内蔵される電子部品チップ１７の種類は、
通常、互い異なっている。
【００２０】上述した基板アセンブリ１３の側面には、
スパッタリング等の方法により、外部接続用端子電極１
５が形成される。この外部接続用端子電極１５は、個々
の多層回路基板１２に設けられた電極を外部に引出す機
能を果たすとともに、複数個の多層回路基板１２相互間
での電気的接続の機能も果たす。なお、図１では、外部
接続用端子電極１５の代表的なもののみが図示されてい
る。
スパッタリング等の方法により、外部接続用端子電極１
５が形成される。この外部接続用端子電極１５は、個々
の多層回路基板１２に設けられた電極を外部に引出す機
能を果たすとともに、複数個の多層回路基板１２相互間
での電気的接続の機能も果たす。なお、図１では、外部
接続用端子電極１５の代表的なもののみが図示されてい
る。
【００２１】この発明の他の実施例として、図３に示す
ように、複合電子部品１１を、絶縁性材料からなる台座
２０上に取付けてもよい。台座２０の周縁部には、複数
個のリード端子２１が設けられている。また、これらリ
ード端子２１と関連の外部接続用端子電極１５とを電気
的に接続するため、台座２０の主面上には、複数個の配
線パターン２２が形成される。
ように、複合電子部品１１を、絶縁性材料からなる台座
２０上に取付けてもよい。台座２０の周縁部には、複数
個のリード端子２１が設けられている。また、これらリ
ード端子２１と関連の外部接続用端子電極１５とを電気
的に接続するため、台座２０の主面上には、複数個の配
線パターン２２が形成される。
【００２２】図１に示した複合電子部品１１の状態で
も、そのまま、適宜の回路基板上に半田付け等により実
装することができるが、図３に示すように、台座２０を
複合電子部品１１に取付ければ、その実装信頼性をより
向上させることができる。
も、そのまま、適宜の回路基板上に半田付け等により実
装することができるが、図３に示すように、台座２０を
複合電子部品１１に取付ければ、その実装信頼性をより
向上させることができる。
【００２３】以上、この発明を図示した実施例に関連し
て説明したが、この発明の範囲内において、以下のよう
ないくつかの変形例が可能である。
て説明したが、この発明の範囲内において、以下のよう
ないくつかの変形例が可能である。
【００２４】たとえば、図２に示すように、多層回路基
板１２の各々のキャビティ１６のすべてが蓋１９によっ
て封止されたが、多層回路基板１２のうち、他の多層回
路基板１２の下に位置するものについては、上の多層回
路基板１２によってキャビティ１６を封止することがで
きるので、蓋１９がなくてもよい。
板１２の各々のキャビティ１６のすべてが蓋１９によっ
て封止されたが、多層回路基板１２のうち、他の多層回
路基板１２の下に位置するものについては、上の多層回
路基板１２によってキャビティ１６を封止することがで
きるので、蓋１９がなくてもよい。
【００２５】また、この発明にかかる複合電子部品に備
える多層回路基板は、そのすべてがキャビティを備えて
いなくてもよい。キャビティを備えない、すなわち電子
部品チップを内蔵しない多層回路基板が、電子部品チッ
プを内蔵する多層回路基板と混ざった状態で積み重ねら
れてもよい。
える多層回路基板は、そのすべてがキャビティを備えて
いなくてもよい。キャビティを備えない、すなわち電子
部品チップを内蔵しない多層回路基板が、電子部品チッ
プを内蔵する多層回路基板と混ざった状態で積み重ねら
れてもよい。
【００２６】また、多層回路基板に設けられるキャビテ
ィには、２個以上の電子部品チップが内蔵されてもよ
い。
ィには、２個以上の電子部品チップが内蔵されてもよ
い。
【００２７】また、この発明にかかる複合電子部品に備
える基板アセンブリを構成する多層回路基板の数は任意
である。
える基板アセンブリを構成する多層回路基板の数は任意
である。
【図１】この発明の一実施例による複合電子部品１１の
外観を示す斜視図である。
外観を示す斜視図である。
【図２】図１に示した複合電子部品１１の断面図であ
る。
る。
【図３】この発明の他の実施例による複合電子部品１１
の外観を示す斜視図である。
の外観を示す斜視図である。
【図４】この発明にとって興味ある従来の複合電子部品
１を示す斜視図である。
１を示す斜視図である。
１１ 複合電子部品 １２ 多層回路基板 １３ 基板アセンブリ １４ 接着剤 １５ 外部接続用端子電極 １６ キャビティ １７ 電子部品チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 Ｈ０５Ｋ 3/46 Ｑ 6921−4Ｅ
Claims (1)
- 【請求項１】 積み重ねられ互いに接合された複数個の
多層回路基板からなる基板アセンブリを備え、 前記基板アセンブリの側面には、外部接続用端子電極が
形成され、 前記複数個の多層回路基板の少なくとも１つには、キャ
ビティが形成され、 前記キャビティには、少なくとも１個の電子部品チップ
が内蔵されている、 複合電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16681793A JPH0722730A (ja) | 1993-07-06 | 1993-07-06 | 複合電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16681793A JPH0722730A (ja) | 1993-07-06 | 1993-07-06 | 複合電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722730A true JPH0722730A (ja) | 1995-01-24 |
Family
ID=15838219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16681793A Pending JPH0722730A (ja) | 1993-07-06 | 1993-07-06 | 複合電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722730A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000025558A1 (en) * | 1998-10-26 | 2000-05-04 | Telefonaktiebolaget Lm Ericsson | A circuit board and a method for manufacturing the same |
| JP2009289790A (ja) * | 2008-05-27 | 2009-12-10 | Japan Radio Co Ltd | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 |
| CN102299081A (zh) * | 2011-08-30 | 2011-12-28 | 深南电路有限公司 | 一种封装基板制造方法及封装基板 |
| JP2014526795A (ja) * | 2011-09-07 | 2014-10-06 | コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ | プリント基板、および磁界センサおよび電流センサ |
-
1993
- 1993-07-06 JP JP16681793A patent/JPH0722730A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000025558A1 (en) * | 1998-10-26 | 2000-05-04 | Telefonaktiebolaget Lm Ericsson | A circuit board and a method for manufacturing the same |
| US6449168B1 (en) | 1998-10-26 | 2002-09-10 | Telefonaktiebolaget Lm Ericcson (Publ) | Circuit board and a method for manufacturing the same |
| JP2009289790A (ja) * | 2008-05-27 | 2009-12-10 | Japan Radio Co Ltd | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 |
| CN102299081A (zh) * | 2011-08-30 | 2011-12-28 | 深南电路有限公司 | 一种封装基板制造方法及封装基板 |
| JP2014526795A (ja) * | 2011-09-07 | 2014-10-06 | コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ | プリント基板、および磁界センサおよび電流センサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020611 |