JPH0721116A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マルチタスク機能を実現する複数のプロセッ
サからなる装置においてタイマ割り込み及び各種デバイ
スからの割り込みを円滑迅速に処理する。 【構成】 マルチタスク機能を実現する複数のプロセッ
サ１，２，３，４と、外部記憶装置５１、ネットワーク
５２、タイマー回路５３、他のデバイス５４からなる各
種デバイス５と、プロセッサ１，２，３，４からの割り
込みマスクレベル信号１０１，１０２，１０３，１０４
により、各種デバイス５からの割り込み要求１１１，１
１２，１１３，１１４が割り込めるプロセッサを選択
し、プロセッサ１，２，３，４へ割り込み信号１２１，
１２２，１２３，１２４を出力することができる割り込
み制御回路７とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の割り込みを迅速
に処理するできる割り込み制御回路を備えた情報処理装
置に関する。

【０００２】

【従来の技術】従来、この種の情報処理装置は、マルチ
タスク機能を実現する複数のプロセッサと、各種周辺装
置を制御する割り込み制御回路とを備えたものとして提
供されている。図１６は、上記従来の情報処理装置を説
明するためのブロック図である。図１６に示す情報処理
装置は、システムプロセッサ（ＳＰＵ）９０１と、命令
実行プロセッサ（ＩＰＵ）９０２〜９０４と、主記憶装
置９０５と、諸周辺デバイス９０６からなる。ＳＰＵ９
０１は、諸周辺デバイス９０６と接続されており、かつ
バスを介して命令実行プロセッサ（ＩＰＵ）９０２〜９
０４及び主記憶装置９０５に接続されている。そして、
各プロセッサ９０１〜９０４は、タイマー回路９１１〜
９１４を備えている。なお、上述した情報処理装置の例
としては、例えば特開平５−２００９７号公報に記載さ
れたものがある。

【０００３】各プロセッサ９０１〜９０４は、図１７に
示したフローチャートに従って割り込みを処理を実行す
る。すなわち、上記情報処理装置では、各プロセッサ９
０１〜９０４は、主記憶装置９０５から命令を読み出し
て解釈し（ステップ１７０１）、命令の実行を行う（ス
テップ１７０２）。この命令がマスクを変化させる命令
ならば（ステップ１７０３；Ｙ）、保留されているタイ
マ割り込みが受け付け可能であるかマスクをチェックし
（ステップ１７０４）、受け付け可能であり（ステップ
１７０４；Ｙ）、かつ保留されたいるタイマ割り込みが
存在するなら（ステップ１７０５；Ｙ）、タイマ割り込
み処理を実行する（ステップ１７０６）。

【０００４】その後、外部あるいは内部割り込みがある
かどうかをチェックし（ステップ１７０７）、外部ある
いは内部割り込みがあるならば（ステップ１７０７；
Ｙ）、当該割り込みがタイマ割り込みかどうかをチェッ
クする（ステップ１７０８）。タイマ割り込みでなく
（ステップ１７０８；Ｎ）、この割り込みが受け付け可
能ならば（ステップ１７０９；Ｙ）、当該割り込み処理
を実行する（ステップ１７１０）。一方、タイマ割り込
みであるなら（ステップ１７０８；Ｙ）、タイマ割り込
みの受け付けが可能かどうかチェックし（ステップ１７
１１）、受け付け可能ならば（ステップ１７１１；
Ｙ）、タイマ割り込みを実行するが（ステップ１７１
２）、受け付け可能でなければ（ステップ１７１１；
Ｎ）、タイマ割り込みを保留する（ステップ１７１
３）。

【０００５】従来の情報処理装置は、上述したように動
作して割り込み処理を実行することになる。ところで、
従来の情報処理装置では、周辺装置９０６からの割り込
みは、ＳＰＵ９０１によって処理されている。仮に、そ
の他のＩＰＵ９０２〜９０４に処理させる場合には、当
該割り込みをＳＰＵ９０１で受け付けたことを、処理可
能ないずれかのＩＰＵ９０２〜９０４に通達し、割り込
み処理を実行させなければならない。

【０００６】

【発明が解決しようとする課題】上述したように従来の
情報処理装置にあっては、周辺装置９０６を制御するデ
バイス等からの割り込み信号を一旦ＳＰＵ９０１が受け
付け、処理を行うプロセッサ（ＩＰＵ９０２〜９０４）
に通達するといった手段をとる。従って、このような情
報処理装置にあって、割り込みを多用する処理システム
に構築した場合には、ＳＰＵ９０１の負荷が大きくな
り、割り込み待ちによりシステム全体の処理能力が低下
してしまうという欠点があった。

【０００７】一方、従来の情報処理装置の場合は、各プ
ロセッサ９０１〜９０４に対して個々にタイマ回路９１
１〜９１４を設けて、マルチタスクを個々に処理しよう
としているため、タイマ回路がプロセッサの数に比例し
て増加してしまうという欠点があった。また、個々にタ
イマ設定をするので、設定によっては、タイマ割り込み
によるタスクスイッチなどにおいてバスのアクセスが衝
突し、処理能力の低下を生む可能性があった。加えて、
当該バスアクセスの衝突をさけるために、個々のタイマ
時間間隔、個々のタイマ割り込み間の遅延を適切に設定
しなければならず、ソフトウエア設計を複雑にするとい
う欠点もあった。

【０００８】そこで、本発明は、割り込み待ちを抑え、
各種の割り込みを円滑迅速に処理すると共に、タイマ回
路の増設なしに各プロセッサに対して公平なタイマ割り
込みを出力することにより、これらタイマ割り込みを円
滑に処理してマルチタスク機能を実現する情報処理装置
を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明による情報処理装置は、マルチ
タスク機能を実現する複数のプロセッサと、タイマ回路
を含む各種周辺装置からの割り込みを制御する割り込み
制御回路とを備えた情報処理装置であって、前記割り込
み制御回路を、前回のタイマ割り込みがどのプロセッサ
に対して割り込んだかを保持する手段と、タイマ回路か
ら受け付けた割り込み要求をどのプロセッサに出力する
かを決定する手段と、その割り込みをプロセッサに出力
する手段とを具備したことを特徴とするものである。

【００１０】上記目的を達成するために、請求項２記載
の発明による情報処理装置は、マルチタスク機能を実現
する複数のプロセッサと、タイマ回路を含む各種周辺装
置からの割り込みを制御する割り込み制御回路とを備え
た情報処理装置であって、前記割り込み制御回路を、プ
ロセッサからの割り込みマスク信号より各プロセッサの
割り込みタスクレベルを調べる手段と、前記タイマ回路
から受け付けた割り込み要求をどのプロセッサに出力す
るかを決定する手段と、該プロセッサがタイマ回路から
の割り込みを受け付けられるようになるまで該割り込み
要求を保留する手段と、該プロセッサに対してタイマ割
り込みより優先度の高い割り込み要求があった場合、そ
の割り込みを優先して出力する手段とを備えたことを特
徴とするものである。

【００１１】上記目的を達成するために、請求項３記載
の発明による情報処理装置は、マルチタスク機能を実現
する複数のプロセッサと、タイマ回路を含む各種周辺装
置からの割り込みを制御する割り込み制御回路とを備え
た情報処理装置であって、前記割り込み制御回路は、各
プロセッサからの割り込みマスク信号より各プロセッサ
の割り込みマスクレベルを調べる手段と、割り込みレベ
ルのチェック順序にしたがって受け付けた割り込み要求
信号のレベルと各プロセッサの割り込みマスクレベルを
比較し、該割り込みをどのプロセッサに出力するかを決
定する手段と、その割り込みをプロセッサに出力する手
段とを備えたことを特徴とするものである。

【００１２】請求項４記載の割り込み制御回路は、割り
込みレベルチェック順序の変更を可能にするために、割
り込みレベルのチェック順序を設定して保持する手段を
備えたことを特徴とするものである。また、請求項５の
割り込み制御回路は、各プロセッサの受け付け可能な割
り込みレベルを設定し保持する手段と、受け付けた割り
込み要求及びこの保持された値を比較して割り込み可能
プロセッサを決定する手段と、この割り込み可能プロセ
ッサに対してのみ割り込みマスクレベルのチェックを行
い、該割り込みをどのプロセッサに出力するかを決定す
る手段と、この割り込み可能プロセッサに対してのみ割
り込みマスクレベルのチェックを行い、該割り込みをど
のプロセッサに出力するかを決定する手段とを備えたこ
とを特徴とするものである。

【００１３】上記目的を達成するために、請求項６記載
の発明による情報処理装置は、マルチタスク機能を実現
する複数のプロセッサと、タイマ回路を含む各種周辺装
置からの割り込みを制御する割り込み制御回路とを備え
た情報処理装置であって、前記割り込み制御回路を、プ
ロセッサからの割り込みマスク信号より各プロセッサの
割り込みマスクレベルを調べる手段と、前回のタイマ回
路からの割り込み要求がどのプロセッサに対して割り込
んだかを保持する手段と、タイマ回路から受け付けた割
り込み要求をどのプロセッサに出力するかを決定する手
段と、前記プロセッサがタイマ回路からの割り込みを受
け付けられるようになるまで前記割り込み要求を保留す
るする手段と、前記プロセッサに対してタイマ割り込み
より優先度の高い割り込み要求があった場合に、当該割
り込みを優先して出力する手段とを備えたことを特徴と
するものである。

【００１４】

【作用】上記請求項１記載の発明では、複数のプロセッ
サに対してタイマ回路を含む各種周辺装置からの割り込
みについて、割り込み制御回路は、前回のタイマ割り込
みがどのプロセッサに対して割り込んだかを保持し、こ
の保持情報を基にタイマ回路から受け付けた割り込み要
求をどのプロセッサに出力するかを決定し、その割り込
みをプロセッサに出力する。上記請求項２記載の発明で
は、複数のプロセッサに対し、タイマ回路を含む各種周
辺装置からの割り込みについて、割り込み制御回路は、
プロセッサからの割り込みマスク信号より各プロセッサ
の割り込みタスクレベルを調べ、この調べた結果より前
記タイマ回路から受け付けた割り込み要求をどのプロセ
ッサに出力するかを決定し、また、該プロセッサがタイ
マ回路からの割り込みを受け付けられるようになるまで
該割り込み要求を保留する一方、該プロセッサに対して
タイマ割り込みより優先度の高い割り込み要求があった
場合に、その割り込みを優先して出力するようにしてい
る。

【００１５】上記請求項３記載の発明では、複数のプロ
セッサに対し、タイマ回路を含む各種周辺装置からの割
り込みについて、割り込み制御回路は、各プロセッサか
らの割り込みマスク信号より各プロセッサの割り込みマ
スクレベルを調べるとともに、割り込みレベルのチェッ
ク順序にしたがって受け付けた割り込み要求信号のレベ
ルと各プロセッサの割り込みマスクレベルを比較し、該
割り込みをどのプロセッサに出力するかを決定し、その
割り込みをプロセッサに出力している。請求項４記載の
割り込み制御回路は、割り込みレベルのチェック順序を
設定して保持し、割り込みレベルチェック順序の変更を
可能にしている。

【００１６】上記請求項５の割り込み制御回路は、各プ
ロセッサの受け付け可能な割り込みレベルを設定し保持
し、受け付けた割り込み要求及びこの保持された値を比
較して割り込み可能プロセッサを決定し、かつこの割り
込み可能プロセッサに対してのみ割り込みマスクレベル
のチェックを行い、該割り込みをどのプロセッサに出力
するかを決定している。請求項６記載の発明では、複数
のプロセッサに対し、タイマ回路を含む各種周辺装置か
らの割り込みについて、割り込み制御回路は、プロセッ
サからの割り込みマスク信号より各プロセッサの割り込
みマスクレベルを調べ、前回のタイマ回路からの割り込
み要求がどのプロセッサに対して割り込んだかを保持
し、タイマ回路から受け付けた割り込み要求をどのプロ
セッサに出力するかを決定し、前記プロセッサがタイマ
回路からの割り込みを受け付けられるようになるまで前
記割り込み要求を保留し、前記プロセッサに対してタイ
マ割り込みより優先度の高い割り込み要求があった場合
に、当該割り込みを優先して出力する。

【００１７】

【実施例】以下、本発明について図示の実施例を参照し
て説明する。 〔第一の実施例〕図１は、本発明に係る割り込み制御回
路の第一の実施例を備えた情報処理装置を示すブロック
図である。図１に示す情報処理装置は、大別して、プロ
セッサ１，２，３，４と、各種デバイス５と、主記憶装
置６と、割り込み制御回路７とからなる。上記各プロセ
ッサ１，２，３，４は、マルチプロセッサシステムを実
現する。各種デバイス５は、この実施例では、外部記憶
装置５１、ネットワーク（Ｎｅｔｗｏｒｋ）５２、タイ
マー回路５３、その他のデバイス５４からなる。各プロ
セッサ１，２，３，４には、バスを介して主記憶装置
６、外部記憶装置５１、ネットワーク５２、タイマー回
路５３、及びその他のデバイス５４が接続されている。

【００１８】また、前記割り込み制御回路７には、各プ
ロセッサ１，２，３，４が接続されると共に、各種デバ
イス５が接続されている。前記割り込み制御回路７は、
各プロセッサ１，２，３，４からの割り込みマスクレベ
ル信号１０１，１０２，１０３，１０４を取り込み、こ
れらを基に外部記憶装置５１、ネットワーク５２、タイ
マー回路５３、他のデバイス５４からの割り込み要求１
１１，１１２，１１３，１１４が割り込めるプロセッサ
１，２，３，４を選択し、当該プロセッサ１，２，３，
４への割り込み信号１２１，１２２，１２３，１２４を
出力できるようになっている。

【００１９】次に、上述したような割り込み制御回路１
０の具体的構成例を説明することにする。図２は、上記
情報処理装置で使用する割り込み制御回路７の第一の実
施例を示すブロック図である。図２に示すように割り込
み制御回路７は、割り込み受信回路７１と、タイマ割り
込みプロセッサ番号カウンタ７２と、割り込みマルチプ
レクサ７３と、割り込み出力回路７４，７５，７６，７
７と、制御回路７８とからなる。前記割り込み受信回路
７１は、タイマ割り込み要求２０１（タイマ割り込み要
求１１３）を受信してラッチできるラッチ回路であり、
そのラッチ信号が割り込みマルチプレクサ７３に供給さ
れるようになっている。

【００２０】この割り込みマルチプレクサ７３には、タ
イマ割り込みプロセッサ番号カウンタ７２からの選択信
号２０２が供給されるようになっている。タイマ割り込
みプロセッサ番号カウンタ７２には、制御回路７８から
のカウンタ更新信号２０３が供給されるようになってい
る。また、制御回路７８は、割り込み受信回路７１に割
り込み受信イネーブル信号２０８を出力すると共に、割
り込み出力回路７４，７５，７６，７７に割り込みイネ
ーブル信号２０４，２０５，２０６，２０７を出力でる
ようになっており、かつプロセッサ１，２，３，４から
の割り込みアクノリッジ信号２１３，２１４，２１５，
２１６を受け付けできるようになっている。そして、制
御回路７８は、割り込み受信回路７１、タイマ割り込み
プロセッサ番号カウンタ７２、及び割り込み出力回路７
４，７５，７６，７７を動作を統括制御できるようにな
っている。

【００２１】このような第一の実施例の動作を図１及び
図２を基に図３を参照して説明する。上記制御回路７８
は、図３に示すフローチャートを実行し、本情報処理装
置が動作を開始すると割り込み処理を開始し（ステップ
３００）、割り込み受信するまで待機状態にあるものと
する（ステップ３０１；Ｎ）。このような状態にあると
きには、割り込み受信イネーブル信号２０８がアサート
されているので、割り込み受信回路７１は、タイマー回
路５３から割り込み要求（１３）２０１がきたならば、
その要求をラッチする。このラッチした割り込み要求
は、割り込みマルチプレクサ７３に渡す。

【００２２】また、割り込み要求２０１が受信されたの
で（ステップ３０１；Ｙ）、上記制御回路７８は、割り
込み受信イネーブル信号２０８をネゲートし（ステップ
３０２）、割り込みイネーブル信号２０４，２０５，２
０６，２０７をアサートする（ステップ３０３）。ここ
で、タイマ割り込みプロセッサ番号カウンタ７２は、本
情報処理装置の立ち上げ時に“０”に初期化されてお
り、それ以後、制御回路７８からのカウンタ更新信号２
０３が入力される度に、その値をカウントするものとす
る。また、タイマ割り込みプロセッサ番号カウンタ７２
のカウント値は、割り込みマルチプレクサ１０３の選択
信号２０２として出力される。

【００２３】そこで、割り込みマルチプレクサ７３は、
割り込み受信回路７１から受けた割り込み要求を割り込
みレベル信号にエンコードし、そのエンコードされた割
り込みレベル信号を、選択信号２０２によって指定され
たプロセッサ１，２，３，４の内の一つに対応する割り
込み出力回路７４，７５，７６，７７に対して出力す
る。

【００２４】一方、制御回路７８は、その後、割り込み
アクノリッジ信号１０５，１０６，１０７，１０８のア
サートが入力されるのを待っている（ステップ３０４；
Ｎ）。制御回路７８は、割り込みアクノリッジ信号１０
５，１０６，１０７，１０８がアサートされたときに
（ステップ３０４；Ｙ）、割り込みイネーブル信号２０
４，２０５，２０６，２０７をネゲートする（ステップ
３０５）。これにより、指定された割り込み出力回路７
４，７５，７６，７７から割り込み信号１２１，１２
２，１２３，１２４が、指定されたプロセッサ１，２，
３，４に対して出力される。

【００２５】その後、制御回路７８は、カウンタ更新信
号２０３をアサートし（ステップ３０６）、再びカウン
タ更新信号２０３をネゲートする（ステップ３０７）。
これにより、タイマ割り込みプロセッサ番号カウンタ７
２は、カウント値を一つ増加させる。この一連の処理が
終了すると、制御回路７８は、割り込み受信イネーブル
信号２０８をアサートして（ステップ３０８）、割り込
み受信待ち処理（ステップ３０１；Ｎ）に戻る。これに
より、割り込み受信回路７１は、再び、割り込み受信待
ち状態になる。

【００２６】〔第二の実施例〕図４は、本発明に係る割
り込み制御回路の第二の実施例を示すブロック図であ
る。この第二の実施例においても、第一の実施例と同一
構成要素には同一の符号を付して構成の説明を省略す
る。図４に示す割り込み制御回路７ａは、第一の実施例
に対して、割り込みエンコーダ８０と、割り込みマスク
レベル受信回路８１と、コンパレータ８２，８３と、セ
レクタ８４とを付加し、これらを次のように接続して構
成したものであり、かつ割り込み受信回路７１ａ、制御
回路７８ａを第一の実施例のものと異なった処理ができ
るようにしている。

【００２７】ここで、割り込み受信回路７１ａは、外部
記憶装置５１、ネットワーク５２、タイマー回路５３、
他のデバイス５４からの複数の割り込み要求１１１，１
１２，１１３，１１４（図では、割り込み要求２０１と
一括で示している）を受信するラッチ回路である。この
割り込み受信回路７１は、ラッチした割り込み要求２０
１がタイマ割り込み要求１１３のときには、この割り込
み要求１１３を割り込みマルチプレクサ７３に供給する
と共に、その割り込み要求２０１がタイマ割り込み以外
の要求（１１１，１１２，１１４）ときには、この割り
込み要求（１１１，１１２，１１４）を割り込みエンコ
ーダ８０に供給できるようになっている。

【００２８】タイマ割り込みプロセッサ番号カウンタ７
２は、割り込みを出力したプロセッサ番号（選択信号２
０２）を保持し、カウンタ更新信号２０３により、その
プロセッサ番号（割り込み要求２０１）を更新できるよ
うになっている。割り込みマルチプレクサ７３は、タイ
マ割り込み要求をエンコードして割り込みレベル信号２
１３，２１８，２１９，２２０を形成し、選択信号２０
２により決定されたコンパレータ８３または割り込み出
力回路７５，７６，７７に供給するようになっている。
なお、割り込みマルチプレクサ７３は、割り込みレベル
信号２１３をコンパレータ８２，８３、及びセレクタ８
４に供給できるようにしてある。

【００２９】また、上記エンコーダ８５は、割り込み受
信回路７１ａからの要求を割り込み要求レベル２１４に
代えて出力できるような回路であり、その割り込み要求
レベル２１４をコンパレータ８３及びセレクタ８４に供
給できるようになっている。

【００３０】割り込みマスクレベル受信回路８１は、プ
ロセッサ１からの割り込みマスクレベル信号２１１を受
信し、保持する回路であり、その保持信号２１２をコン
パレータ８２に供給できるようになっている。このコン
パレータ８２は、割り込みマスクレベル受信回路８１に
おいて受信したマスクレベルと、割り込みマルチプレク
サ７３からのタイマ割り込みレベル信号２１３とを比較
できるようになっている。コンパレータ８３は、割り込
みマルチプレクサ７３からのタイマ割り込みレベル信号
２１３と、割り込みエンコーダ８０から出力される割り
込み要求レベル２１４とを比較できるようになってい
る。これらコンパレータ８２、８３は、その比較結果信
号２１５、２１６をセレクタ８４及び制御回路７８ａに
供給できるようにしてある。プロセッサ１，２，３，４
からの割り込みアクノリッジ信号１０５，１０６，１０
７，１０８は、制御回路７８ａに入力されるようになっ
ている。

【００３１】制御回路７８ａは、これらの割り込みアク
ノリッジ信号１０５，１０６，１０７，１０８及び比較
結果信号２１５、２１６を基に、割り込み受信イネーブ
ル信号２０８及び割り込み出力回路７４，７５，７６，
７７用の割り込みイネーブル信号２０４，２０５，２０
６，２０７を生成できるようになっている。上述したよ
うに構成された第二の実施例の動作を図４を基に、図５
のフローチャートを参照しながら説明する。

【００３２】上記制御回路７８ａは、図５のフローチャ
ートに沿って動作し、割り込み受信回路７１ａ、タイマ
割り込みプロセッサ番号カウンタ７２、割り込み出力回
路７４，７５，７６，７７の動作を制御する。 ＜タイマ割り込みが保留されているとき＞まず、制御回
路７８ａは、タイマ割り込みが保留されているかどうか
を調べ（ステップ４００）、保留されているならば（ス
テップ４０１；Ｙ）、コンパレータ８２，８３からの比
較結果信号２１５、２１６を基に、タイマ割り込み要求
レベル２１４がプロセッサ１の割り込みマスクレベル２
１２より大きく、その他の割り込みマスクレベルよりも
大きいかどうかをチェックする（ステップ４１２）。

【００３３】制御回路７８ａは、このチェックで双方が
大きいと判断したときには（ステップ４１２；Ｙ）、割
り込み受信イネーブル信号２０８をネゲートし（ステッ
プ４１３）、割り込み受信回路７１ａの受け付けを停止
させて、ステップ４０８に進む。このルート（ステップ
４１２；Ｙ→ステップ４１３；Ｎ）を通過してきたとき
には、プロセッサ１に対する割り込み出力回路７４に対
して割り込みイネーブル信号２０４をアサートする（ス
テップ４０８）。

【００３４】これにより、割り込み出力回路７４から割
り込み信号１２１が出力される。制御回路７８ａは、プ
ロセッサ１からの割り込みアクノリッジ信号１０５を待
ち（ステップ４０９；Ｎ）、プロセッサ１が割り込み信
号１２１を受け付けたなら（ステップ４０９；Ｙ）、ス
テップ４０８でアサートした割り込みイネーブル信号２
０４をネゲートする（ステップ４１０）。これにより、
タイマ割り込みの処理が終了したので、制御回路７８ａ
は、再び割り込み受信イネーブル信号２０８をアサート
して（ステップ４１１）、割り込み受信回路７１ａが割
り込み要求２０１を受け付けられるようにしてステップ
４０１に戻る。

【００３５】＜タイマ割り込みが入力されたとき＞ま
た、制御回路７８ａは、タイマ割り込み要求レベル２１
４がプロセッサ１の割り込みマスクレベル２１２より大
きく、かつその他の割り込みマスクレベルよりも大きい
かどうかのチェックで双方が小さいと判断したときには
（ステップ４１２；Ｎ）、あるいはタイマ割り込みが保
留されていないとき（ステップ４０１；Ｎ）、割り込み
を受信したかどうかをチェックする（ステップ４０
２）。そして、割り込みを受信したならば（ステップ４
０２；Ｙ）、ステップ４０３に進む。

【００３６】また、割り込みを受信しないときには（ス
テップ４０２；Ｎ）、再びステップ４０１に戻る。この
ような割り込み待ちの状態においては、割り込み受信イ
ネーブル信号２０８がアサートされているので、割り込
み受信回路７１ａは、各種デバイス５から割り込み要求
２０１が入力されたならば、その割り込み要求２０１を
ラッチする。制御回路７８ａは、割り込み受信回路７１
ａが割り込み要求２０１を受け付けたところで（（ステ
ップ４０４；Ｙ）、割り込み受信イネーブル信号２０８
をネゲートする（ステップ４０３）。これにより、割り
込み受信回路７１ａは、次の割り込み要求２０１を受信
できない状態になる。ここで、割り込み受信回路７１ａ
は、ラッチした割り込み要求２０１がタイマ割り込み要
求１１３であるので、当該タイマ割り込み要求１１３を
割り込みマルチプレクサ７３に与える。ここで、割り込
みマルチプレクサ７３は、割り込み受信回路７１から受
けたタイマ割り込み要求１１３を割り込みレベル信号に
エンコードし、選択信号２０２によって指定されたプロ
セッサの割り込み出力回路７５，７６，７７に出力せ
ず、コンパレータ８２，８３及びセレクタ８４に対して
出力する。

【００３７】制御回路７８ａは、割り込み受信イネーブ
ル信号２０８をネゲートした後（ステップ４０３）にお
いて、割り込みがタイマ割り込みであるかどうかをチェ
ックしている（ステップ４０４）。ここで、タイマ割り
込みであると制御回路７８ａが判断したときには（ステ
ップ４０４；Ｙ）、制御回路７８ａはカウンタ更新信号
２０３を出力する（ステップ４０５）。これにより、タ
イマ割り込みプロセッサ番号カウンタ７２は、本情報処
理装置の立ち上げ時に“０”に初期化された以後、制御
回路７８ａのカウンタ更新信号２０３により、その値を
増加させる。

【００３８】また、タイマ割り込みプロセッサ番号カウ
ンタ７２からのカウント値（選択信号２０２）は、割り
込みマルチプレクサ７３に与えられる。このように制御
回路７８ａは、カウンタ更新信号２０３を出した後（ス
テップ４０５）、タイマ割り込み要求１１３がプロセッ
サ１に対する割り込みであるかをチェックする（ステッ
プ４０６）。そして、プロセッサ１に対する割り込みで
ないならば（ステップ４０６；Ｎ）、ステップ４０８に
進むが、プロセッサ１に対する割り込みならば（ステッ
プ４０６；Ｙ）、コンパレータ６２の比較結果信号２１
５を基に、タイマ割り込みレベルの方がプロセッサ１の
マスクレベルより高いかどうかをチェックし（ステップ
４０７）、高ければ（ステップ４０７；Ｙ）、同様にス
テップ４０８に進み、高くなければ（ステップ４０７；
Ｎ）、ステップ４１１に進む。

【００３９】ここで、プロセッサ１に対する処理でない
ときには（ステップ４０６；Ｎ）、タイマ割り込みプロ
セッサ番号カウンタ７２の示すプロセッサ２，３，４に
対して割り込みを出力する割り込み出力回路７５，７
６，７７に対して、割り込みイネーブル信号２０５，２
０６，２０７をアサートし（ステップ４０８）、ステッ
プ４０９に進む。これにより、割り込み出力回路７４ま
たは出力回路７５，７６，７７の一つから割り込み信号
１２１，１２２，１２３，１２４の一つが出力される。

【００４０】また、制御回路７８ａは、割り込みを出力
したプロセッサ２，３，４のうちの一つからの割り込み
アクノリッジ信号を待ち（ステップ４０９；Ｎ）、割り
込み信号１２２，１２３，１２４の一つが受け付けたな
ら（ステップ４０９；Ｙ）、ステップ４０８でアサート
した割り込みイネーブル信号２０５，２０６，２０７を
ネゲートし（ステップ４１０）、再び割り込み受信イネ
ーブル信号２０８をアサートして（ステップ４１１）、
ステップ４０１に戻る。これにより、割り込み受信回路
７１ａは、割り込み要求２０１を受け付けられるように
なる。

【００４１】一方、プロセッサ１に対する処理のときに
は（ステップ４０６；Ｙ）、タイマ割り込みレベルの方
がプロセッサ１のマスクレベルより高いという条件で
（ステップ４０７；Ｙ）、割り込み出力回路７４に対す
る割り込みイネーブル信号２０４をアサートし（ステッ
プ４０８）、割り込みを出力したプロセッサ１からの割
り込みアクノリッジ信号を待ち（ステップ４０９；
Ｎ）、割り込み信号１２１，が受け付けたなら（ステッ
プ４０９；Ｙ）、ステップ４０８でアサートした割り込
みイネーブル信号２０４をネゲートし（ステップ４１
０）、再び割り込み受信イネーブル信号２０８をアサー
トして（ステップ４１１）、ステップ４０１に戻る。こ
れにより、割り込み受信回路７１ａは、割り込み要求２
０１を受け付けられるようになる。

【００４２】なお、タイマ割り込みレベルの方がプロセ
ッサ１のマスクレベルより低い場合は（ステップ４０
７；Ｎ）、制御回路７８ａは、割り込み受信イネーブル
信号２０８をアサートして割り込み受信回路７１ａによ
る割り込み要求２０１の受け付けを可能にする。

【００４３】＜タイマ割り込みでない場合＞ところで、
コンパレータ８３は、割り込みマルチプレクサ７３に保
持されているタイマ割り込みのレベル２１３と、割り込
みエンコーダ８０に新たに受け付けられたその他の割り
込みのレベル２１４とを比較し、その比較結果信号２１
６を制御回路７８ａに与えている。したがって、制御回
路７８ａは、タイマ割り込みでないとき（ステップ１０
４；Ｎ）、前記比較結果信号２１６を基に、保持されて
いるタイマレベルとその他の割り込みとを比較している
（ステップ４１４）。

【００４４】この比較結果がタイマレベルの方が大きい
ときには（ステップ４１４；Ｙ）、前記制御回路７８ａ
は、タイマプロセッサ１に対して割り込みを出力する割
り込み出力回路７４に対して割り込みイネーブル信号２
０４をアサートする（ステップ４１５）。ついで、制御
回路７８ａは、割り込みアクノリッジ信号１０５を待ち
（ステップ４１６；Ｎ）、割り込みアクノリッジ信号１
０５を受け付けたならば（ステップ４１６；Ｙ）、アサ
ートされている割り込みイネーブル信号２０４をネゲー
トして（ステップ４１７）、ステップ４０８に進む。こ
れにより、割り込み出力回路７４からの割り込み信号１
２１がプロセッサ１に受け付けられることになる。とり
あえず、タイマ割り込みをプロセッサ１に受け付けさせ
ることができる。

【００４５】上述した処理を終了した後、あるいはタイ
マよりその他の割り込みが大きいとき（ステップ７１
４；Ｎ）、制御回路７８ａは、タイマ割り込みプロセッ
サ番号カウンタ７２の示すプロセッサ２，３，４に対し
て割り込みを出力する割り込み出力回路７５，７６，７
７に対して、割り込みイネーブル信号２０５，２０６，
２０７をアサートし（ステップ４０８）、ステップ４０
９に進む。これにより、割り込み出力回路７４または出
力回路７５，７６，７７の一つから割り込み信号１２
１，１２２，１２３，１２４の一つが出力される。

【００４６】また、制御回路７８ａは、割り込みを出力
したプロセッサ２，３，４のうちの一つからの割り込み
アクノリッジ信号を待ち（ステップ４０９；Ｎ）、割り
込み信号１２２，１２３，１２４の一つが受け付けたな
ら（ステップ４０９；Ｙ）、ステップ４０８でアサート
した割り込みイネーブル信号２０５，２０６，２０７を
ネゲートし（ステップ４１０）、再び割り込み受信イネ
ーブル信号２０８をアサートして（ステップ４１１）、
ステップ４０１に戻る。これにより、割り込み受信回路
７１ａは、割り込み要求２０１を受け付けられるように
なる。

【００４７】〔第三の実施例〕図６は、割り込み制御回
路の第三の実施例を示すブロック図である。図６に示す
割り込み制御回路７ｂは、割り込み受信回路７１ｂと、
割り込み出力回路７４，７５，７６，７７と、制御回路
７８ｂと、割り込みプロセッサ選択回路８５と、割り込
みマスク信号受信回路８６，８７，８８，８９とを備
え、次のように構成されている。

【００４８】割り込み受信回路７１ｂは、各種デバイス
５からの複数の割り込み要求２０１を受信するラッチ回
路であり、ラッチした割り込み要求出力２２１を割り込
みプロセッサ選択回路８５に供給できるようになってい
る。割り込みマスク信号受信回路８６，８７，８８，８
９は、プロセッサ１，２，３，４からの割り込みマスク
レベル信号１０１，１０２，１０３，１０４を受信し、
割り込みプロセッサ選択回路８５に割り込みマスク信号
２３１，２３２，２３３，２３４として与えられるよう
になっている。

【００４９】制御回路７８は、プロセッサ１，２，３，
４からの割り込みアクノリッジ信号１０５，１０６，１
０７，１０８と、割り込みプロセッサ選択回路８５から
のプロセッサ番号２５０とを取り込み可能になってお
り、これら信号から割り込み受信イネーブル信号２０８
及び割り込みイネーブル信号２０４，２０５，２０６，
２０７を形成できるようになっている。

【００５０】図７は、上記第三の実施例で使用される割
り込みプロセッサ選択回路の第１の構成例を示すブロッ
ク図である。この割り込みプロセッサ選択回路８５の第
１の構成例は、割り込みエンコーダ８５１と、コンパレ
ータ８５２，８５３，８５４とからなる。割り込みエン
コーダ８５１は、割り込み要求出力２２１を割り込みレ
ベル２２２に変換できるようになっている。割り込みレ
ベル２２２は、各コンパレータ８５２，８５３，８５４
に供給できるようになっている。コンパレータ８５２
は、イネーブル信号入力端子が接地され、その出力端子
をコンパレータ８５３のイネーブル信号入力端子に接続
されている。

【００５１】このコンパレータ８５２は、プロセッサ１
からのマスクレベル信号２３１と、割り込みレベル２２
２とを比較できるようになっており、その出力端子から
出力信号２２３を取り出すことができる。コンパレータ
８５３は、その出力端子をコンパレータ８５４のイネー
ブル入力端子に接続している。このコンパレータ８５３
は、プロセッサ２からのマスクレベル信号２３２と、割
り込みレベル２２２とを比較できるようになっており、
その出力端子から出力信号２２４を取り出すことができ
る。

【００５２】コンパレータ８５４は、プロセッサ３から
のマスクレベル信号２３３と、割り込みレベル２２２と
を比較できるようになっており、その出力端子から出力
信号２２５を取り出せるようになっている。また、割り
込みプロセッサ選択回路８５は、割り込みレベル信号２
１７，２１８，２１９を出力できるようになっている。

【００５３】上述した構成の第３の実施例の動作を図６
及び図７を基に、図８のフローチャートを参照しながら
説明する。制御回路７８ｂは、図８のフローチャートに
沿って動作し、割り込みを受信待ち状態となっている
（ステップ５００；Ｎ）。この状態になっていると、割
り込み受信回路７１ｂは、割り込み要求２０１を受信で
きる状態になっている。ここで、割り込み要求２０１を
割り込み受信回路７１ｂで受信すると、制御回路７８ｂ
は、割り込みを受信したので（ステップ５０１；Ｙ）、
割り込み受信イネーブル信号２０８をネゲートし（ステ
ップ５０２）、割り込み受信回路７１ｂの受信受け付け
を停止させる。

【００５４】また、割り込み要求２０１は、割り込み受
信回路７１ｂでラッチされて、割り込み要求出力２２１
として割り込みプロセッサ選択回路８５に入力される。
割り込みプロセッサ選択回路８５内の割り込みエンコー
ダ８５１は、割り込み要求出力２２１を、その割り込み
要求の期待するレベル割り込みレベル２２２に変換す
る。この割り込み要求出力２２１は、各種デバイス５個
々に割り当てられた信号であって、これらの割り込み要
求の集合である。

【００５５】このような割り込み要求出力２２１は、コ
ンパレータ８５２，８５３，８５４に与えられる。コン
パレータ８５２，８５３，８５４は、当該コンパレータ
８５２，８５３，８５４のイネーブル信号入力端子に入
力される信号ががローであるときに限り、割り込みエン
コーダ８５１からの割り込みレベル２２２と、それぞれ
のプロセッサ１，２，３からのマスクレベル信号２３
１，２３２，２３３とを比較する。各コンパレータ８５
２，８５３，８５４は、割り込みエンコーダ８５１から
の割り込みレベル２２２の方が、プロセッサ１，２，３
からのマスクレベル信号２３１，２３２，２３３より高
いならば、各コンパレータ８５２，８５３，８５４の結
果信号をハイにする。

【００５６】また、コンパレータ８５２，８５３，８５
４のイネーブル信号入力端子に入力される信号がハイの
ときは、各出力端子から出力される結果信号をハイにす
る。この結果信号２２３，２２４，２２５は、プロセッ
サ番号２５０を構成する。また、割り込みレベル２２２
は、割り込み出力回路７４，７５，７６に対する割り込
み信号２１７，２１８，２１９として出力される。ま
た、割り込みプロセッサ選択回路８５からのプロセッサ
番号２５０の示す割り込み割り込み出力回路７４，７
５，７６に対して割り込みイネーブル信号２０４，２０
５，２０６の一つをアサートする（ステップ５０３）。
これにより、割り込み出力回路７４，７５，７６は、割
り込み信号１２１，１２２，１２３の内の一つを選択さ
れたプロセッサ１，２，３に対して出力できる。

【００５７】その後、制御回路７８ｂは、プロセッサ
１，２，３の一つからの割り込みアクノリッジ信号のア
サートを待って（ステップ５０４；Ｎ）、アサートされ
ると（ステップ５０４；Ｙ）、アサートされていた割り
込みイネーブル信号２０４，２０５，２０６の一つをネ
ゲートする（ステップ５０５）。これにより、割り込み
出力回路７４，７５，７６の一つから割り込み信号１２
１，１２２，１２３の一つが出力されなくなる。

【００５８】その後、制御回路７８ｂは、割り込み受信
イネーブル信号２０８をアサートして（ステップ３０
０）、割り込み受信待ちの処理（ステップ５０１；Ｎ）
まで戻る。これにより、割り込み受信回路７１ｂは、割
り込み要求２０１の受信待ちになる。

【００５９】図９は、割り込みプロセッサ選択回路の第
２の構成例を示すブロック図である。図９では、図７に
示す割り込みプロセッサ選択回路を構成する要素と同一
のものには、同一の符号を付して説明を省略する。

【００６０】図９に示す割り込みプロセッサ選択回路
は、図７に示す回路に対して、新たに比較順序決定部８
５５を設け、かつコンパレータ８５２，８５３，８５４
の出力端子とイネーブル信号入力端子とを比較順序決定
部８５５に接続し、かつ比較順序決定部８５５からプロ
セッサ番号２５０を出力するようにしたものであり、他
の構成は図７に示す回路と同一である。この割り込みプ
ロセッサ選択回路８５ａの動作を説明する。割り込みエ
ンコーダ８５１は、各種デバイス５からの割り込み要求
２０１を、その割り込み要求の期待する割り込みレベル
２２２に変換する。この割り込み要求２０１は、各種デ
バイス５の個々に割り当てられた信号で、これらの割り
込み要求の集合を意味している。

【００６１】各コンパレータ８５２，８５３，８５４
は、比較順序決定部８５５からイネーブル信号入力端子
に入力されている信号がローであるときに限り、比較が
できる。すなわち、各コンパレータ８５２，８５３，８
５４は、入力端子に信号がローのものが入力されている
ときに、割り込みエンコーダ８５１からの割り込みレベ
ル２２２と、各プロセッサ１，２，３のマスクレベル信
号２３１，２３２，２３３とを比較する。この比較結果
が、割り込みエンコーダ８５１からの割り込みレベルの
方が高いならば、各コンパレータ８５２，８５３，８５
４は、出力端子の結果信号をハイにする。また、コンパ
レータ８５２，８５３，８５４は、イネーブル信号入力
端子がハイのときは、結果信号をハイにする。

【００６２】比較順序決定部８５５の内部には、外部か
ら設定可能なレジスタを備えていて、このレジスタの設
定によりコンパレータ８５２，８５３，８５４の比較順
序を決定する。以下では、比較順番が１番のコンパレー
タに対して「比１コンパレータ」と呼び、比１コンパレ
ータの対応するプロセッサを「比１プロセッサ」と呼
ぶ。同様に、比２コンパレータ、比２プロセッサ、比３
コンパレータ、比３プロセッサと呼ぶ。

【００６３】いま仮に、比１コンパレータをコンパレー
タ８５２、比２コンパレータをコンパレータ８５３、比
３コンパレータをコンパレータ８５４とする。比１コン
パレータ８５２のイネーブル信号入力端子をローにし、
比１コンパレータ８５２の比較をさせる。その結果、比
１コンパレータ８５２からの結果信号がローであったな
らば、比２コンパレータ８５３のイネーブル信号入力端
子をローにする。これにより、比２コンパレータ８５３
の比較を行う。比２コンパレータ８５３からの結果信号
がローであったならば、比３コンパレータ８５４のイネ
ーブル信号入力端子をローにする。これにより、比３コ
ンパレータ８５４の比較を可能にする。

【００６４】ここで、比１コンパレータ８５２の比較結
果信号がハイであったならば、比１プロセッサの番号を
プロセッサ番号２５０として出力し、また比１コンパレ
ータ８５２の比較結果信号がローであり、かつ比２コン
パレータ８５３の比較結果信号がハイであったならば、
比２プロセッサ２の番号をプロセッサ番号２５０として
出力し、比較順番１，２，３のコンパレータ８５２，８
５３，８５４の結果信号がともにローであった場合、比
３プロセッサ３の番号をプロセッサ番号２５０として出
力する。

【００６５】図１０は、割り込みプロセッサ選択回路の
第３の構成例を示すブロック図である。図１０では、図
７及び図９に示す割り込みプロセッサ選択回路を構成す
る要素と同一のものには、同一の符号を付して説明を省
略する。図１０に示す割り込みプロセッサ選択回路８５
ｃは、図７に示す回路に対して、新たにレジスタ８５６
を設け、このレジスタ８５６により割り込み要求出力２
２１から第二イネーブル信号２３８，２３９，２４０を
形成し、各コンパレータ８５２，８５３，８５４に供給
できるようにした点にあり、第一イネーブル信号につい
ては図７と同一であり、他の構成には変更がない。

【００６６】このように構成された割り込みプロセッサ
選択回路の動作を説明する。割り込みエンコーダ８５１
は、各種デバイス５からの割り込み要求出力２２１を、
その割り込み要求の期待する割り込みレベル２２２に変
換する。割り込み要求出力２２１は、各種デバイス５の
個々に割り当てられた信号で、これらの割り込み要求の
集合を示している。

【００６７】コンパレータ８５２，８５３，８５４は、
それぞれ第一イネーブル信号と、第二イネーブル信号２
３８，２３９，２４０が共にローであるときに限り、割
り込みエンコーダ８５１からの割り込みレベル２２２
と、それぞれのプロセッサ１，２，３からのマスクレベ
ル信号２３１，２３２，２３３を比較する。ここで、各
コンパレータ８５２，８５３，８５４は、割り込みエン
コーダ８５１からの割り込みレベル２２２の方がプロセ
ッサ１，２，３からのマスクレベル信号２３１，２３
２，２３３より高いならば、それら比較結果信号をハイ
にする。また、第一イネーブル信号あるいは第二イネー
ブル信号２３８，２３９，２４０がハイのときは、コン
パレータ８５２，８５３，８５４の出力端子から出力さ
れる比較結果信号をハイにする。

【００６８】コンパレータ８５２の結果信号は次段のコ
ンパレータ８５３の第一イネーブル信号となり、コンパ
レータ８５３の結果信号は次段のコンパレータ８５４の
第一イネーブル信号となる。また、コンパレータ８５
２，８５３，８５４の各出力端子から出力される比較結
果信号は、プロセッサ番号２５０を構成する。なお、図
９に示すコンパレータ８５２の第一イネーブル信号はグ
ランドに接続されていて、常にローとなっている。

【００６９】また、レジスタ８５６の内部には、外部か
ら設定可能なレジスタが設けられており、受け付け可能
な割り込み要求を設定できる。割り込み要求出力２２１
が出力されたならば、レジスタ８５６の内部レジスタに
設定された各プロセッサ１，２，３の受け付け可能な割
り込み要求と、前記要求信号を比較し、該割り込み要求
を受け付け可能であるプロセッサ１，２，３に対応する
コンパレータ８５２，８５３，８５４にそれぞれ第二イ
ネーブル信号２３８，２３９，２４０を与える。

【００７０】図１１は、割り込みプロセッサ選択回路の
第４の構成例を示すブロック図である。図１１では、図
７、図９及び図１０に示す割り込みプロセッサ選択回路
を構成する要素と同一のものには、同一の符号を付して
説明を省略する。図１１に示す割り込みプロセッサ選択
回路８５ｄは、図９に示す回路と、図１０に示す回路と
を組み合わせた状態のものであり、レジスタ８５６に割
り込みレベル２２２を入力し、かつレジスタ８５６から
の出力信号２３８，２３９，２４０を比較順序決定部８
５５に入力し、かつコンパレータ８５２，８５３，８５
４の入力端子、出力端子を比較順序決定部８５５に接続
したものであり、他の構成は図９及び図１０のものと変
更がない。

【００７１】このように構成された割り込みプロセッサ
選択回路の第４の構成例の動作を説明する。割り込みエ
ンコーダ８５１は、割り込み要求２０１を、その割り込
み要求の期待する割り込みレベル２２２に変換する。各
コンパレータ８５２，８５３，８５４は、イネーブル信
号入力端子がローであるときに限り、割り込みエンコー
ダ８５１からの割り込みレベル２２２と、それぞれのプ
ロセッサ１，２，３のマスクレベル信号２３１，２３
２，２３３とを比較する。各コンパレータ８５２，８５
３，８５４は、割り込みエンコーダ８５１からの割り込
みレベルの方がマスクレベル信号２３１，２３２，２３
３より高いならば、それら比較結果信号をハイにする。
また、コンパレータ８５２，８５３，８５４のイネーブ
ル信号入力端子に入力される信号２２７，２２８，２２
９がハイのときは、コンパレータ８５２，８５３，８５
４の比較結果信号はハイとなる。

【００７２】コンパレータ８５２の比較結果信号は次の
段のコンパレータ８５３のイネーブル信号入力端子に入
力され、かつコンパレータ８５３の比較結果信号は次の
段のコンパレータ８５４のイネーブル信号入力端子に入
力される。また、各コンパレータ８５２，８５３，８５
４の出力端子から出力される信号は、プロセッサ番号２
５０を構成する。

【００７３】また、レジスタ８５６の内部には、外部か
ら設定可能なレジスタを設けてあり、各プロセッサ１，
２，３の受け付け可能な割り込み要求を設定できる。割
り込み要求出力２２１が出力されたならば、内部レジス
タに設定された各プロセッサの受け付け可能な割り込み
要求と、この要求信号とを比較し、比較順序決定部８５
５に対して、該割り込み要求を受け付け可能であるプロ
セッサ１，２，３に対応する信号２３８，２３９，２４
０を出力する。

【００７４】比較順序決定部８５５の内部には、外部か
ら設定可能なレジスタを備えており、レジスタ８５６か
らの信号２３８，２３９，２４０の一つが出力されてい
るコンパレータ８５２，８５３，８５４のみを対象とし
て、該レジスタの設定によりコンパレータ８５２，８５
３，８５４の比較順序を決定する。以下では、比較順番
が１番のコンパレータに対して「比１コンパレータ」と
呼び、比１コンパレータの対応するプロセッサを「比１
プロセッサ」と呼ぶ。同様に、比２コンパレータ、比２
プロセッサ、比３コンパレータ、比３プロセッサと呼
ぶ。

【００７５】いま仮に、比１コンパレータをコンパレー
タ８５２、比２コンパレータをコンパレータ８５３、比
３コンパレータをコンパレータ８５４とする。比１コン
パレータ８５２のイネーブル信号入力端子をローにし、
比１コンパレータ８５２の比較をさせる。その結果、比
１コンパレータ８５２からの結果信号がローであったな
らば、比２コンパレータ８５３のイネーブル信号入力端
子をローにする。これにより、比２コンパレータ８５３
の比較を行う。比２コンパレータ８５３からの結果信号
がローであったならば、比３コンパレータ８５４のイネ
ーブル信号入力端子をローにする。これにより、比３コ
ンパレータ８５４の比較を可能にする。

【００７６】ここで、比１コンパレータ８５２の比較結
果信号がハイであったならば、比１プロセッサの番号を
プロセッサ番号２５０として出力し、また比１コンパレ
ータ８５２の比較結果信号がローであり、かつ比２コン
パレータ８５３の比較結果信号がハイであったならば、
比２プロセッサ２の番号をプロセッサ番号２５０として
出力し、比較順番１，２，３のコンパレータ８５２，８
５３，８５４の結果信号がともにローであった場合、比
３プロセッサ３の番号をプロセッサ番号２５０として出
力する。

【００７７】〔第四の実施例〕図１２は、第四の実施例
を示すブロック図である。図１２に示す第４の実施例
は、図６に示す第３の実施例に対して、新たに割り込み
マルチプレクサ７３ａと、タイマ割り込みプロセッサ番
号カウンタ７２とを設け、割り込み受信回路７１ｃの割
り込み要求出力２２１ｔを割り込みマルチプレクサ７３
ａに入力し、割り込みマルチプレクサ７３ａの出力信号
２４１，２４２，２４３を割り込みプロセッサ選択回路
８５ｅに入力し、かつ制御回路７８ｃのカウンタ更新信
号２０３をタイマ割り込みプロセッサ番号カウンタ７２
に与え、タイマ割り込みプロセッサ番号カウンタ７２の
出力信号２４６を制御回路７８ｃに与え、かつ選択信号
２０２を割り込みマルチプレクサ７３ｃに供給できるよ
うにし、しかも割り込み受信回路７１ｃの割り込み要求
出力２２１ｆを割り込みプロセッサ選択回路８５ｄに供
給できるようにしたたものであり、他の構成は図６の第
三の実施例と全く同様であって変更がない。

【００７８】図１３は、上記第四の実施例で使用する割
り込みプロセッサ選択回路の具体的構成例を示すブロッ
ク図である。図１３に示す割り込みプロセッサ選択回路
８５ｅは、図１１に示す回路に対して、セレクト回路８
５７，８５８，８５９を付加したものであり、他の構成
は図１１のものと同一である。したがって、同一符号を
付して構成の説明を省略する。すなわち、割り込みプロ
セッサ選択回路８５ｅは、割り込みエンコーダ８５１、
コンパレータ８５２，８５３，８５４と、比較順序決定
部８５５と、レジスタ８５６と、セレクト回路８５７，
８５８，８５９とから構成されている。

【００７９】ここで、割り込み要求出力２２１ｆは、割
り込みエンコーダ８５１と、レジスタ８５６とに供給さ
れるようになっている。割り込みエンコーダ８５１は、
割り込み要求出力２２１ｆを割り込みレベル２２２に変
換する回路である。この割り込みエンコーダ８５１の出
力は、コンパレータ８５２，８５３，８５４及びセレク
ト回路８５７，８５８，８５９に供給されるようにして
ある。コンパレータ８５２，８５３，８５４には、プロ
セッサ１，２，３の割り込みマスクレベル信号１０１，
１０２，１０３がそれぞれ供給されるようになってい
る。また、これら割り込みマスクレベル信号１０１，１
０２，１０３は、セレクト回路８５７，８５８，８５９
にもそれぞれ供給されるようにしてある。

【００８０】レジスタ８５６は、比較順序決定部８５５
に接続されている。比較順序決定部８５５の出力信号２
２７，２２８，２２９は、コンパレータ８５２，８５
３，８５４に対してイネーブル信号として入力されるよ
うにしてある。コンパレータ８５２，８５３，８５４の
出力端子から出力される比較結果信号２２５，２２６，
２２７は、比較順序決定部８５５に入力されるようにし
てある。比較順序決定部８５５は、プロセッサ番号２５
０を出力できるようになっている。また、セレクト回路
８５７，８５８，８５９は、割り込みマルチプレクサ７
３ａからのタイマ割り込み要求２４１，２４２，２４３
と、割り込みエンコーダ８５１から出力された割り込み
レベル２２２との何れかを、割り込みレベル信号２１
７，２１８，２１９として出力できるようになってい
る。

【００８１】図１４は、上記割り込みプロセッサ選択回
路において使用するセレクト回路の具体的構成例を示す
ブロック図である。各セレクト回路８５７，８５８，８
５９は、同一構成であるので、セレクト回路８５７を代
表してその構成を説明することにする。このセレクと回
路８５７は、コンパレータ８５７１，８５７２と、セレ
クタ８５７３とからなる。コンパレータ８５７１は、タ
イマ割り込み要求２４１と、プロセッサ１の割り込みマ
スクレベル１０１とを比較できる回路である。コンパレ
ータ８５７２は、割り込みエンコーダ８５１から出力さ
れた割り込み要求レベル２４７と、タイマ割り込み要求
２４１とを比較する回路である。コンパレータ８５７１
の出力信号は、タイマ割り込みレベル２４１がプロセッ
サの割り込みマスクレベル１０１よりも高いことを示す
ステータス信号２５３ａである。

【００８２】コンパレータ８５７２の出力信号は、タイ
マ割り込みレベル２４１と、割り込みエンコーダ８５１
からの割り込みレベル２２２よりも高いことを示すステ
ータス信号２５３ｂである。セレクタ８５７３は、ステ
ータス信号２５３ａ，２５３ｂがともにアクティブであ
る場合、タイマ割り込みレベル２４１を出力信号２１７
とし出力し、共にアクティブでない場合割り込みエンコ
ーダ８５１からの割り込み要求レベル２４７を出力でき
る回路である。

【００８３】このような構成の割り込みプロセッサ選択
回路の動作を説明する。上述したように構成された第二
の実施例の動作を図１２，図１３，図１４を基に、図１
５のフローチャートを参照しながら説明する。上記制御
回路７８ｃは、図１５のフローチャートに沿って動作
し、割り込み受信回路７１ｅ、タイマ割り込みプロセッ
サ番号カウンタ７２、割り込み出力回路７４，７５，７
６，７７の動作を制御する。

【００８４】＜タイマ割り込みが保留されているとき＞
まず、制御回路７８ｃは、タイマ割り込みが保留されて
いるかどうかを調べ（ステップ６００）、保留されてい
るならば（ステップ６０１；Ｙ）、タイマ割り込みプロ
セッサ番号カウンタ７２からのプロセッサ番号２４６に
応じたセレクト回路８５７，８５８，８５９からのステ
ータス信号２５３，２５４，２５５を基に、タイマ割り
込み要求レベル２１４がプロセッサ１の割り込みマスク
レベル２１２より大きく、その他の割り込みマスクレベ
ルよりも大きいかどうかをチェックする（ステップ６１
２）。制御回路７８ｃは、このチェックで双方が大きい
と判断したときには（ステップ６１２；Ｙ）、割り込み
受信イネーブル信号２０８をネゲートし（ステップ６１
３）、割り込み受信回路７１ｅの受け付けを停止させ
て、ステップ６０８に進む。

【００８５】このルート（ステップ６１２；Ｙ→ステッ
プ６１３；Ｎ）を通過してきたときには、プロセッサ１
に対する割り込み出力回路７４に対して割り込みイネー
ブル信号２０４をアサートする（ステップ６０８）。こ
れにより、割り込み出力回路７４から割り込み信号１２
１が出力される。制御回路７８ｃは、プロセッサ１から
の割り込みアクノリッジ信号１０５を待ち（ステップ６
０９；Ｎ）、プロセッサ１が割り込み信号１２１を受け
付けたなら（ステップ６０９；Ｙ）、ステップ６０８で
アサートした割り込みイネーブル信号２０４をネゲート
する（ステップ６１０）。これにより、タイマ割り込み
の処理が終了したので、制御回路７８ｃは、再び割り込
み受信イネーブル信号２０８をアサートして（ステップ
６１１）、割り込み受信回路７１ｅが割り込み要求２０
１を受け付けられるようにしてステップ６０１に戻る。

【００８６】＜タイマ割り込みが入力されたとき＞ま
た、制御回路７８ｃは、タイマ割り込み要求レベル２１
４がプロセッサ１の割り込みマスクレベル２１２より大
きく、かつその他の割り込みマスクレベルよりも大きい
かどうかのチェックで双方が小さいと判断したときには
（ステップ６１２；Ｎ）、あるいはタイマ割り込みが保
留されていないとき（ステップ６０１；Ｎ）、割り込み
を受信したかどうかをチェックし（ステップ６０２）、
割り込みを受信したならば（ステップ６０２；Ｙ）、ス
テップ６０３に進む。また、割り込みを受信しないとき
には（ステップ６０２；Ｎ）、再びステップ６０１に戻
る。

【００８７】このような割り込み待ちの状態において
は、割り込み受信イネーブル信号２０８がアサートされ
ているので、割り込み受信回路７１ｅは、各種デバイス
５から割り込み要求２０１が入力されたならば、その割
り込み要求２０１をラッチする。制御回路７８ｃは、割
り込み受信回路７１ｅが割り込み要求２０１を受け付け
たところで（（ステップ６０４；Ｙ）、割り込み受信イ
ネーブル信号２０８をネゲートする（ステップ６０
３）。これにより、割り込み受信回路７１ｅは、次の割
り込み要求２０１を受信できない状態になる。ここで、
割り込み受信回路７１ｅは、ラッチした割り込み要求２
０１がタイマ割り込み要求１１３であるので、当該タイ
マ割り込み要求１１３（割り込み要求出力２２１ｔ）を
割り込みマルチプレクサ７３に与える。ここで、割り込
みマルチプレクサ７３は、選択信号２０２によって指定
された出力信号２４１，２４２，２４３を出力する。

【００８８】制御回路７８ｃは、割り込み受信イネーブ
ル信号２０８をネゲートした後において（ステップ６０
３）、割り込みが、タイマ割り込みであるかどうかをチ
ェックしている（ステップ６０４）。ここで、タイマ割
り込みであると制御回路７８ｃで判断したときには（ス
テップ６０４；Ｙ）、制御回路７８ｃはカウンタ更新信
号２０３を出力する（ステップ６０５）。これにより、
タイマ割り込みプロセッサ番号カウンタ７２は、本情報
処理装置の立ち上げ時に“０”に初期化された以後、制
御回路７８ｃのカウンタ更新信号２０３により、その値
を増加させる。

【００８９】また、タイマ割り込みプロセッサ番号カウ
ンタ７２からのカウント値（選択信号２０２）は、割り
込みマルチプレクサ７３に与えられる。このように制御
回路７８ｃは、カウンタ更新信号２０３を出した後（ス
テップ６０５）、割り込みプロセッサ選択回路８５ｄの
内部のセレクト回路８５７，８５８，８５９のステータ
ス信号２５３，２５４，２５５により、タイマ割り込み
レベルの方がプロセッサ１のマスクレベルより高いかど
うかをチェックし（ステップ６０７）、高ければ（ステ
ップ６０７；Ｙ）、同様にステップ６０８に進み、高く
なければ（ステップ６０７；Ｎ）、ステップ６１１に進
む。

【００９０】ここで、タイマ割り込みレベルの方がプロ
セッサ１のマスクレベルより低い場合は（ステップ６０
７；Ｎ）、制御回路７８ｃは、割り込み受信イネーブル
信号２０８をアサートして割り込み受信回路７１ｅによ
る割り込み要求２０１の受け付けを可能にする。

【００９１】しかし、タイマ割り込みレベルの方がプロ
セッサ１のマスクレベルより高い場合は（ステップ６０
７；Ｙ）、制御回路７８ｃは、タイマ割り込みプロセッ
サ番号カウンタ７２の示すプロセッサ２，３に対して割
り込みを出力する割り込み出力回路７５，７６に対し
て、割り込みイネーブル信号２０５，２０６をアサート
し（ステップ６０８）、ステップ６０９に進む。これに
より、出力回路７５，７６の一つから割り込み信号１２
２，１２３の一つが出力される。また、制御回路７８ｃ
は、割り込みを出力したプロセッサ２，３のうちの一つ
からの割り込みアクノリッジ信号を待ち（ステップ６０
９；Ｎ）、割り込み信号１２２，１２３の一つが受け付
けたなら（ステップ６０９；Ｙ）、ステップ６０８でア
サートした割り込みイネーブル信号２０５，２０６をネ
ゲートし（ステップ６１０）、再び割り込み受信イネー
ブル信号２０８をアサートして（ステップ６１１）、ス
テップ６０１に戻る。これにより、割り込み受信回路７
１ｅは、割り込み要求２０１を受け付けられるようにな
る。

【００９２】＜タイマ割り込みでない場合＞また、制御
回路７８ｃは、タイマ割り込みでないとき（ステップ６
０４；Ｎ）、前記割り込みプロセッサ選択回路８５ｄの
示すプロセッサに関するステータス２２２，２２３，２
２４に示すプロセッサに対応するセレクト回路８５７，
８５８，８５９からのステータス信号２５３，２５４，
２５５を基に、保持されているタイマレベルが、新たに
受け付けられたその他の割り込よりも高いかチェックし
ている（ステップ６１４）。

【００９３】この比較結果がタイマレベルの方が高いと
きには（ステップ６１４；Ｙ）、前記制御回路７８ｃ
は、タイマプロセッサ１に対して割り込みを出力する割
り込み出力回路７４に対して割り込みイネーブル信号２
０４をアサートする（ステップ６１５）。ついで、制御
回路７８ｃは、プロセッサ１からの割り込みアクノリッ
ジ信号１０５を待ち（ステップ６１６；Ｎ）、割り込み
アクノリッジ信号１０５を受け付けたならば（ステップ
６１６；Ｙ）、アサートされている割り込みイネーブル
信号２０４をネゲートして（ステップ６１７）、ステッ
プ６０８に進む。

【００９４】これにより、割り込み出力回路７４からの
割り込み信号１２１がプロセッサ１に受け付けられるこ
とになる。とりあえず、タイマ割り込みをプロセッサ１
に受け付けさせることができる。上述した処理を終了し
た後、あるいはタイマよりその他の割り込みが大きいと
き（ステップ７１４；Ｎ）、制御回路７８ｃは、タイマ
割り込みプロセッサ番号カウンタ７２の示すプロセッサ
２，３に対して割り込みを出力する割り込み出力回路７
５，７６に対して、割り込みイネーブル信号２０５，２
０６をアサートし（ステップ６０８）、ステップ６０９
に進む。これにより、割り込み出力回路７４または出力
回路７５，７６の一つから割り込み信号１２１，１２
２，１２３の一つが出力される。

【００９５】また、制御回路７８ｃは、割り込みを出力
したプロセッサ２，３のうちの一つからの割り込みアク
ノリッジ信号を待ち（ステップ６０９；Ｎ）、割り込み
信号１２２，１２３の一つが受け付けたなら（ステップ
６０９；Ｙ）、ステップ６０８でアサートした割り込み
イネーブル信号２０５，２０６をネゲートし（ステップ
６１０）、再び割り込み受信イネーブル信号２０８をア
サートして（ステップ６１１）、ステップ６０１に戻
る。これにより、割り込み受信回路７１ｅは、割り込み
要求２０１を受け付けられるようになる。

【００９６】ここで、割り込みプロセッサ選択回路８５
の動作を説明しておく。割り込みエンコーダ８５１は、
割り込み要求２０１を、その割り込み要求の期待する割
り込みレベル２２２に変換する。各コンパレータ８５
２，８５３，８５４は、イネーブル信号入力端子がロー
であるときに限り、割り込みエンコーダ８５１からの割
り込みレベル２２２と、それぞれのプロセッサ１，２，
３のマスクレベル信号２３１，２３２，２３３とを比較
する。各コンパレータ８５２，８５３，８５４は、割り
込みエンコーダ８５１からの割り込みレベルの方がマス
クレベル信号２３１，２３２，２３３より高いならば、
それら比較結果信号をハイにする。

【００９７】また、コンパレータ８５２，８５３，８５
４のイネーブル信号入力端子に入力される信号２２７，
２２８，２２９がハイのときは、コンパレータ８５２，
８５３，８５４の比較結果信号はハイとなる。コンパレ
ータ８５２の比較結果信号は次の段のコンパレータ８５
３のイネーブル信号入力端子に入力され、かつコンパレ
ータ８５３の比較結果信号は次の段のコンパレータ８５
４のイネーブル信号入力端子に入力される。また、各コ
ンパレータ８５２，８５３，８５４の出力端子から出力
される信号は、プロセッサ番号２５０を構成する。

【００９８】また、レジスタ８５６の内部には、外部か
ら設定可能なレジスタを設けてあり、各プロセッサ１，
２，３の受け付け可能な割り込み要求を設定できる。割
り込み要求出力２２１が出力されたならば、内部レジス
タに設定された各プロセッサの受け付け可能な割り込み
要求と、この要求信号とを比較し、比較順序決定部８５
５に対して、該割り込み要求を受け付け可能であるプロ
セッサ１，２，３に対応する信号２３８，２３９，２４
０を出力する。

【００９９】比較順序決定部８５５の内部には、外部か
ら設定可能なレジスタを備えており、レジスタ８５６か
らの信号２３８，２３９，２４０の一つが出力されてい
るコンパレータ８５２，８５３，８５４のみを対象とし
て、該レジスタの設定によりコンパレータ８５２，８５
３，８５４の比較順序を決定する。以下では、比較順番
が１番のコンパレータに対して「比１コンパレータ」と
呼び、比１コンパレータの対応するプロセッサを「比１
プロセッサ」と呼ぶ。同様に、比２コンパレータ、比２
プロセッサ、比３コンパレータ、比３プロセッサと呼
ぶ。

【０１００】いま仮に、比１コンパレータをコンパレー
タ８５２、比２コンパレータをコンパレータ８５３、比
３コンパレータをコンパレータ８５４とする。比１コン
パレータ８５２のイネーブル信号入力端子をローにし、
比１コンパレータ８５２の比較をさせる。その結果、比
１コンパレータ８５２からの結果信号がローであったな
らば、比２コンパレータ８５３のイネーブル信号入力端
子をローにする。これにより、比２コンパレータ８５３
の比較を行う。比２コンパレータ８５３からの結果信号
がローであったならば、比３コンパレータ８５４のイネ
ーブル信号入力端子をローにする。これにより比３コン
パレータ８５４の比較を可能にする。

【０１０１】ここで、比１コンパレータ８５２の比較結
果信号がハイであったならば、比１プロセッサの番号を
プロセッサ番号２５０として出力し、また比１コンパレ
ータ８５２の比較結果信号がローであり、かつ比２コン
パレータ８５３の比較結果信号がハイであったならば、
比２プロセッサ２の番号をプロセッサ番号２５０として
出力し、比較順番１，２，３のコンパレータ８５２，８
５３，８５４の結果信号がともにローであった場合、比
３プロセッサ３の番号をプロセッサ番号２５０として出
力する。

【０１０２】このようにしてセレクト回路８５７，８５
８，８５９に入力された信号２４１，２４２，２４３
と、信号２４７，２４８，２４９と、割り込みマスクレ
ベル信号１０１，１０２，１０３とにより、割り込みレ
ベル信号２１７，２１８，２１９が出力される。ここ
で、セレクト回路８５７の動作を説明すると、コンパレ
ータ８５７１は、タイマ割り込み要求２４１と、プロセ
ッサ１の割り込みマスクレベル１０１とを比較する。ま
たコンパレータ８５７２は、割り込みエンコーダ８５１
から出力された割り込み要求レベル２４７と、タイマ割
り込み要求２４１とを比較する。コンパレータ８５７１
から出力されるステータス信号２５３ａは、タイマ割り
込みレベル２４１がプロセッサの割り込みマスクレベル
１０１よりも高いことを示している。

【０１０３】コンパレータ８５７２から出力されるステ
ータス信号２５３ｂは、タイマ割り込みレベル２４１
が、割り込みエンコーダ８５１からの割り込みレベル２
２２よりも高いことを示している。セレクタ８５７３
は、ステータス信号２５３ａ，２５３ｂがともにアクテ
ィブである場合、タイマ割り込みレベル２４１を出力信
号２１７として出力し、共にアクティブでない場合割り
込みエンコーダ８５１からの割り込み要求レベル２４７
を出力する。

【０１０４】

【発明の効果】請求項１記載の発明では、タイマを含ん
だ諸周辺装置からの割り込み要求を割り込み可能なプロ
セッサに対して出力することができるので、割り込み待
ちが抑えられ、各種の割り込みを円滑迅速に処理するこ
とができると共に、タイマ回路が一つしか必要なくなる
ので、タイマの設定が非常に容易になり、またタイマ割
り込みによるタスクスイッチにおいてバスアクセスの衝
突が起きにくくなり、バスアクセスの衝突による処理能
力の低下を抑えることができる。上記請求項２記載の発
明では、複数のプロセッサに対し、タイマ回路を含む各
種周辺装置からの割り込みについて、割り込み制御回路
が、プロセッサからの割り込みマスク信号より各プロセ
ッサの割り込みタスクレベルを調べ、この調べた結果よ
り前記タイマ回路から受け付けた割り込み要求をどのプ
ロセッサに出力するかを決定し、また、該プロセッサが
タイマ回路からの割り込みを受け付けられるようになる
まで該割り込み要求を保留する一方、該プロセッサに対
してタイマ割り込みより優先度の高い割り込み要求があ
った場合に、その割り込みを優先して出力するようにし
ているので、割り込み待ちが抑えられ、各種の割り込み
を円滑迅速に処理することができ、かつタイマ回路が一
つでよくなって部品点数が減少させることができる。ま
た、タイマ割り込みによるタスクスイッチなどにおいて
バスのアクセスが衝突しないので、ソフトウエア設計が
容易になる。

【０１０５】上記請求項３記載の発明では、複数のプロ
セッサに対し、タイマ回路を含む各種周辺装置からの割
り込みについて、割り込み制御回路は、各プロセッサか
らの割り込みマスク信号より各プロセッサの割り込みマ
スクレベルを調べるとともに、割り込みレベルのチェッ
ク順序にしたがって受け付けた割り込み要求信号のレベ
ルと各プロセッサの割り込みマスクレベルを比較し、該
割り込みをどのプロセッサに出力するかを決定し、その
割り込みをプロセッサに出力しているので、各種の割り
込みを円滑迅速に処理することがでる。また、タイマ回
路が一つしか必要でなくなるため、タイマの設定が非常
に容易になり、またタイマ割り込みによるタスクスイッ
チにおいてバスアクセスの衝突が起きにくくなり、バス
アクセスの衝突による処理能力の低下を抑えることがで
きる。請求項４記載の割り込み制御回路によれば、割り
込みレベルのチェック順序を設定して保持し、割り込み
レベルチェック順序の変更を可能にしているので、優先
度の度合いに応じて割り込み処理を実行することができ
る。上記請求項５の割り込み制御回路によれば、各プロ
セッサの受け付け可能な割り込みレベルを設定し保持
し、受け付けた割り込み要求及びこの保持された値を比
較して割り込み可能プロセッサを決定し、かつこの割り
込み可能プロセッサに対してのみ割り込みマスクレベル
のチェックを行い、該割り込みをどのプロセッサに出力
するかを決定しているので、割り込みの迅速なる処理が
実行することができる。

【０１０６】請求項６記載の発明では、割り込み制御回
路は、プロセッサからの割り込みマスク信号より各プロ
セッサの割り込みマスクレベルを調べ、前回のタイマ回
路からの割り込み要求がどのプロセッサに対して割り込
んだかを保持し、タイマ回路から受け付けた割り込み要
求をどのプロセッサに出力するかを決定し、前記プロセ
ッサがタイマ回路からの割り込みを受け付けられるよう
になるまで前記割り込み要求を保留し、前記プロセッサ
に対してタイマ割り込みより優先度の高い割り込み要求
があった場合に、当該割り込みを優先して出力している
ので、割り込み待ちが抑えられ、各種の割り込みを円滑
迅速に処理することができる。また、タイマ回路が一つ
しか必要でなくなるので、タイマの設定が容易で、また
タイマ割り込みによるタスクスイッチにおいてバスアク
セスの衝突が起きにく、バスアクセスの衝突による処理
能力の低下を抑えることができる。

【図面の簡単な説明】

【図１】本発明に係る割り込み制御回路を備えた情報処
理装置を示すブロック図である。

【図２】同割り込み制御回路の第一の実施例を示すブロ
ック図である。

【図３】同第一の実施例の動作を説明するためのフロー
チャートである。

【図４】同第二の実施例を示すブロック図である。

【図５】同第二の実施例の動作を説明するためのフロー
チャートである。

【図６】同第三の実施例を示すブロック図である。

【図７】同第三の実施例で使用する割り込みプロセッサ
選択回路の第１の構成例を示すブロック図である。

【図８】同割り込みプロセッサ選択回路の動作を説明す
るためのフローチャートである。

【図９】同割り込みプロセッサ選択回路の第２の構成例
を示すブロック図である。

【図１０】同割り込みプロセッサ選択回路の第３の構成
例を示すブロック図である。

【図１１】同割り込みプロセッサ選択回路の第４の構成
例を示すブロック図である。

【図１２】同第四の実施例を示すブロック図である。

【図１３】同第四の実施例で使用する割り込みプロセッ
サ選択回路の構成例を示すブロック図である。

【図１４】同第四の実施例で使用する割り込みプロセッ
サ選択回路内のセレクト回路の構成例を示すブロック図
である。

【図１５】同第四の実施例の動作を説明するために示す
フローチャートである。

【図１６】従来の情報処理装置の割り込み処理回路を示
すブロック図である。

【図１７】従来の情報処理装置の動作を説明するための
フローチャートてある。

【符号の説明】

１ プロセッサ ２ プロセッサ ３ プロセッサ ４ プロセッサ ５ 主記憶装置 ６ 周辺装置 ７ 割り込み制御回路 ５１ 外部記憶装置 ５２ ネットワーク ５３ タイマ回路 ５４ その他のデバイス ７１，７１ａ，７１ｂ，７１ｃ 割り込み受信回路 ７２ タイマ割り込みプロセッサ番号カウンタ ７３，７３ａ 割り込みマルチプレクサ ７４，７５，７６，７７ 割り込み出力回路 ７８，７８ａ，７８ｂ，７８ｃ 制御回路 ８０ 割り込みエンコーダ ８１ 割り込みマスクレベル受信回路 ８２，８３ コンパレータ ８４ セレクタ ８５ 割り込みプロセッサ選択回路 ８６，８７，８８，８９ 割り込みマスク信号受信回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 マルチタスク機能を実現する複数のプロ
   セッサと、タイマ回路を含む各種周辺装置からの割り込
   みを制御する割り込み制御回路とを備えた情報処理装置
   であって、 前記割り込み制御回路は、 前回のタイマ割り込みがどのプロセッサに対して割り込
   んだかを保持する手段と、 前記保持する手段からの情報を基に、タイマ回路から受
   け付けた割り込み要求をどのプロセッサに出力するかを
   決定する手段と、 前記決定する手段からの割り込みをプロセッサに出力す
   る手段とを具備したことを特徴とする情報処理装置。
2. 【請求項２】 マルチタスク機能を実現する複数のプロ
   セッサと、タイマ回路を含む各種周辺装置からの割り込
   みを制御する割り込み制御回路とを備えた情報処理装置
   であって、 前記割り込み制御回路は、 プロセッサからの割り込みマスク信号より各プロセッサ
   の割り込みタスクレベルを調べる手段と、 前記タイマ回路から受け付けた割り込み要求をどのプロ
   セッサに出力するかを決定する手段と、 該プロセッサがタイマ回路からの割り込みを受け付けら
   れるようになるまで該割り込み要求を保留する手段と、 該プロセッサに対してタイマ割り込みより優先度の高い
   割り込み要求があった場合、その割り込みを優先して出
   力する手段とを備えたことを特徴とする情報処理装置。
3. 【請求項３】 マルチタスク機能を実現する複数のプロ
   セッサと、タイマ回路を含む各種周辺装置からの割り込
   みを制御する割り込み制御回路とを備えた情報処理装置
   であって、 前記割り込み制御回路は、 各プロセッサからの割り込みマスク信号より各プロセッ
   サの割り込みマスクレベルを調べる手段と、 割り込みレベルのチェック順序にしたがって受け付けた
   割り込み要求信号のレベルと各プロセッサの割り込みマ
   スクレベルを比較し、該割り込みをどのプロセッサに出
   力するかを決定する手段と、 その割り込みをプロセッサに出力する手段とを備えたこ
   とを特徴とする情報処理装置。
4. 【請求項４】 前記割り込み制御回路は、 割り込みレベルチェック順序の変更を可能にするため
   に、割り込みレベルのチェック順序を設定して保持する
   手段を備えたことを特徴とする請求項３記載の情報処理
   装置。
5. 【請求項５】 前記割り込み制御回路は、 各プロセッサの受け付け可能な割り込みレベルを設定し
   保持する手段と、 受け付けた割り込み要求及びこの保持された値を比較し
   て割り込み可能プロセッサを決定する手段と、 この割り込み可能プロセッサに対してのみ割り込みマス
   クレベルのチェックを行い、該割り込みをどのプロセッ
   サに出力するかを決定する手段と、 を備えたことを特徴とする請求項３または４記載の情報
   処理装置。
6. 【請求項６】 マルチタスク機能を実現する複数のプロ
   セッサと、タイマ回路を含む各種周辺装置からの割り込
   みを制御する割り込み制御回路とを備えた情報処理装置
   であって、 前記割り込み制御回路は、 プロセッサからの割り込みマスク信号より各プロセッサ
   の割り込みマスクレベルを調べる手段と、 前回のタイマ回路からの割り込み要求がどのプロセッサ
   に対して割り込んだかを保持する手段と、 タイマ回路から受け付けた割り込み要求をどのプロセッ
   サに出力するかを決定する手段と、 前記プロセッサがタイマ回路からの割り込みを受け付け
   られるようになるまで前記割り込み要求を保留するする
   手段と、 前記プロセッサに対してタイマ割り込みより優先度の高
   い割り込み要求があった場合に、当該割り込みを優先し
   て出力する手段とを備えたことを特徴とする情報処理装
   置。