JPH07170168A - 出力回路および動作方法 - Google Patents
出力回路および動作方法Info
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- JPH07170168A JPH07170168A JP6242103A JP24210394A JPH07170168A JP H07170168 A JPH07170168 A JP H07170168A JP 6242103 A JP6242103 A JP 6242103A JP 24210394 A JP24210394 A JP 24210394A JP H07170168 A JPH07170168 A JP H07170168A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作電圧の異なる集積回路を過大なリーケー
ジ電流などの不都合を生じることなく適切にインタフェ
ース可能とする。 【構成】 出力ドライバ回路は出力イネーブル、任意選
択的なプリコンディション信号、およびデータ入力信号
に応答してドライブ−ハイ制御信号を発生する回路部分
（７０）を有する。回路部分（７５）は出力イネーブル
が作動の場合に実質的にＶｄｄに等しい電圧に前記ドラ
イブ−ハイ制御信号を維持する。回路部分（８０）はド
ライブ−ハイ制御信号に応じてＶｄｄをデータ出力にド
ライブして該データ出力を選択的に制御する。回路部分
（１００）はドライブ−ロー信号が肯定されているとき
にデータ出力を論理ゼロ（グランド電位）に選択的に駆
動する。回路部分（９０および９５）は出力イネーブ
ル、プリコンディション信号、およびデータ入力信号に
応答してドライブ−ロー信号を発生する。
ジ電流などの不都合を生じることなく適切にインタフェ
ース可能とする。 【構成】 出力ドライバ回路は出力イネーブル、任意選
択的なプリコンディション信号、およびデータ入力信号
に応答してドライブ−ハイ制御信号を発生する回路部分
（７０）を有する。回路部分（７５）は出力イネーブル
が作動の場合に実質的にＶｄｄに等しい電圧に前記ドラ
イブ−ハイ制御信号を維持する。回路部分（８０）はド
ライブ−ハイ制御信号に応じてＶｄｄをデータ出力にド
ライブして該データ出力を選択的に制御する。回路部分
（１００）はドライブ−ロー信号が肯定されているとき
にデータ出力を論理ゼロ（グランド電位）に選択的に駆
動する。回路部分（９０および９５）は出力イネーブ
ル、プリコンディション信号、およびデータ入力信号に
応答してドライブ−ロー信号を発生する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体回路
に関し、かつより特定的には、集積回路のための出力バ
ッファに関する。
に関し、かつより特定的には、集積回路のための出力バ
ッファに関する。
【０００２】
【従来の技術】出力ドライバ回路は集積回路が該集積回
路の外部の回路と集積回路ピンを介して通信できるよう
にするために半導体集積回路内に設けられる。大部分の
場合、集積回路の一群の出力および／または入力導体は
集合的にバスと称される。バスはいくつかの集積回路を
相互接続する一群の導電性ラインである。たいていの場
合、前記いくつかの集積回路の内の多くはバス内の１つ
またはそれ以上の導体の電位に選択的に影響を与えるド
ライバ回路を含んでいる。例えば、データ線またはデー
タバスはいくつかの集積回路をあるシステムへと接続
し、この場合各々の集積回路はマイクロプロセッサ、ア
ナログ装置、メモリ装置、または任意の他の知られた集
積回路である。前記集積回路の各々は異なる電源電位か
ら動作するかもしれない。例えば、１つの集積回路は５
ボルトで動作するかもしれず、他の集積回路は３．３ボ
ルトで動作できるかもしれず、そしてさらに他の集積回
路は２ボルトで動作するかもしれない。
路の外部の回路と集積回路ピンを介して通信できるよう
にするために半導体集積回路内に設けられる。大部分の
場合、集積回路の一群の出力および／または入力導体は
集合的にバスと称される。バスはいくつかの集積回路を
相互接続する一群の導電性ラインである。たいていの場
合、前記いくつかの集積回路の内の多くはバス内の１つ
またはそれ以上の導体の電位に選択的に影響を与えるド
ライバ回路を含んでいる。例えば、データ線またはデー
タバスはいくつかの集積回路をあるシステムへと接続
し、この場合各々の集積回路はマイクロプロセッサ、ア
ナログ装置、メモリ装置、または任意の他の知られた集
積回路である。前記集積回路の各々は異なる電源電位か
ら動作するかもしれない。例えば、１つの集積回路は５
ボルトで動作するかもしれず、他の集積回路は３．３ボ
ルトで動作できるかもしれず、そしてさらに他の集積回
路は２ボルトで動作するかもしれない。
【０００３】さらに、集積回路上のトランジスタの数を
増大し、電力消費を低減し、そして回路の動作速度を増
大するためには、回路および装置の幾何学的寸法は時代
とともに徐々に低減されつつある。これらの低減された
装置は内部集積回路の電界に耐える能力が低下し、かつ
高い電界が存在する場合に損傷および性能低下を受けや
すくなる。さらに、トランジスタのゲート酸化物または
酸化膜は時代とともにより薄くなりつつある。薄いゲー
ト酸化物は厚いゲート酸化物よりも知られかつ理解され
た信頼性の障害およびブレークダウンの問題を被りやす
くなる。さらに、チャネル長が時間とともに短くなりつ
つある。短いチャネル長は知られかつ望ましくないホッ
トキャリヤ注入（ＨＣｌ）効果を生じる結果となる。上
に述べた問題を克服するために、集積回路はいまやより
低い電源電圧とともに使用するよう設計されている。例
えば、産業上、３．３ボルトが現在５ボルトに置き代わ
りつつあり、かつ、３．３ボルトより低い電圧が近い将
来に広く使用されることが予期される。
増大し、電力消費を低減し、そして回路の動作速度を増
大するためには、回路および装置の幾何学的寸法は時代
とともに徐々に低減されつつある。これらの低減された
装置は内部集積回路の電界に耐える能力が低下し、かつ
高い電界が存在する場合に損傷および性能低下を受けや
すくなる。さらに、トランジスタのゲート酸化物または
酸化膜は時代とともにより薄くなりつつある。薄いゲー
ト酸化物は厚いゲート酸化物よりも知られかつ理解され
た信頼性の障害およびブレークダウンの問題を被りやす
くなる。さらに、チャネル長が時間とともに短くなりつ
つある。短いチャネル長は知られかつ望ましくないホッ
トキャリヤ注入（ＨＣｌ）効果を生じる結果となる。上
に述べた問題を克服するために、集積回路はいまやより
低い電源電圧とともに使用するよう設計されている。例
えば、産業上、３．３ボルトが現在５ボルトに置き代わ
りつつあり、かつ、３．３ボルトより低い電圧が近い将
来に広く使用されることが予期される。
【０００４】
【発明が解決しようとする課題】より低い電源電圧は上
に述べた問題の多くを解決したが、解決されなければな
らない新しい問題を生じる結果となっている。その新し
い問題は異なる電源電圧で動作する２つの集積回路また
は２つの集積回路ドライバをインタフェースするのが困
難であるということである。
に述べた問題の多くを解決したが、解決されなければな
らない新しい問題を生じる結果となっている。その新し
い問題は異なる電源電圧で動作する２つの集積回路また
は２つの集積回路ドライバをインタフェースするのが困
難であるということである。
【０００５】上記新しい問題をさらに理解するため、図
１が与えられている。図１は、第１の集積回路１０内に
第１の伝統的なプッシュプル相補金属酸化物半導体（Ｃ
ＭＯＳ）出力ドライバを示している。該第１の伝統的な
プッシュプルＣＭＯＳ出力ドライバは第２の集積回路１
６内に配置された第２の伝統的なプッシュプルＣＭＯＳ
出力ドライバに接続されている。標準的なプッシュプル
出力ドライバの出力段はトランジスタ１２および１８に
よって示されたｐチャネルプルアップトランジスタを有
する。Ｎチャネルトランジスタ１４および２０はそれぞ
れ前記プッシュプル出力ドライバの各々の出力段に対す
るプルダウントランジスタとして機能する。集積回路１
０は３．３ボルトの電源電位を示す“Ｖｄｄ３”と名付
けられたＶｄｄ電源によって給電される。集積回路１６
は５．０ボルトの電源電位を示す“Ｖｄｄ５”と名付け
られたＶｄｄ電源によって給電される。グランド電位が
図１に示されるようにＮチャネルトランジスタ１４およ
び２０に接続されている。
１が与えられている。図１は、第１の集積回路１０内に
第１の伝統的なプッシュプル相補金属酸化物半導体（Ｃ
ＭＯＳ）出力ドライバを示している。該第１の伝統的な
プッシュプルＣＭＯＳ出力ドライバは第２の集積回路１
６内に配置された第２の伝統的なプッシュプルＣＭＯＳ
出力ドライバに接続されている。標準的なプッシュプル
出力ドライバの出力段はトランジスタ１２および１８に
よって示されたｐチャネルプルアップトランジスタを有
する。Ｎチャネルトランジスタ１４および２０はそれぞ
れ前記プッシュプル出力ドライバの各々の出力段に対す
るプルダウントランジスタとして機能する。集積回路１
０は３．３ボルトの電源電位を示す“Ｖｄｄ３”と名付
けられたＶｄｄ電源によって給電される。集積回路１６
は５．０ボルトの電源電位を示す“Ｖｄｄ５”と名付け
られたＶｄｄ電源によって給電される。グランド電位が
図１に示されるようにＮチャネルトランジスタ１４およ
び２０に接続されている。
【０００６】データラインにわたり論理ハイ信号を出力
するためにｐチャネルトランジスタ１２および１８をゲ
ートするため別個の「ドライブ−ハイ（ｄｒｉｖｅ−ｈ
ｉ）」信号が使用される。回路１０は３．３ボルトの論
理ハイ信号をドライブし、かつ回路１６は５．０ボルト
の論理ハイ信号をドライブする。論理ロー信号（すなわ
ち、グランド電位またはゼロボルト）は「ドライブ−ロ
ー（ｄｒｉｖｅ−ｌｏ）」信号によってＮチャネルトラ
ンジスタの１つをゲーティングすることによりデータラ
インに沿って出力される。通常、「ドライブ−ハイ」お
よび「ドライブ−ロー」は、トランジスタ１２および１
４そしてトランジスタ１８および２０が決して同時に
「オン」とならないように論理的に設計される。特に、
トランジスタ１２，１４，１８および２０の内で１つよ
り多くのトランジスタが一度に導通状態にはならない。
異なる電源電圧を有する異なる集積回路の状況は近代の
システム設計および近代の基板レベル（ｂｏａｒｄ−ｌ
ｅｖｅｌ）設計において非常にありふれたものになりつ
つある。
するためにｐチャネルトランジスタ１２および１８をゲ
ートするため別個の「ドライブ−ハイ（ｄｒｉｖｅ−ｈ
ｉ）」信号が使用される。回路１０は３．３ボルトの論
理ハイ信号をドライブし、かつ回路１６は５．０ボルト
の論理ハイ信号をドライブする。論理ロー信号（すなわ
ち、グランド電位またはゼロボルト）は「ドライブ−ロ
ー（ｄｒｉｖｅ−ｌｏ）」信号によってＮチャネルトラ
ンジスタの１つをゲーティングすることによりデータラ
インに沿って出力される。通常、「ドライブ−ハイ」お
よび「ドライブ−ロー」は、トランジスタ１２および１
４そしてトランジスタ１８および２０が決して同時に
「オン」とならないように論理的に設計される。特に、
トランジスタ１２，１４，１８および２０の内で１つよ
り多くのトランジスタが一度に導通状態にはならない。
異なる電源電圧を有する異なる集積回路の状況は近代の
システム設計および近代の基板レベル（ｂｏａｒｄ−ｌ
ｅｖｅｌ）設計において非常にありふれたものになりつ
つある。
【０００７】上に述べた問題は図１に示されるように
“Ｖｄｄ５”が“Ｖｄｄ３”よりもかなり大きい場合に
発生する。前記もう一方の（ａｌｔｅｒｎａｔｅ）ドラ
イバ（集積回路１６）が論理ハイをデータ線にドライブ
しているものと仮定する。したがって、トランジスタ１
８はオンでありかつトランジスタ２０はオフである。こ
のため、５ボルトがデータ線上に与えられる。集積回路
１０の出力段（すなわち、トランジスタ１２および１
４）は回路１６から情報を受け取りつつあり、かつした
がってトランジスタ１２および１４はオフである。この
状態では、バッファはトライステート化されている（ｔ
ｒｉ−ｓｔａｔｅｄ）と称される。トライステート化さ
れている場合、データ線上の電圧は図示のごとく入力回
路へと受け渡される。トランジスタ１２のゲートとデー
タ線との間の電圧差は（Ｖｄｄ５−Ｖｄｄ３）またはお
おざっぱに言って１．７ボルトである。トランジスタ１
２のドレイン−ソース間電圧の大きさもまた（Ｖｄｄ５
−Ｖｄｄ３）またはおおざっぱに言って１．７ボルトで
ある。前記電圧差（Ｖｄｄ５−Ｖｄｄ３）の大きさは大
部分のＭＯＳトランジスタのしきい値電圧の大きさより
大きいから（｜Ｖｔ｜は通常、おおざっぱに言って、
０．５ボルトと１．５ボルトの間である）、トランジス
タ１２はターンオンしまたはかなりの量の電流を流すこ
とになる。
“Ｖｄｄ５”が“Ｖｄｄ３”よりもかなり大きい場合に
発生する。前記もう一方の（ａｌｔｅｒｎａｔｅ）ドラ
イバ（集積回路１６）が論理ハイをデータ線にドライブ
しているものと仮定する。したがって、トランジスタ１
８はオンでありかつトランジスタ２０はオフである。こ
のため、５ボルトがデータ線上に与えられる。集積回路
１０の出力段（すなわち、トランジスタ１２および１
４）は回路１６から情報を受け取りつつあり、かつした
がってトランジスタ１２および１４はオフである。この
状態では、バッファはトライステート化されている（ｔ
ｒｉ−ｓｔａｔｅｄ）と称される。トライステート化さ
れている場合、データ線上の電圧は図示のごとく入力回
路へと受け渡される。トランジスタ１２のゲートとデー
タ線との間の電圧差は（Ｖｄｄ５−Ｖｄｄ３）またはお
おざっぱに言って１．７ボルトである。トランジスタ１
２のドレイン−ソース間電圧の大きさもまた（Ｖｄｄ５
−Ｖｄｄ３）またはおおざっぱに言って１．７ボルトで
ある。前記電圧差（Ｖｄｄ５−Ｖｄｄ３）の大きさは大
部分のＭＯＳトランジスタのしきい値電圧の大きさより
大きいから（｜Ｖｔ｜は通常、おおざっぱに言って、
０．５ボルトと１．５ボルトの間である）、トランジス
タ１２はターンオンしまたはかなりの量の電流を流すこ
とになる。
【０００８】トランジスタ１２がオンであるから、回路
１６が論理ハイの値をデータ線上に送る場合に大きな電
流リーケージ経路がデータ線からトランジスタ１２を通
りＶｄｄ３へと形成される。また、トランジスタ１２の
ドレイン接合ダイオードが順方向バイアスされるという
事実のため、大きな電流がデータ線からｎウェルを通り
電源Ｖｄｄ３へと流れることが可能になる。したがっ
て、高い電力消費、増大した集積回路の加熱、および信
頼性の低下が生じる。回路１０において破滅的な障害が
いまやより生じやすくなっている。したがって、異なる
電源電位を有する集積回路をインタフェースする場合
「両立性の問題（ｃｏｍｐａｔｉｂｉｌｉｔｙ ｐｒｏ
ｂｌｅｍ）」が存在する。
１６が論理ハイの値をデータ線上に送る場合に大きな電
流リーケージ経路がデータ線からトランジスタ１２を通
りＶｄｄ３へと形成される。また、トランジスタ１２の
ドレイン接合ダイオードが順方向バイアスされるという
事実のため、大きな電流がデータ線からｎウェルを通り
電源Ｖｄｄ３へと流れることが可能になる。したがっ
て、高い電力消費、増大した集積回路の加熱、および信
頼性の低下が生じる。回路１０において破滅的な障害が
いまやより生じやすくなっている。したがって、異なる
電源電位を有する集積回路をインタフェースする場合
「両立性の問題（ｃｏｍｐａｔｉｂｉｌｉｔｙ ｐｒｏ
ｂｌｅｍ）」が存在する。
【０００９】前記「両立性の問題」に対し改善を行なう
ために、技術的にいくつかの回路が実施されてきてい
る。これらの実施方法の各々について以下に説明し、か
つ以下に述べる回路の各々が持つ不都合もまた説明され
る。
ために、技術的にいくつかの回路が実施されてきてい
る。これらの実施方法の各々について以下に説明し、か
つ以下に述べる回路の各々が持つ不都合もまた説明され
る。
【００１０】図２は、アダムス（Ａｄａｍｓ）他によっ
て、１９８８年１１月１日に発行された、米国特許第
４，７８２，２５０によって教示された回路を示す。図
２は、フローティングｎウェル（ノード４０）に形成さ
れたいくつかのｐチャネルトランジスタ３０，３２，３
６および３８を示している。該ｎウェルは特定の電圧に
接続されず、代りに電気的にフローティング状態となっ
ている。出力イネーブルにおける電圧が０（ゼロ）ボル
トである場合、トランジスタ２８はオフでありかつトラ
ンジスタ３６はオンである。したがって、“Ｂ”および
“Ｃ”における電圧は等しくなる。ノード“Ａ”におけ
る電圧は３．３ボルトであり、したがってトランジスタ
３０はオフである。また、トランジスタ２２もオフであ
る。したがって、該ドライバはハイインピーダンス状態
またはトライステート状態である。もし外部ドライバが
「データ出力」ノードを５ボルトに等しくすれば、トラ
ンジスタ３０はターンオンしノード“Ｂ”および“Ｃ”
の電圧を５ボルトに上昇させる。また、電流が前記デー
タ出力からトランジスタ３０，３２および３６を通って
ｎウェル４０へと流れる。該ｎウェルの電圧は５ボルト
からダイオードのしきい値電圧降下分（ほぼ０．７ボル
ト）を減算した電圧まで上昇する。ｎウェルからＶｄｄ
電源には電流は流れない。トランジスタ３０はオンであ
るが、トランジスタ３２はオフである（すなわち、回路
はトライステートモードになっている）。図２において
は、図１で示されかつ説明されたようなデータ出力から
Ｖｄｄ端子への高い電流リーケージはない。
て、１９８８年１１月１日に発行された、米国特許第
４，７８２，２５０によって教示された回路を示す。図
２は、フローティングｎウェル（ノード４０）に形成さ
れたいくつかのｐチャネルトランジスタ３０，３２，３
６および３８を示している。該ｎウェルは特定の電圧に
接続されず、代りに電気的にフローティング状態となっ
ている。出力イネーブルにおける電圧が０（ゼロ）ボル
トである場合、トランジスタ２８はオフでありかつトラ
ンジスタ３６はオンである。したがって、“Ｂ”および
“Ｃ”における電圧は等しくなる。ノード“Ａ”におけ
る電圧は３．３ボルトであり、したがってトランジスタ
３０はオフである。また、トランジスタ２２もオフであ
る。したがって、該ドライバはハイインピーダンス状態
またはトライステート状態である。もし外部ドライバが
「データ出力」ノードを５ボルトに等しくすれば、トラ
ンジスタ３０はターンオンしノード“Ｂ”および“Ｃ”
の電圧を５ボルトに上昇させる。また、電流が前記デー
タ出力からトランジスタ３０，３２および３６を通って
ｎウェル４０へと流れる。該ｎウェルの電圧は５ボルト
からダイオードのしきい値電圧降下分（ほぼ０．７ボル
ト）を減算した電圧まで上昇する。ｎウェルからＶｄｄ
電源には電流は流れない。トランジスタ３０はオンであ
るが、トランジスタ３２はオフである（すなわち、回路
はトライステートモードになっている）。図２において
は、図１で示されかつ説明されたようなデータ出力から
Ｖｄｄ端子への高い電流リーケージはない。
【００１１】しかしながら、図２に示されるドライバは
いくつかのさらに他の不都合を有している。１つの問題
は該ドライバはＶｄｄ電源と直列に接続された２つのｐ
チャネルプルアップトランジスタ３０および３２を使用
することである。したがって、トランジスタ３０および
３２の各々は単一のプルアップトランジスタと同じ電流
性能を提供するためには単一のプルアップトランジスタ
の倍の寸法としなければならない。トランジスタの増大
した寸法により基板表面積の４倍の損失を生じ、これは
ドライバトランジスタは通常まず第１に大型であるため
極めて望ましくない。より大きなトランジスタはまたよ
り小さなトランジスタよりも大きな電力消費および大き
な容量を持つ。第２の問題は、図２の回路は静電気的放
電（ＥＳＤ）損傷を受けやすいことであり、それはトラ
ンジスタ３８はゲートが直接データ出力ノードに接続さ
れているからである。ゲート酸化物がより薄くなるに応
じて、前記ＥＳＤ損傷問題は増強されてくる。
いくつかのさらに他の不都合を有している。１つの問題
は該ドライバはＶｄｄ電源と直列に接続された２つのｐ
チャネルプルアップトランジスタ３０および３２を使用
することである。したがって、トランジスタ３０および
３２の各々は単一のプルアップトランジスタと同じ電流
性能を提供するためには単一のプルアップトランジスタ
の倍の寸法としなければならない。トランジスタの増大
した寸法により基板表面積の４倍の損失を生じ、これは
ドライバトランジスタは通常まず第１に大型であるため
極めて望ましくない。より大きなトランジスタはまたよ
り小さなトランジスタよりも大きな電力消費および大き
な容量を持つ。第２の問題は、図２の回路は静電気的放
電（ＥＳＤ）損傷を受けやすいことであり、それはトラ
ンジスタ３８はゲートが直接データ出力ノードに接続さ
れているからである。ゲート酸化物がより薄くなるに応
じて、前記ＥＳＤ損傷問題は増強されてくる。
【００１２】第３の問題は図２のドライバがいくつかの
トランジスタ（特にトランジスタ３０，３２および３
６）のゲート酸化物にわたり過剰に高い電圧を有するこ
とである。ゲート酸化物における高い電圧は前記ｎウェ
ルがデータ出力から高い電圧を獲得しかつ前記出力イネ
ーブル（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）がゼロボルトに
なっている間の長い期間にわたり高い電圧を維持する場
合には常に生じる。酸化物のブレークダウンまたは酸化
物のリーケージは前記高い電圧によって増強され得る。
第４の問題はトランジスタ３２が積極的に（ａｃｔｉｖ
ｅｌｙ）否定されないことである（すなわち、ノードＣ
は該トランジスタをターンオフするために積極的に３．
３ボルトまたは５ボルトにドライブされない）。さら
に、ノードＣはトランジスタ３０および３６を通して高
い電圧（３．３ボルトから５．０ボルト）にゼロボルト
からドライブされなければならず、これは低速のプロセ
スである。データ出力が３．３ボルトより高くドライブ
される時、高い過渡電流がデータ出力からトランジスタ
３０および３２を通り電源Ｖｄｄに流れる。より高い電
力消費、回路の加熱の増大、および過剰な負荷がこの過
渡電流によって生じる。
トランジスタ（特にトランジスタ３０，３２および３
６）のゲート酸化物にわたり過剰に高い電圧を有するこ
とである。ゲート酸化物における高い電圧は前記ｎウェ
ルがデータ出力から高い電圧を獲得しかつ前記出力イネ
ーブル（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）がゼロボルトに
なっている間の長い期間にわたり高い電圧を維持する場
合には常に生じる。酸化物のブレークダウンまたは酸化
物のリーケージは前記高い電圧によって増強され得る。
第４の問題はトランジスタ３２が積極的に（ａｃｔｉｖ
ｅｌｙ）否定されないことである（すなわち、ノードＣ
は該トランジスタをターンオフするために積極的に３．
３ボルトまたは５ボルトにドライブされない）。さら
に、ノードＣはトランジスタ３０および３６を通して高
い電圧（３．３ボルトから５．０ボルト）にゼロボルト
からドライブされなければならず、これは低速のプロセ
スである。データ出力が３．３ボルトより高くドライブ
される時、高い過渡電流がデータ出力からトランジスタ
３０および３２を通り電源Ｖｄｄに流れる。より高い電
力消費、回路の加熱の増大、および過剰な負荷がこの過
渡電流によって生じる。
【００１３】図３は、ルンドバーグ（Ｌｕｎｄｂｅｒ
ｇ）により、１９９０年１０月１６日に発行された、米
国特許第４，９６３，７６６号によって教示された回路
を示す。図３においては、電源電圧Ｖｄｄ３（公称３．
３ボルト）が出力ドライバ回路に印加される。ｐチャネ
ルトランジスタ５０，５１および５２のｎウェルは外部
ドライバの電源電圧である電圧Ｖｄｄ５（公称５ボル
ト）にバイアスされる。トランジスタ５３のゲートもま
たＶｄｄ５にバイアスされる。トランジスタ５３のゲー
トはＶｄｄ５にバイアスされるから、トランジスタ５３
のボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）は前記ドライ
ブハイ信号電圧が完全に３．３ボルトに否定される（ｄ
ｅａｓｓｅｒｔ）ことを禁止しない。したがって、プル
アップトランジスタ５２はターンオフする。もし次に外
部ドライバがデータ出力ノードを５ボルトにドライブす
れば、トランジスタ５１はターンオンして前記ドライブ
ハイのノードをほぼ５ボルトに上昇させる。ノード５５
はトランジスタ５３のボディ効果のため３．３ボルトよ
りやや大きな電圧を維持する。上で述べた電圧構成のた
め、トランジスタ５２はオフとなりかつデータ出力から
ｎウェルへのｐ−ｎ接合は順方向バイアスされない。し
たがって、図２に関して述べたようなデータ出力とＶｄ
ｄ３との間の高い電流のリーケージは生じない。
ｇ）により、１９９０年１０月１６日に発行された、米
国特許第４，９６３，７６６号によって教示された回路
を示す。図３においては、電源電圧Ｖｄｄ３（公称３．
３ボルト）が出力ドライバ回路に印加される。ｐチャネ
ルトランジスタ５０，５１および５２のｎウェルは外部
ドライバの電源電圧である電圧Ｖｄｄ５（公称５ボル
ト）にバイアスされる。トランジスタ５３のゲートもま
たＶｄｄ５にバイアスされる。トランジスタ５３のゲー
トはＶｄｄ５にバイアスされるから、トランジスタ５３
のボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）は前記ドライ
ブハイ信号電圧が完全に３．３ボルトに否定される（ｄ
ｅａｓｓｅｒｔ）ことを禁止しない。したがって、プル
アップトランジスタ５２はターンオフする。もし次に外
部ドライバがデータ出力ノードを５ボルトにドライブす
れば、トランジスタ５１はターンオンして前記ドライブ
ハイのノードをほぼ５ボルトに上昇させる。ノード５５
はトランジスタ５３のボディ効果のため３．３ボルトよ
りやや大きな電圧を維持する。上で述べた電圧構成のた
め、トランジスタ５２はオフとなりかつデータ出力から
ｎウェルへのｐ−ｎ接合は順方向バイアスされない。し
たがって、図２に関して述べたようなデータ出力とＶｄ
ｄ３との間の高い電流のリーケージは生じない。
【００１４】しかしながら、図３のドライバはいくつか
の不都合を有している。第１の問題は該ドライバが電圧
Ｖｄｄ３に加えて電圧Ｖｄｄ５を提供するために集積回
路上に専用のピンを必要とすることである。第２の問題
は図３の回路では動作の間に種々のトランジスタのゲー
ト酸化物に過剰に高い電圧がかかることである。例え
ば、ドライブ−ハイ（ｄｒｉｖｅ−ｈｉ）がゼロボルト
に等しい場合、トランジスタ５２がトランジスタ５２の
ゲート酸化物にわたり大きな電位差を持つ。酸化物の信
頼性が低下し、かつ酸化物のブレークダウンの可能性が
増大する。第３の問題はこのドライバが該ドライバがハ
イインピーダンス状態にありかつ外部ドライバが出力を
５ボルトにドライブしている場合にデータ出力から電源
Ｖｄｄ３へと低い電流のリーケージ経路を持つことであ
る。この低い電流のリーケージ経路はトランジスタ５
０，５１および５３を通る。電力消費および入力−ハイ
の電流負荷（Ｉｉｈ負荷）が両方とも増大し、これは不
利である。
の不都合を有している。第１の問題は該ドライバが電圧
Ｖｄｄ３に加えて電圧Ｖｄｄ５を提供するために集積回
路上に専用のピンを必要とすることである。第２の問題
は図３の回路では動作の間に種々のトランジスタのゲー
ト酸化物に過剰に高い電圧がかかることである。例え
ば、ドライブ−ハイ（ｄｒｉｖｅ−ｈｉ）がゼロボルト
に等しい場合、トランジスタ５２がトランジスタ５２の
ゲート酸化物にわたり大きな電位差を持つ。酸化物の信
頼性が低下し、かつ酸化物のブレークダウンの可能性が
増大する。第３の問題はこのドライバが該ドライバがハ
イインピーダンス状態にありかつ外部ドライバが出力を
５ボルトにドライブしている場合にデータ出力から電源
Ｖｄｄ３へと低い電流のリーケージ経路を持つことであ
る。この低い電流のリーケージ経路はトランジスタ５
０，５１および５３を通る。電力消費および入力−ハイ
の電流負荷（Ｉｉｈ負荷）が両方とも増大し、これは不
利である。
【００１５】両立性の問題を部分的に解決する第３の回
路がドバープール（Ｄｏｂｂｅｒｐｕｈｌ）他により、
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａ
ｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．２７，Ｎｏ．１１、１
９９２年１月、ｐｐ．１５５５−１５６７において述べ
られており、かつ図４に示されている。この回路におい
ては、ｐチャネルトランジスタ６４，６５，６６，６
７，６８，６９および６０のバルクノードはフローティ
ングのｎウェルである。該ｎウェルは好ましくは半導体
基板内の少なくとも１つの拡散領域／ウェルとして形成
される。トランジスタ６６と名付けられた唯一のプルア
ップトランジスタがある。通常、前記ｎウェルの電圧は
３．３ボルトである。ドライブ−ハイ信号が否定されか
つ回路がハイインピーダンス状態に入った後、ノード３
の電圧はゼロボルトであり、かつノード５の電圧は３．
３ボルトである。図４のインバータはノード４を３．３
ボルトにドライブする。トランジスタ６５がオフである
という事実により、ノード６の電圧は（Ｖｄｄ３−｜Ｖ
ｔｈ，ｂｏｄｙ｜）付近までのみ上昇する。言い換えれ
ば、｜Ｖｔｈ，ｂｏｄｙ｜は｜Ｖｔｈ｜および｜Ｖｔｐ
｜＝｜Ｖｔｎ｜よりも大きくかつしたがってトランジス
タ６６は完全にオフにはならない。したがって、該ドラ
イバは真にハイインピーダンス状態にはない。これは都
合が悪い。もし外部のもう一方のドライバが引き続きノ
ード８を３．３ボルトより大きな電圧にドライブすれば
（すなわち、出力ノードを５ボルトにドライブすれ
ば）、トランジスタ６９はターンオンし、ｎウェルの電
圧を５ボルトに上昇させる。また、トランジスタ６４が
ターンオンし、ノード６の電圧を５ボルトに上昇させ
る。したがって、ノード５および７の電圧もまた５ボル
トに上昇する。この電圧構成のため、トランジスタ６６
はオフになり、かつ出力からｎウェルへのｐ−ｎダイオ
ードは順方向バイアスされない。したがって、他の出力
バッファ回路に対して上に述べたような高い電流のリー
ケージはない。リーケージ電流の低減は都合が良い。
路がドバープール（Ｄｏｂｂｅｒｐｕｈｌ）他により、
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａ
ｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．２７，Ｎｏ．１１、１
９９２年１月、ｐｐ．１５５５−１５６７において述べ
られており、かつ図４に示されている。この回路におい
ては、ｐチャネルトランジスタ６４，６５，６６，６
７，６８，６９および６０のバルクノードはフローティ
ングのｎウェルである。該ｎウェルは好ましくは半導体
基板内の少なくとも１つの拡散領域／ウェルとして形成
される。トランジスタ６６と名付けられた唯一のプルア
ップトランジスタがある。通常、前記ｎウェルの電圧は
３．３ボルトである。ドライブ−ハイ信号が否定されか
つ回路がハイインピーダンス状態に入った後、ノード３
の電圧はゼロボルトであり、かつノード５の電圧は３．
３ボルトである。図４のインバータはノード４を３．３
ボルトにドライブする。トランジスタ６５がオフである
という事実により、ノード６の電圧は（Ｖｄｄ３−｜Ｖ
ｔｈ，ｂｏｄｙ｜）付近までのみ上昇する。言い換えれ
ば、｜Ｖｔｈ，ｂｏｄｙ｜は｜Ｖｔｈ｜および｜Ｖｔｐ
｜＝｜Ｖｔｎ｜よりも大きくかつしたがってトランジス
タ６６は完全にオフにはならない。したがって、該ドラ
イバは真にハイインピーダンス状態にはない。これは都
合が悪い。もし外部のもう一方のドライバが引き続きノ
ード８を３．３ボルトより大きな電圧にドライブすれば
（すなわち、出力ノードを５ボルトにドライブすれ
ば）、トランジスタ６９はターンオンし、ｎウェルの電
圧を５ボルトに上昇させる。また、トランジスタ６４が
ターンオンし、ノード６の電圧を５ボルトに上昇させ
る。したがって、ノード５および７の電圧もまた５ボル
トに上昇する。この電圧構成のため、トランジスタ６６
はオフになり、かつ出力からｎウェルへのｐ−ｎダイオ
ードは順方向バイアスされない。したがって、他の出力
バッファ回路に対して上に述べたような高い電流のリー
ケージはない。リーケージ電流の低減は都合が良い。
【００１６】しかしながら、ドバープール他により教示
されたドライバはいくつかの欠点を有している。１つの
問題はこの回路がＥＳＤ損傷を受けやすく、それはトラ
ンジスタ６５および６７が出力ノード８に接続されたそ
れらのそれぞれのゲートノードを有するからである。該
ゲートノードは抵抗Ｒ１およびＲ２によっていくらか保
護されるが、出力ノードにおけるＥＳＤ事象はトランジ
スタ６５および／または６７のゲート酸化物を破壊する
ことがあり、特にもしこれらのトランジスタが薄膜酸化
物プロセス（すなわち、ほぼ７０〜１５０オングストロ
ーム）を使用して製造されれば破壊されやすくなる。ま
た、トランジスタ６１はオフとなりかつトランジスタ６
６はそのオフ状態とその導通状態との間の境界にあり、
これは不都合である。
されたドライバはいくつかの欠点を有している。１つの
問題はこの回路がＥＳＤ損傷を受けやすく、それはトラ
ンジスタ６５および６７が出力ノード８に接続されたそ
れらのそれぞれのゲートノードを有するからである。該
ゲートノードは抵抗Ｒ１およびＲ２によっていくらか保
護されるが、出力ノードにおけるＥＳＤ事象はトランジ
スタ６５および／または６７のゲート酸化物を破壊する
ことがあり、特にもしこれらのトランジスタが薄膜酸化
物プロセス（すなわち、ほぼ７０〜１５０オングストロ
ーム）を使用して製造されれば破壊されやすくなる。ま
た、トランジスタ６１はオフとなりかつトランジスタ６
６はそのオフ状態とその導通状態との間の境界にあり、
これは不都合である。
【００１７】第２の問題は、図４のドライバが出力をゼ
ロボルトにドライブしている場合にいくつかの用途にお
いて高いクロスオーバ電流を受け得ることである。この
クロスオーバ電流を説明するために、ノード５の電圧は
始めは３．３ボルトまたはそれ以上とする。前に述べた
ように、インバータがノード４の電圧を３．３ボルトに
ドライブしてプルアップトランジスタをターンオフした
時、トランジスタ６５はオフであり、かつノード６の電
圧は（Ｖｄｄ３−トランジスタ６３の｜Ｖｔｈ，ｂｏｄ
ｙ｜）へと上昇するが、これはトランジスタ６３のボデ
ィ効果のためである。トランジスタ６３のしきい値電圧
がソース−バルク電圧の平方根に比例しかつトランジス
タ６３のソースノードが前記プルアップトランジスタの
ゲートに接続されているという事実のため、前記しきい
値電圧は前記プルアップトランジスタのゲートの電圧が
増大するに応じて増大し、ノード６の電圧を制限する。
プルアップトランジスタ６６のオーバラップ容量からの
電気的結合がさらにノード６の電圧を減少させる。プル
アップトランジスタ６６は完全にはオフになっていな
い。ノード２の電圧は３．３ボルトに上昇し、トランジ
スタ６１をオンとする。したがって、ある時間の間、プ
ルアップトランジスタ６６およびプルダウントランジス
タ６１および６２は電源からグランドへとかなりの量の
クロスオーバ電流を流す。該クロスオーバ電流はチップ
の加熱を増大させ、電力消費を増大させ、出力遷移時間
を増大させ、そしてノイズに対する免疫性を低減させ
る。
ロボルトにドライブしている場合にいくつかの用途にお
いて高いクロスオーバ電流を受け得ることである。この
クロスオーバ電流を説明するために、ノード５の電圧は
始めは３．３ボルトまたはそれ以上とする。前に述べた
ように、インバータがノード４の電圧を３．３ボルトに
ドライブしてプルアップトランジスタをターンオフした
時、トランジスタ６５はオフであり、かつノード６の電
圧は（Ｖｄｄ３−トランジスタ６３の｜Ｖｔｈ，ｂｏｄ
ｙ｜）へと上昇するが、これはトランジスタ６３のボデ
ィ効果のためである。トランジスタ６３のしきい値電圧
がソース−バルク電圧の平方根に比例しかつトランジス
タ６３のソースノードが前記プルアップトランジスタの
ゲートに接続されているという事実のため、前記しきい
値電圧は前記プルアップトランジスタのゲートの電圧が
増大するに応じて増大し、ノード６の電圧を制限する。
プルアップトランジスタ６６のオーバラップ容量からの
電気的結合がさらにノード６の電圧を減少させる。プル
アップトランジスタ６６は完全にはオフになっていな
い。ノード２の電圧は３．３ボルトに上昇し、トランジ
スタ６１をオンとする。したがって、ある時間の間、プ
ルアップトランジスタ６６およびプルダウントランジス
タ６１および６２は電源からグランドへとかなりの量の
クロスオーバ電流を流す。該クロスオーバ電流はチップ
の加熱を増大させ、電力消費を増大させ、出力遷移時間
を増大させ、そしてノイズに対する免疫性を低減させ
る。
【００１８】第３の問題は図４のドライバが回路におけ
るいくつかのトランジスタのゲート酸化物に過剰な高い
電圧を受けることである。もしこのドライバがハイイン
ピーダンス状態にあり、かつ外部の代りのドライバが出
力ノードを５ボルトにドライブすれば、前記ｎウェルの
電圧は前に述べたように５ボルトに上昇する。該ｎウェ
ルの電圧は他の状況（例えば、伝送ライン効果、ノイ
ズ、その他）の下ではさらに高くなり得る。もし回路の
次の動作によって該ドライバが出力ノードを３．３ボル
トにドライブすれば、ノード３の電圧（ドライブ−ハ
イ）は３．３ボルトに上昇することになる。前記インバ
ータはノード４の電圧をゼロボルトにドライブする。ノ
ード６の電圧はパストランジスタ６３を通してゼロボル
トに放電する。前記ｎウェルは、比較的長い時間の間、
その電圧を５ボルト、またはそれ以上、に維持すること
ができ、トランジスタ６６のゲート酸化物に過大な高い
過渡電圧を生じる結果となるが、それはトランジスタ６
４および６６はともに前記ｎウェルの放電経路にあるか
らである。この電圧の状況は通常トランジスタ６６の酸
化物の信頼性を低下させ、かつ酸化物のブレークダウン
につながり得る。もし出力ノードを３．３ボルトにドラ
イブする代りに、前記ドライバが出力ノードをゼロボル
トにドライブすれば、ノード２の電圧は３．３ボルトに
上昇する。ノード５はゼロボルトに放電するから、ノー
ド５の放電によってトランジスタ６５および６７のゲー
ト酸化物に過大な高い過渡電圧が生じ得る結果となり、
かつこれらのトランジスタの信頼性を低下させる可能性
がある。
るいくつかのトランジスタのゲート酸化物に過剰な高い
電圧を受けることである。もしこのドライバがハイイン
ピーダンス状態にあり、かつ外部の代りのドライバが出
力ノードを５ボルトにドライブすれば、前記ｎウェルの
電圧は前に述べたように５ボルトに上昇する。該ｎウェ
ルの電圧は他の状況（例えば、伝送ライン効果、ノイ
ズ、その他）の下ではさらに高くなり得る。もし回路の
次の動作によって該ドライバが出力ノードを３．３ボル
トにドライブすれば、ノード３の電圧（ドライブ−ハ
イ）は３．３ボルトに上昇することになる。前記インバ
ータはノード４の電圧をゼロボルトにドライブする。ノ
ード６の電圧はパストランジスタ６３を通してゼロボル
トに放電する。前記ｎウェルは、比較的長い時間の間、
その電圧を５ボルト、またはそれ以上、に維持すること
ができ、トランジスタ６６のゲート酸化物に過大な高い
過渡電圧を生じる結果となるが、それはトランジスタ６
４および６６はともに前記ｎウェルの放電経路にあるか
らである。この電圧の状況は通常トランジスタ６６の酸
化物の信頼性を低下させ、かつ酸化物のブレークダウン
につながり得る。もし出力ノードを３．３ボルトにドラ
イブする代りに、前記ドライバが出力ノードをゼロボル
トにドライブすれば、ノード２の電圧は３．３ボルトに
上昇する。ノード５はゼロボルトに放電するから、ノー
ド５の放電によってトランジスタ６５および６７のゲー
ト酸化物に過大な高い過渡電圧が生じ得る結果となり、
かつこれらのトランジスタの信頼性を低下させる可能性
がある。
【００１９】したがって、上に述べた不都合を克服する
出力バッファ回路の必要性が存在する。
出力バッファ回路の必要性が存在する。
【００２０】
【課題を解決するための手段および作用】前に述べた不
都合は本発明によって克服されかつ他の利点が得られ
る。１つの形態では、本初明は第１の出力ドライバを有
する第１の集積回路を具備し、前記第１の出力ドライバ
は第２の集積回路内に配置された第２の出力ドライバと
インタフェースする。前記第１の出力ドライバは第１の
電圧によって給電されておりかつ前記第２の出力ドライ
バは第２の電圧によって給電されている。前記第１の電
圧は前記第２の電圧より低い。前記第１の出力ドライバ
は前記第１の電圧を供給するための電源電圧導体、デー
タ入力信号を供給するためのデータ入力導体、出力イネ
ーブル信号を供給するための出力イネーブル導体、およ
び前記第１の出力ドライバ内の少なくとも１つのトラン
ジスタの少なくとも１つのｎウェルをバイアスするため
に使用されるウェル導体を有する。第１の出力ドライバ
は制御信号を発生するための回路を有する。制御信号を
発生するための該回路は少なくとも１つのトランジスタ
を含み、かつ前記電源電圧導体に接続された第１の端
子、前記出力イネーブル導体に接続された第２の端子、
前記ウェル導体に接続された第３の端子、および前記デ
ータ入力導体に接続された第４の端子を有する。前記制
御信号を発生するための回路は前記制御信号導体を前記
制御信号の不動作状態（デアクティベイション：ｄｅａ
ｃｔｉｖａｔｉｏｎ）に応じて第１の電圧にドライブす
る。前記制御信号を発生するための回路は前記少なくと
も１つのトランジスタにおけるゲート電圧および制御信
号を実質的に等しい速度で放電してゲート酸化物のスト
レス（ｓｔｒｅｓｓ）を低減する。前記第１の出力ドラ
イバはある出力論理値を出力導体に提供するための回路
を有する。前記提供するための回路は前記出力導体に接
続された第１の端子、少なくとも１つのプルアップトラ
ンジスタを介して前記第１の電圧を受けるための第２の
端子、前記ウェル導体に接続された第３の端子、および
前記制御信号導体に接続された第４の端子を有する。前
記提供するための回路は前記ウェル導体上の電圧を前記
第２の電圧から前記制御信号の電圧を追跡するような方
式で放電してプルアップトランジスタのゲート酸化物に
おける電界ストレスを低減する。
都合は本発明によって克服されかつ他の利点が得られ
る。１つの形態では、本初明は第１の出力ドライバを有
する第１の集積回路を具備し、前記第１の出力ドライバ
は第２の集積回路内に配置された第２の出力ドライバと
インタフェースする。前記第１の出力ドライバは第１の
電圧によって給電されておりかつ前記第２の出力ドライ
バは第２の電圧によって給電されている。前記第１の電
圧は前記第２の電圧より低い。前記第１の出力ドライバ
は前記第１の電圧を供給するための電源電圧導体、デー
タ入力信号を供給するためのデータ入力導体、出力イネ
ーブル信号を供給するための出力イネーブル導体、およ
び前記第１の出力ドライバ内の少なくとも１つのトラン
ジスタの少なくとも１つのｎウェルをバイアスするため
に使用されるウェル導体を有する。第１の出力ドライバ
は制御信号を発生するための回路を有する。制御信号を
発生するための該回路は少なくとも１つのトランジスタ
を含み、かつ前記電源電圧導体に接続された第１の端
子、前記出力イネーブル導体に接続された第２の端子、
前記ウェル導体に接続された第３の端子、および前記デ
ータ入力導体に接続された第４の端子を有する。前記制
御信号を発生するための回路は前記制御信号導体を前記
制御信号の不動作状態（デアクティベイション：ｄｅａ
ｃｔｉｖａｔｉｏｎ）に応じて第１の電圧にドライブす
る。前記制御信号を発生するための回路は前記少なくと
も１つのトランジスタにおけるゲート電圧および制御信
号を実質的に等しい速度で放電してゲート酸化物のスト
レス（ｓｔｒｅｓｓ）を低減する。前記第１の出力ドラ
イバはある出力論理値を出力導体に提供するための回路
を有する。前記提供するための回路は前記出力導体に接
続された第１の端子、少なくとも１つのプルアップトラ
ンジスタを介して前記第１の電圧を受けるための第２の
端子、前記ウェル導体に接続された第３の端子、および
前記制御信号導体に接続された第４の端子を有する。前
記提供するための回路は前記ウェル導体上の電圧を前記
第２の電圧から前記制御信号の電圧を追跡するような方
式で放電してプルアップトランジスタのゲート酸化物に
おける電界ストレスを低減する。
【００２１】他の形態では、本発明は出力ドライバを備
えている。該出力ドライバはｐチャネルのプルアップト
ランジスタを有する。該ｐチャネルのプルアップトラン
ジスタは電源電圧に接続された第１の電極、データ出力
線に接続された第２の電極、前記プルアップトランジス
タのチャネル領域の電圧が変更できるようにするｎウェ
ル導体、および第１の制御信号を受けるためのゲート電
極を有する。ｎチャネルプルダウントランジスタはグラ
ンド電位に接続された第１の電極、前記データ出力線に
接続された第２の電極、および第２の制御信号を受ける
ためのゲート電極を有する。前記出力ドライバはまた単
一のｐチャネルトランジスタを有し、該単一のｐチャネ
ルトランジスタは前記ｎウェル導体に接続された第１の
電極、前記第１の制御信号に接続された第２の電極、前
記ｎウェル導体に接続されたチャネル領域、および前記
電源電圧を受けるためのゲート電極を有する。前記単一
のｐチャネルトランジスタは前記ｎウェル導体を前記第
１の制御信号に選択的に結合する。
えている。該出力ドライバはｐチャネルのプルアップト
ランジスタを有する。該ｐチャネルのプルアップトラン
ジスタは電源電圧に接続された第１の電極、データ出力
線に接続された第２の電極、前記プルアップトランジス
タのチャネル領域の電圧が変更できるようにするｎウェ
ル導体、および第１の制御信号を受けるためのゲート電
極を有する。ｎチャネルプルダウントランジスタはグラ
ンド電位に接続された第１の電極、前記データ出力線に
接続された第２の電極、および第２の制御信号を受ける
ためのゲート電極を有する。前記出力ドライバはまた単
一のｐチャネルトランジスタを有し、該単一のｐチャネ
ルトランジスタは前記ｎウェル導体に接続された第１の
電極、前記第１の制御信号に接続された第２の電極、前
記ｎウェル導体に接続されたチャネル領域、および前記
電源電圧を受けるためのゲート電極を有する。前記単一
のｐチャネルトランジスタは前記ｎウェル導体を前記第
１の制御信号に選択的に結合する。
【００２２】さらに他の形態では、本発明は出力、出力
イネーブル、データ入力、複数のｐチャネルトランジス
タ、および論理ローの値を前記出力に選択的に供給する
ための回路を有する出力バッファからなる。前記複数の
ｐチャネルトランジスタは前記データ入力および出力イ
ネーブルに応答して論理ハイの値を前記出力に選択的に
提供するために一緒に接続されている。前記複数のｐチ
ャネルトランジスタはまた電源電圧に接続されている。
前記複数のｐチャネルトランジスタは前記出力から電源
電圧に生じる不利なリーケージ電流なしに前記電源電圧
より大きな電圧を前記出力から受けることが可能であ
る。前記複数のｐチャネルトランジスタの各々は４．１
ボルトを越えないゲート−チャネル間電圧を有する。
イネーブル、データ入力、複数のｐチャネルトランジス
タ、および論理ローの値を前記出力に選択的に供給する
ための回路を有する出力バッファからなる。前記複数の
ｐチャネルトランジスタは前記データ入力および出力イ
ネーブルに応答して論理ハイの値を前記出力に選択的に
提供するために一緒に接続されている。前記複数のｐチ
ャネルトランジスタはまた電源電圧に接続されている。
前記複数のｐチャネルトランジスタは前記出力から電源
電圧に生じる不利なリーケージ電流なしに前記電源電圧
より大きな電圧を前記出力から受けることが可能であ
る。前記複数のｐチャネルトランジスタの各々は４．１
ボルトを越えないゲート−チャネル間電圧を有する。
【００２３】本発明が添付の図面と組合わされた以下の
詳細な説明からさらに明瞭に理解できるであろう。
詳細な説明からさらに明瞭に理解できるであろう。
【００２４】
【実施例】以下図面を参照して本発明の実施例につき説
明する。図５には、本発明に係わる出力バッファ回路ま
たは入力／出力バッファ回路が示されている。図５は、
＊出力イネーブル（＊Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）入
力信号（ここで、＊は信号の反転を示し、いわゆるオー
ババーに相当する）、任意選択的な＊プリコンディショ
ン（＊Ｐｒｅｃｏｎｄｉｔｉｏｎ）入力信号、＊データ
入力（＊ＤａｔａＩｎｐｕｔ）信号、出力イネーブル
（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）入力信号、およびデー
タ出力（Ｄａｔａ Ｏｕｔｐｕｔ）端子を示している。
回路部分７０はＮＡＮＤゲート１０１によって供給され
る入力を有する。該ＮＡＮＤゲート１０１は前記出力イ
ネーブル入力信号を受けるための第１の入力、前記任意
選択的なプリコンディション入力信号を受けるための第
２の入力、および出力を有する。前記プリコンディショ
ン入力信号は任意選択的であるため、前記ＮＡＮＤゲー
ト１０１は任意選択的なものである。もし該ＮＡＮＤゲ
ート１０１および前記プリコンディション入力信号が使
用されなければ、出力イネーブル信号は直接回路部分７
０へ入力として導かれる。
明する。図５には、本発明に係わる出力バッファ回路ま
たは入力／出力バッファ回路が示されている。図５は、
＊出力イネーブル（＊Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）入
力信号（ここで、＊は信号の反転を示し、いわゆるオー
ババーに相当する）、任意選択的な＊プリコンディショ
ン（＊Ｐｒｅｃｏｎｄｉｔｉｏｎ）入力信号、＊データ
入力（＊ＤａｔａＩｎｐｕｔ）信号、出力イネーブル
（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）入力信号、およびデー
タ出力（Ｄａｔａ Ｏｕｔｐｕｔ）端子を示している。
回路部分７０はＮＡＮＤゲート１０１によって供給され
る入力を有する。該ＮＡＮＤゲート１０１は前記出力イ
ネーブル入力信号を受けるための第１の入力、前記任意
選択的なプリコンディション入力信号を受けるための第
２の入力、および出力を有する。前記プリコンディショ
ン入力信号は任意選択的であるため、前記ＮＡＮＤゲー
ト１０１は任意選択的なものである。もし該ＮＡＮＤゲ
ート１０１および前記プリコンディション入力信号が使
用されなければ、出力イネーブル信号は直接回路部分７
０へ入力として導かれる。
【００２５】図５には回路部分８５も示されている。ｐ
チャネルトランジスタ１１２は電源電圧Ｖｄｄを受ける
ための第１の電極、第２の電極、および前記出力イネー
ブル入力信号を受けるためのゲート電極を有する。ｐチ
ャネルトランジスタ１１４は前記トランジスタ１１２の
第２の電極に接続された第１の電極、第２の電極、およ
び前記データ入力信号を受けるためのゲート電極を有す
る。ｎチャネルトランジスタ１１６は前記トランジスタ
１１４の第２の電極に接続された第１の電極、第２の電
極、および前記データ入力信号を受けるためのゲート電
極を有する。ｐチャネルトランジスタ１２４は電源電圧
Ｖｄｄを受けるための第１の電極、第２の電極、および
前記任意選択的なプリコンディション入力信号を受ける
ためのゲート電極を有する。ｎチャネルトランジスタ１
２６はトランジスタ１２４の第２の電極に接続された第
１の電極、前記トランジスタ１１６の第２の電極に接続
された第２の電極、および前記出力イネーブル入力信号
を受けるためのゲート電極を有する。ｎチャネルトラン
ジスタ１２８は前記トランジスタ１２６の第２の電極に
接続された第１の電極、グランドに接続された第２の電
極、前記任意選択的なプリコンディション入力信号を受
けるためのゲート電極を有する。トランジスタ１１４の
第２の電極はトランジスタ１２４の第２の電極に接続さ
れている。回路部分８５は前記プリコンディション、デ
ータ入力、および出力イネーブルの各信号の複雑な論理
操作を行なう。
チャネルトランジスタ１１２は電源電圧Ｖｄｄを受ける
ための第１の電極、第２の電極、および前記出力イネー
ブル入力信号を受けるためのゲート電極を有する。ｐチ
ャネルトランジスタ１１４は前記トランジスタ１１２の
第２の電極に接続された第１の電極、第２の電極、およ
び前記データ入力信号を受けるためのゲート電極を有す
る。ｎチャネルトランジスタ１１６は前記トランジスタ
１１４の第２の電極に接続された第１の電極、第２の電
極、および前記データ入力信号を受けるためのゲート電
極を有する。ｐチャネルトランジスタ１２４は電源電圧
Ｖｄｄを受けるための第１の電極、第２の電極、および
前記任意選択的なプリコンディション入力信号を受ける
ためのゲート電極を有する。ｎチャネルトランジスタ１
２６はトランジスタ１２４の第２の電極に接続された第
１の電極、前記トランジスタ１１６の第２の電極に接続
された第２の電極、および前記出力イネーブル入力信号
を受けるためのゲート電極を有する。ｎチャネルトラン
ジスタ１２８は前記トランジスタ１２６の第２の電極に
接続された第１の電極、グランドに接続された第２の電
極、前記任意選択的なプリコンディション入力信号を受
けるためのゲート電極を有する。トランジスタ１１４の
第２の電極はトランジスタ１２４の第２の電極に接続さ
れている。回路部分８５は前記プリコンディション、デ
ータ入力、および出力イネーブルの各信号の複雑な論理
操作を行なう。
【００２６】もし前記プリコンディション信号が図５の
回路において使用されなければ、回路部分８５は前記信
号出力イネーブルおよびデータ入力に対しＮＯＲ操作を
行なうＮＯＲゲートとして機能する。一般に、前記プリ
コンディション信号は図５におけるデータ出力信号を選
択的に５．０ボルトの外部的に印加されるデータ出力電
圧より低い電圧にドライブする。通常、前記プリコンデ
ィション信号は図５におけるデータ出力制御信号をほぼ
３．３ボルトの電圧（図５のＶｄｄ）にドライブするた
めに使用される制御信号である。
回路において使用されなければ、回路部分８５は前記信
号出力イネーブルおよびデータ入力に対しＮＯＲ操作を
行なうＮＯＲゲートとして機能する。一般に、前記プリ
コンディション信号は図５におけるデータ出力信号を選
択的に５．０ボルトの外部的に印加されるデータ出力電
圧より低い電圧にドライブする。通常、前記プリコンデ
ィション信号は図５におけるデータ出力制御信号をほぼ
３．３ボルトの電圧（図５のＶｄｄ）にドライブするた
めに使用される制御信号である。
【００２７】一般に、前記プリコンディション信号はま
た図５のドライバがトライステートモードである場合に
ドライブハイ（Ｄｒｉｖｅ−Ｈｉ）制御信号を前記Ｖｄ
ｄ値に維持するために使用される。前記プリコンディシ
ョン信号は図５のドライバを含む集積回路内のバス制御
ユニット（図示せず）によって発生される。１つの形態
では、前記プリコンディション信号は出力イネーブル信
号の肯定の前の所定の時間限界内で発生される。前記プ
リコンディション信号は前記出力イネーブル信号の肯定
のほぼ１クロックサイクル前に肯定されるのが好まし
い。この肯定の順序はＮＡＮＤゲート１０１に入力され
るプリコンディション信号が前記データ出力が現在論理
ハイの値にある場合にのみ図５のドライバがバスへのア
クセスを獲得する前に前記データ出力の電圧を３．３ボ
ルトに調整できるようにするために行なわれる。例え
ば、前記データ出力が５ボルトになっていると仮定す
る。図５のドライバはバスの所有権を承認されている。
プリコンディションはデータ出力の前記５ボルトの信号
を５ボルトから３．３ボルトへとドライブするために前
記出力イネーブル信号の前に肯定される。前記出力イネ
ーブル信号が肯定される前にデータ出力を５ボルトから
３．３ボルトへと前もってドライブすることにより図５
の回路によってゼロが高速度でドライブされ得るように
なる。３．３ボルトの信号をゼロボルトの信号へとドラ
イブすることは図５の回路において前記データ出力の負
荷効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔｓ）に応じて５
ボルトの信号をゼロボルトにドライブするよりもほぼ２
ナノセカンド高速で発生する。したがって、前記プリコ
ンディション信号が改善された出力ドライバ性能を可能
にする。
た図５のドライバがトライステートモードである場合に
ドライブハイ（Ｄｒｉｖｅ−Ｈｉ）制御信号を前記Ｖｄ
ｄ値に維持するために使用される。前記プリコンディシ
ョン信号は図５のドライバを含む集積回路内のバス制御
ユニット（図示せず）によって発生される。１つの形態
では、前記プリコンディション信号は出力イネーブル信
号の肯定の前の所定の時間限界内で発生される。前記プ
リコンディション信号は前記出力イネーブル信号の肯定
のほぼ１クロックサイクル前に肯定されるのが好まし
い。この肯定の順序はＮＡＮＤゲート１０１に入力され
るプリコンディション信号が前記データ出力が現在論理
ハイの値にある場合にのみ図５のドライバがバスへのア
クセスを獲得する前に前記データ出力の電圧を３．３ボ
ルトに調整できるようにするために行なわれる。例え
ば、前記データ出力が５ボルトになっていると仮定す
る。図５のドライバはバスの所有権を承認されている。
プリコンディションはデータ出力の前記５ボルトの信号
を５ボルトから３．３ボルトへとドライブするために前
記出力イネーブル信号の前に肯定される。前記出力イネ
ーブル信号が肯定される前にデータ出力を５ボルトから
３．３ボルトへと前もってドライブすることにより図５
の回路によってゼロが高速度でドライブされ得るように
なる。３．３ボルトの信号をゼロボルトの信号へとドラ
イブすることは図５の回路において前記データ出力の負
荷効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔｓ）に応じて５
ボルトの信号をゼロボルトにドライブするよりもほぼ２
ナノセカンド高速で発生する。したがって、前記プリコ
ンディション信号が改善された出力ドライバ性能を可能
にする。
【００２８】回路部分７０内にはインバータ１０２があ
る。インバータ１０２は出力、および上に述べたように
前記任意選択的なＮＡＮＤゲート１０１の出力あるいは
前記出力イネーブル信号のいずれかに接続された入力を
有する。ｎチャネルトランジスタ１０４は“Ｖｄｄ”と
名付けられた電源電圧を受けるための第１の電極、第２
の電極、および前記インバータ１０２の出力を受けるた
めのゲート電極を有する。ｎチャネルトランジスタ１０
６は前記トランジスタ１０４の第２の電極に接続された
第１の電極、第２の電極、および前記電源電圧Ｖｄｄに
接続されたゲート電極を有する。ｎチャネルトランジス
タ１０８は前記トランジスタ１０６の第２の電極に接続
された第１の電極、第２の電極、および電源電圧Ｖｄｄ
に接続されたゲート電極を有する。ｎチャネルトランジ
スタ１１０はトランジスタ１０８の第２の電極に接続さ
れた第１の電極、グランド電位に接続された第２の電
極、および上に述べたように前記任意選択的なＮＡＮＤ
ゲート１０１の出力あるいは前記出力イネーブル信号の
いずれかに接続されたゲート電極を有する。ｐチャネル
トランジスタ１０７はｎウェル導体（すなわち、トラン
ジスタ１０７がその中に形成されたｎウェル、基板コン
タクト、ｎウェルコンタクト、または該ｎウェル導体に
接続されたチャネル端子）に接続された第１の電極、ト
ランジスタ１０６の第２の電極に接続された第２の電
極、および電源電圧Ｖｄｄを受けるためのゲート電極を
有する。
る。インバータ１０２は出力、および上に述べたように
前記任意選択的なＮＡＮＤゲート１０１の出力あるいは
前記出力イネーブル信号のいずれかに接続された入力を
有する。ｎチャネルトランジスタ１０４は“Ｖｄｄ”と
名付けられた電源電圧を受けるための第１の電極、第２
の電極、および前記インバータ１０２の出力を受けるた
めのゲート電極を有する。ｎチャネルトランジスタ１０
６は前記トランジスタ１０４の第２の電極に接続された
第１の電極、第２の電極、および前記電源電圧Ｖｄｄに
接続されたゲート電極を有する。ｎチャネルトランジス
タ１０８は前記トランジスタ１０６の第２の電極に接続
された第１の電極、第２の電極、および電源電圧Ｖｄｄ
に接続されたゲート電極を有する。ｎチャネルトランジ
スタ１１０はトランジスタ１０８の第２の電極に接続さ
れた第１の電極、グランド電位に接続された第２の電
極、および上に述べたように前記任意選択的なＮＡＮＤ
ゲート１０１の出力あるいは前記出力イネーブル信号の
いずれかに接続されたゲート電極を有する。ｐチャネル
トランジスタ１０７はｎウェル導体（すなわち、トラン
ジスタ１０７がその中に形成されたｎウェル、基板コン
タクト、ｎウェルコンタクト、または該ｎウェル導体に
接続されたチャネル端子）に接続された第１の電極、ト
ランジスタ１０６の第２の電極に接続された第２の電
極、および電源電圧Ｖｄｄを受けるためのゲート電極を
有する。
【００２９】ｐチャネルトランジスタ１３２は電源電圧
Ｖｄｄを受けるための第１の電極、第２の電極、および
トランジスタ１２４の第２の電極に接続されたゲート電
極を有する。ｐチャネルトランジスタ１３４はトランジ
スタ１３２の第２の電極に接続された第１の電極、トラ
ンジスタ１３４のチャネル領域をバイアスするために前
記ｎウェル導体に接続されたチャネル端子、第２の電
極、およびトランジスタ１０７の第２の電極に接続され
たゲート電極を有する。ｎチャネルトランジスタ１３６
はトランジスタ１３４の第２の電極に接続された第１の
電極、第２の電極、および電源電圧Ｖｄｄを受けるため
のゲート電極を有する。ｎチャネルトランジスタ１３８
はトランジスタ１３６の第２の電極に接続された第１の
電極、グランド電位を受けるための第２の電極、および
トランジスタ１３２のゲート電極に接続されたゲート電
極を有する。
Ｖｄｄを受けるための第１の電極、第２の電極、および
トランジスタ１２４の第２の電極に接続されたゲート電
極を有する。ｐチャネルトランジスタ１３４はトランジ
スタ１３２の第２の電極に接続された第１の電極、トラ
ンジスタ１３４のチャネル領域をバイアスするために前
記ｎウェル導体に接続されたチャネル端子、第２の電
極、およびトランジスタ１０７の第２の電極に接続され
たゲート電極を有する。ｎチャネルトランジスタ１３６
はトランジスタ１３４の第２の電極に接続された第１の
電極、第２の電極、および電源電圧Ｖｄｄを受けるため
のゲート電極を有する。ｎチャネルトランジスタ１３８
はトランジスタ１３６の第２の電極に接続された第１の
電極、グランド電位を受けるための第２の電極、および
トランジスタ１３２のゲート電極に接続されたゲート電
極を有する。
【００３０】回路部分７５は出力イネーブル入力信号を
受けるための第１の入力、前記任意選択的なプリコンデ
ィション入力信号を受けるための第２の入力、および出
力を有する任意選択的なＮＡＮＤゲート１４４を有す
る。もし前記プリコンディション入力信号が使用されな
ければ、ＮＡＮＤゲート１４４は出力イネーブル入力信
号への直接的な接続によって置き換えられる。ｐチャネ
ルトランジスタ１４６は前記Ｖｄｄ電圧に接続された第
１の電極、第２の電極、および前に述べたように前記出
力イネーブルまたは前記ＮＡＮＤゲート１４４の出力の
いずれか１つを受けるためのゲートを有する。ｐチャネ
ルトランジスタ１４８はトランジスタ１４６の第２の電
極に接続された第１の電極、前記ｎウェル導体に接続さ
れたチャネル端子またはｎウェル接続、トランジスタ１
３６の第１の電極に接続された第２の電極、そしてトラ
ンジスタ１３６の第１の電極に接続されたゲート電極を
有する。
受けるための第１の入力、前記任意選択的なプリコンデ
ィション入力信号を受けるための第２の入力、および出
力を有する任意選択的なＮＡＮＤゲート１４４を有す
る。もし前記プリコンディション入力信号が使用されな
ければ、ＮＡＮＤゲート１４４は出力イネーブル入力信
号への直接的な接続によって置き換えられる。ｐチャネ
ルトランジスタ１４６は前記Ｖｄｄ電圧に接続された第
１の電極、第２の電極、および前に述べたように前記出
力イネーブルまたは前記ＮＡＮＤゲート１４４の出力の
いずれか１つを受けるためのゲートを有する。ｐチャネ
ルトランジスタ１４８はトランジスタ１４６の第２の電
極に接続された第１の電極、前記ｎウェル導体に接続さ
れたチャネル端子またはｎウェル接続、トランジスタ１
３６の第１の電極に接続された第２の電極、そしてトラ
ンジスタ１３６の第１の電極に接続されたゲート電極を
有する。
【００３１】回路部分８０は前記電圧Ｖｄｄを受けるた
めの第１の電極、前記ｎウェル導体に接続されたｎウェ
ル接続、第２の電極、トランジスタ１３６の第１の電極
に接続されたゲート電極を有するｐチャネルトランジス
タ１５０を備えている。ｐチャネルトランジスタ１５２
は前記ｎウェル導体に接続された第１の電極、前記ｎウ
ェル導体に接続されたｎウェル接続、トランジスタ１３
６の第１の電極に接続された第２の電極、および電圧Ｖ
ｄｄを受けるためのゲート電極を有する。ｐチャネルト
ランジスタ１５４は前記電圧Ｖｄｄを受けるための第１
の電極、前記ｎウェル導体に接続されたｎウェル接続、
前記データ出力端子に接続された第２の電極、およびト
ランジスタ１３６の第１の電極に接続されたゲート電極
を有する。ｐチャネルトランジスタ１６０は前記ｎウェ
ル導体に接続された第１の電極、ｎウェル導体に接続さ
れたｎウェル接続、前記データ接続端子に接続された第
２の電極、および前記電圧Ｖｄｄを受けるためのゲート
電極を有する。トランジスタ１５０，１５２，１５４お
よび１６０は基板内の同じｎウェル拡散領域内に形成さ
れることが好ましいが、もちろん別個のｎウェルを使用
しかつ基板上に横たわる導電層を介して図５に示される
ように相互接続することもできる。好ましくは、トラン
ジスタ１０７，１３４，１４８および回路部分８０の各
トランジスタは全て単一のｎウェル拡散領域内に形成さ
れる。
めの第１の電極、前記ｎウェル導体に接続されたｎウェ
ル接続、第２の電極、トランジスタ１３６の第１の電極
に接続されたゲート電極を有するｐチャネルトランジス
タ１５０を備えている。ｐチャネルトランジスタ１５２
は前記ｎウェル導体に接続された第１の電極、前記ｎウ
ェル導体に接続されたｎウェル接続、トランジスタ１３
６の第１の電極に接続された第２の電極、および電圧Ｖ
ｄｄを受けるためのゲート電極を有する。ｐチャネルト
ランジスタ１５４は前記電圧Ｖｄｄを受けるための第１
の電極、前記ｎウェル導体に接続されたｎウェル接続、
前記データ出力端子に接続された第２の電極、およびト
ランジスタ１３６の第１の電極に接続されたゲート電極
を有する。ｐチャネルトランジスタ１６０は前記ｎウェ
ル導体に接続された第１の電極、ｎウェル導体に接続さ
れたｎウェル接続、前記データ接続端子に接続された第
２の電極、および前記電圧Ｖｄｄを受けるためのゲート
電極を有する。トランジスタ１５０，１５２，１５４お
よび１６０は基板内の同じｎウェル拡散領域内に形成さ
れることが好ましいが、もちろん別個のｎウェルを使用
しかつ基板上に横たわる導電層を介して図５に示される
ように相互接続することもできる。好ましくは、トラン
ジスタ１０７，１３４，１４８および回路部分８０の各
トランジスタは全て単一のｎウェル拡散領域内に形成さ
れる。
【００３２】回路部分７０，７５および８０は一緒にな
って前記データ出力を論理ハイの値にドライブするため
の回路を提供する。Ｖｄｄは好ましくは３．３ボルトで
あるが、電源電位として任意の電圧を使用することがで
きる。グランドは通常ゼロボルトを表わすが、任意の電
圧でも良い。前記電源電圧は１つの発生源によって提供
しても良く、あるいは各々独立の分離された電源接続と
することもできる。前記グランド端子は単一の信号グラ
ンド接続でも良く、あるいは２つまたはそれ以上の独立
の／分離されたグランド接続でも良い。さらに、トラン
ジスタ１３４，１３６，１４８，１５０，１５２および
１５４を接続するために使用されている導体はドライブ
−ハイ（Ｄｒｉｖｅ−Ｈｉ）制御信号と称される。
って前記データ出力を論理ハイの値にドライブするため
の回路を提供する。Ｖｄｄは好ましくは３．３ボルトで
あるが、電源電位として任意の電圧を使用することがで
きる。グランドは通常ゼロボルトを表わすが、任意の電
圧でも良い。前記電源電圧は１つの発生源によって提供
しても良く、あるいは各々独立の分離された電源接続と
することもできる。前記グランド端子は単一の信号グラ
ンド接続でも良く、あるいは２つまたはそれ以上の独立
の／分離されたグランド接続でも良い。さらに、トラン
ジスタ１３４，１３６，１４８，１５０，１５２および
１５４を接続するために使用されている導体はドライブ
−ハイ（Ｄｒｉｖｅ−Ｈｉ）制御信号と称される。
【００３３】回路部分９０はｐチャネルトランジスタ１
１８を有し、該ｐチャネルトランジスタ１１８は電源電
圧Ｖｄｄを受けるための第１の電極、第２の電極、およ
び前記データ入力信号に接続されたゲート電極を有す
る。ｎチャネルトランジスタ１２０はトランジスタ１１
８の第２の電極に接続された第１の電極、第２の電極、
および前記データ入力信号に接続されたゲート電極を有
する。ｎチャネルトランジスタ１２２は前記トランジス
タ１２０の第２の電極に接続された第１の電極、グラン
ド電位を受けるための第２の電極、および出力イネーブ
ル信号を受けるためのゲート電極を有する。ｐチャネル
トランジスタ１３０は電源電圧Ｖｄｄを受けるための第
１の電極、トランジスタ１１８の第２の電極に接続され
た第２の電極、および前記出力イネーブルに接続された
ゲート電極を有する。一般に、トランジスタ１１８，１
２０，１２２および１３０は前記信号データ入力および
出力イネーブルに対しＮＡＮＤ機能を達成する。
１８を有し、該ｐチャネルトランジスタ１１８は電源電
圧Ｖｄｄを受けるための第１の電極、第２の電極、およ
び前記データ入力信号に接続されたゲート電極を有す
る。ｎチャネルトランジスタ１２０はトランジスタ１１
８の第２の電極に接続された第１の電極、第２の電極、
および前記データ入力信号に接続されたゲート電極を有
する。ｎチャネルトランジスタ１２２は前記トランジス
タ１２０の第２の電極に接続された第１の電極、グラン
ド電位を受けるための第２の電極、および出力イネーブ
ル信号を受けるためのゲート電極を有する。ｐチャネル
トランジスタ１３０は電源電圧Ｖｄｄを受けるための第
１の電極、トランジスタ１１８の第２の電極に接続され
た第２の電極、および前記出力イネーブルに接続された
ゲート電極を有する。一般に、トランジスタ１１８，１
２０，１２２および１３０は前記信号データ入力および
出力イネーブルに対しＮＡＮＤ機能を達成する。
【００３４】回路部分９５は、電圧Ｖｄｄを受けるため
の第１の電極、第２の電極、および前記トランジスタ１
３０の第２の電極に接続されたゲート電極を有するｐチ
ャネルトランジスタ１４０を有する。ｎチャネルトラン
ジスタ１４２は該トランジスタ１４０の第２の電極に接
続された第１の電極、グランド信号を受けるための第２
の電極、およびトランジスタ１３０の第２の電極に接続
されたゲート電極を有する。一般に、回路部分９５はイ
ンバータとして機能しかつドライブ−ロー（Ｄｒｉｖｅ
−Ｌｏ）制御信号を発生する。
の第１の電極、第２の電極、および前記トランジスタ１
３０の第２の電極に接続されたゲート電極を有するｐチ
ャネルトランジスタ１４０を有する。ｎチャネルトラン
ジスタ１４２は該トランジスタ１４０の第２の電極に接
続された第１の電極、グランド信号を受けるための第２
の電極、およびトランジスタ１３０の第２の電極に接続
されたゲート電極を有する。一般に、回路部分９５はイ
ンバータとして機能しかつドライブ−ロー（Ｄｒｉｖｅ
−Ｌｏ）制御信号を発生する。
【００３５】回路部分１００は前記データ出力に接続さ
れた第１の電極、第２の電極、および電圧Ｖｄｄを受け
るためのゲート電極を備えたｎチャネルトランジスタ１
５６を有する。ｎチャネルトランジスタ１５８は前記ト
ランジスタ１５６の第２の電極に接続された第１の電
極、グランドに接続された第２の電極、および前記ドラ
イブ−ロー信号を受けるためのゲート電極を有する。
れた第１の電極、第２の電極、および電圧Ｖｄｄを受け
るためのゲート電極を備えたｎチャネルトランジスタ１
５６を有する。ｎチャネルトランジスタ１５８は前記ト
ランジスタ１５６の第２の電極に接続された第１の電
極、グランドに接続された第２の電極、および前記ドラ
イブ−ロー信号を受けるためのゲート電極を有する。
【００３６】回路部分９０，９５および１００は集合的
に使用されて論理ゼロをデータ出力を通って供給する。
したがって、回路部分９０，９５および１００は図５に
おいてプルダウン機能を提供する。
に使用されて論理ゼロをデータ出力を通って供給する。
したがって、回路部分９０，９５および１００は図５に
おいてプルダウン機能を提供する。
【００３７】図５は、本発明に係わる出力バッファの反
転構成を示す。説明の目的で、電源電圧、Ｖｄｄ、は
３．３ボルトであるものと仮定され、かつデータ出力
（Ｄａｔａ Ｏｕｔｐｕｔ）ノードはデータ線導体に接
続されており、該データ線導体は、次に、電源電圧が５
ボルトである外部の別のドライバに接続できるものとす
る。この説明における例は３．３ボルトのドライバがデ
ータ線を介して５ボルトのドライバにインタフェースす
るものであるが、同じ発明は他の電圧レベルおよび第１
のドライバが電源電圧が該第１のドライバのものより高
い他の外部のドライバにインタフェースする他の状況に
も容易に適用可能である（例えば、図５のドライバの電
源電圧が２．５ボルトであり、かつ前記外部ドライバの
電源電圧が３．３ボルトである場合、その他）。
転構成を示す。説明の目的で、電源電圧、Ｖｄｄ、は
３．３ボルトであるものと仮定され、かつデータ出力
（Ｄａｔａ Ｏｕｔｐｕｔ）ノードはデータ線導体に接
続されており、該データ線導体は、次に、電源電圧が５
ボルトである外部の別のドライバに接続できるものとす
る。この説明における例は３．３ボルトのドライバがデ
ータ線を介して５ボルトのドライバにインタフェースす
るものであるが、同じ発明は他の電圧レベルおよび第１
のドライバが電源電圧が該第１のドライバのものより高
い他の外部のドライバにインタフェースする他の状況に
も容易に適用可能である（例えば、図５のドライバの電
源電圧が２．５ボルトであり、かつ前記外部ドライバの
電源電圧が３．３ボルトである場合、その他）。
【００３８】図５のドライバの動作は次のように説明で
きる。該ドライバが標準的な機能（すなわち、３．３ボ
ルトを３．３ボルトにインタフェースし、あるいは５ボ
ルトを５ボルトにインタフェースする）を行なっている
場合、該ドライバは知られたバッファ回路と同様に動作
する。以下の説明は３．３ボルトの出力バッファを５．
０ボルトの外部ドライバ（あるいは、同様の電源電圧の
相違を有する回路）にインタフェースするために独自の
機能を行なう場合に、新規な方法で、どのようにして前
記ドライバが動作するかを説明する。以下の説明は前記
ドライバが始めにハイインピーダンス状態であるものと
前もって仮定する。ハイインピーダンス状態は前記ドラ
イブ−ハイ信号が３．３ボルトでありかつ前記ドライブ
−ロー信号がゼロボルトであることを意味する。
きる。該ドライバが標準的な機能（すなわち、３．３ボ
ルトを３．３ボルトにインタフェースし、あるいは５ボ
ルトを５ボルトにインタフェースする）を行なっている
場合、該ドライバは知られたバッファ回路と同様に動作
する。以下の説明は３．３ボルトの出力バッファを５．
０ボルトの外部ドライバ（あるいは、同様の電源電圧の
相違を有する回路）にインタフェースするために独自の
機能を行なう場合に、新規な方法で、どのようにして前
記ドライバが動作するかを説明する。以下の説明は前記
ドライバが始めにハイインピーダンス状態であるものと
前もって仮定する。ハイインピーダンス状態は前記ドラ
イブ−ハイ信号が３．３ボルトでありかつ前記ドライブ
−ロー信号がゼロボルトであることを意味する。
【００３９】外部ドライバ（図示せず）が前記出力ノー
ドを、例えば、３．３ボルトから５．０ボルトへとドラ
イブした時、トランジスタ１６０は前記出力ノードの電
圧（すなわち、データ出力）が（Ｖｄｄ＋｜Ｖｔｐ｜）
より上昇した場合にターンオンし、この場合｜Ｖｔｐ｜
はｐチャネルトランジスタ１６０のしきい値電圧の大き
さである。電荷が前記データ出力ノードからｎウェルノ
ードへと流れ、これらの２つのノードの電圧を等しくす
る。前記ｎウェルの電圧が（Ｖｄｄ＋｜Ｖｔｐ｜）より
高く上昇した時、トランジスタ１５２および１０７はタ
ーンオンする。電荷が前記ｎウェルから前記ドライブ−
ハイ制御信号ノードへとかつ図５のノードＡへと流れ、
これらのノードの電圧を等しくする。前記データ出力ノ
ードの電圧がさらに５ボルトまでドライブされた時、前
記データ出力ノード、前記ｎウェル、前記ドライブ−ハ
イ制御信号ノード、およびノードＡの電圧は等しい状態
に留まっている。この電圧構成はトランジスタ１３４お
よび１５４がオフであることを保証する。したがって、
トランジスタ１３４および１５４は出力ノードから前記
Ｖｄｄ電源へと電流を導かない。また、トランジスタ１
５０はオフとなっている。したがって、前記ｎウェルか
ら前記Ｖｄｄ電源へは大きな電流のリーケージ経路はな
い。したがって、本ドライバは前に述べた両立性の問題
を解決する。
ドを、例えば、３．３ボルトから５．０ボルトへとドラ
イブした時、トランジスタ１６０は前記出力ノードの電
圧（すなわち、データ出力）が（Ｖｄｄ＋｜Ｖｔｐ｜）
より上昇した場合にターンオンし、この場合｜Ｖｔｐ｜
はｐチャネルトランジスタ１６０のしきい値電圧の大き
さである。電荷が前記データ出力ノードからｎウェルノ
ードへと流れ、これらの２つのノードの電圧を等しくす
る。前記ｎウェルの電圧が（Ｖｄｄ＋｜Ｖｔｐ｜）より
高く上昇した時、トランジスタ１５２および１０７はタ
ーンオンする。電荷が前記ｎウェルから前記ドライブ−
ハイ制御信号ノードへとかつ図５のノードＡへと流れ、
これらのノードの電圧を等しくする。前記データ出力ノ
ードの電圧がさらに５ボルトまでドライブされた時、前
記データ出力ノード、前記ｎウェル、前記ドライブ−ハ
イ制御信号ノード、およびノードＡの電圧は等しい状態
に留まっている。この電圧構成はトランジスタ１３４お
よび１５４がオフであることを保証する。したがって、
トランジスタ１３４および１５４は出力ノードから前記
Ｖｄｄ電源へと電流を導かない。また、トランジスタ１
５０はオフとなっている。したがって、前記ｎウェルか
ら前記Ｖｄｄ電源へは大きな電流のリーケージ経路はな
い。したがって、本ドライバは前に述べた両立性の問題
を解決する。
【００４０】外部ドライバ（図示せず）が前記出力ノー
ドを５ボルトからゼロボルトへと戻るようドライブした
時、電荷は前記ｎウェルからトランジスタ１６０を通り
データ出力ノードへと流れ始める。したがって、前記ｎ
ウェルの電圧は降下し始める。電荷は前記ドライブ−ハ
イ制御信号ノードおよび図５のノードＡから、それぞ
れ、トランジスタ１５２および１０７を通り前記ｎウェ
ルに流れ始める。したがって、前記ドライブ−ハイ制御
信号ノードおよびノードＡの電圧は降下し始める。デー
タ出力ノードの電圧がさらにゼロボルト（すなわち、グ
ランド）へ向けて降下するようドライブされると、前記
データ出力ノード、前記ｎウェル、前記ドライブ−ハイ
制御信号ノード、およびノードＡの電圧はこれらのノー
ドの電圧がほぼ３．９ボルト（Ｖｄｄ＋｜Ｖｔｐ｜）に
なるまで等しい状態に留まっている。この時点で、トラ
ンジスタ１６０，１５２および１０７はターンオフす
る。前記ドライブ−ハイ制御信号ノード、ノードＡ、お
よびｎウェルの電圧はほぼ３．９ボルトの最終値へと落
ち着き、一方前記データ出力ノードの電圧はゼロボルト
へと低下するようドライブされる。
ドを５ボルトからゼロボルトへと戻るようドライブした
時、電荷は前記ｎウェルからトランジスタ１６０を通り
データ出力ノードへと流れ始める。したがって、前記ｎ
ウェルの電圧は降下し始める。電荷は前記ドライブ−ハ
イ制御信号ノードおよび図５のノードＡから、それぞ
れ、トランジスタ１５２および１０７を通り前記ｎウェ
ルに流れ始める。したがって、前記ドライブ−ハイ制御
信号ノードおよびノードＡの電圧は降下し始める。デー
タ出力ノードの電圧がさらにゼロボルト（すなわち、グ
ランド）へ向けて降下するようドライブされると、前記
データ出力ノード、前記ｎウェル、前記ドライブ−ハイ
制御信号ノード、およびノードＡの電圧はこれらのノー
ドの電圧がほぼ３．９ボルト（Ｖｄｄ＋｜Ｖｔｐ｜）に
なるまで等しい状態に留まっている。この時点で、トラ
ンジスタ１６０，１５２および１０７はターンオフす
る。前記ドライブ−ハイ制御信号ノード、ノードＡ、お
よびｎウェルの電圧はほぼ３．９ボルトの最終値へと落
ち着き、一方前記データ出力ノードの電圧はゼロボルト
へと低下するようドライブされる。
【００４１】前記外部ドライバ（図５には示されていな
いが前記データ出力の外部に結合されている）が前記出
力ノードを５ボルトに充電しかつ該ドライバの次の動作
は出力を３．３ボルトにドライブすることである場合、
出力段トランジスタは前記ゲート酸化物電圧が過剰に高
いレベルに到達することを防止する（すなわち、損傷を
生じる電界が最小に保たれる）。始めは、前記ドライブ
−ハイ制御信号ノード、ノードＡ、および前記ｎウェル
の電圧は５ボルトである。この遷移においては、前記デ
ータ入力（データ入力の相補）信号電圧は３．３ボルト
であり、かつ出力イネーブル信号電圧はゼロボルトから
３．３ボルトへと上昇する。トランジスタ１３８はター
ンオンし、前記ドライブ−ハイ制御信号ノードを放電す
る。トランジスタ１５２はオンとなり、前記ドライブ−
ハイ制御信号ノードが放電するに応じて前記ｎウェルが
放電することを保証する。トランジスタ１６０はターン
オンし、かつ前記データ出力ノードを放電し始めるが、
データ出力電圧はほぼ５ボルトに留まっており、それは
データ出力ノードの大きな容量のためである。ドライブ
−ハイ制御信号ノードの電圧がほぼ２．７ボルト（Ｖｄ
ｄ−｜Ｖｔｐ｜）へと低下した時、トランジスタ１５０
は前記ｎウェルの電圧を３．３ボルトにクランプし、か
つプルアップトランジスタ１５４がターンオンして前記
出力電圧を５ボルトから３．３ボルトへと放電する。前
記出力イネーブル信号電圧がゼロボルトから３．３ボル
トへと上昇した時、トランジスタ１１０もまたターンオ
ンし、ノードＡを放電する。ノードＡは前記ドライブ−
ハイ制御信号ノードの放電速度よりも低速あるいは同等
の速度で放電する。したがって、本ドライバは過剰に高
いゲート酸化物電圧がこの遷移の間に形成されるのを防
止し、知られた出力／入力バッファに対し増大した信頼
性および低減された酸化物ブレークダウンを提供する。
いが前記データ出力の外部に結合されている）が前記出
力ノードを５ボルトに充電しかつ該ドライバの次の動作
は出力を３．３ボルトにドライブすることである場合、
出力段トランジスタは前記ゲート酸化物電圧が過剰に高
いレベルに到達することを防止する（すなわち、損傷を
生じる電界が最小に保たれる）。始めは、前記ドライブ
−ハイ制御信号ノード、ノードＡ、および前記ｎウェル
の電圧は５ボルトである。この遷移においては、前記デ
ータ入力（データ入力の相補）信号電圧は３．３ボルト
であり、かつ出力イネーブル信号電圧はゼロボルトから
３．３ボルトへと上昇する。トランジスタ１３８はター
ンオンし、前記ドライブ−ハイ制御信号ノードを放電す
る。トランジスタ１５２はオンとなり、前記ドライブ−
ハイ制御信号ノードが放電するに応じて前記ｎウェルが
放電することを保証する。トランジスタ１６０はターン
オンし、かつ前記データ出力ノードを放電し始めるが、
データ出力電圧はほぼ５ボルトに留まっており、それは
データ出力ノードの大きな容量のためである。ドライブ
−ハイ制御信号ノードの電圧がほぼ２．７ボルト（Ｖｄ
ｄ−｜Ｖｔｐ｜）へと低下した時、トランジスタ１５０
は前記ｎウェルの電圧を３．３ボルトにクランプし、か
つプルアップトランジスタ１５４がターンオンして前記
出力電圧を５ボルトから３．３ボルトへと放電する。前
記出力イネーブル信号電圧がゼロボルトから３．３ボル
トへと上昇した時、トランジスタ１１０もまたターンオ
ンし、ノードＡを放電する。ノードＡは前記ドライブ−
ハイ制御信号ノードの放電速度よりも低速あるいは同等
の速度で放電する。したがって、本ドライバは過剰に高
いゲート酸化物電圧がこの遷移の間に形成されるのを防
止し、知られた出力／入力バッファに対し増大した信頼
性および低減された酸化物ブレークダウンを提供する。
【００４２】図６は、Ｘ−Ｙのグラフで、外部ドライバ
（図５には示されていない）が出力ノードを５．５ボル
トに充電した後に図５のドライバがデータ出力を電源電
圧Ｖｄｄにドライブする場合の該ドライバの動作のシミ
ュレーション結果のプロットを示す。このシミュレーシ
ョンに対しては、電源電圧、Ｖｄｄ、は３．６ボルトで
あり、かつ外部ドライバの電源電圧は５．５ボルトであ
る。ここに与えられているプロセスパラメータおよび寄
生パラメータの双方は０．５ミクロンのプロセスにおけ
る最悪の場合の速度に対するものであり、かつシミュレ
ーション温度はセ氏１３５度である。前記シミュレート
された一組の条件はデータ遷移の間に回路において過剰
な高い電圧を発生するための最悪の筋書きである。この
シミュレーションに対しては、出力ノードには、伝送ラ
インが取り付けられ、該伝送ラインの特性インピーダン
スは２５オームでありその一方向遅延時間は２．５ナノ
セカンドである。シミュレーションのための初期条件は
前記データ出力ノード、前記ｎウェル、前記ドライブ−
ハイ制御信号ノード、およびノードＡの電圧が５．５ボ
ルトであり、かつデータ入力（すなわち、データ入力の
反転）信号電圧が３．６ボルトである。前記遷移はシミ
ュレーションの８０ナノセカンドの時点で発生している
（図６を参照）。この８０ナノセカンドの時点で、前記
出力イネーブル信号電圧はゼロボルトから３．６ボルト
へとほぼ１ナノセカンドでリニアに上昇する。
（図５には示されていない）が出力ノードを５．５ボル
トに充電した後に図５のドライバがデータ出力を電源電
圧Ｖｄｄにドライブする場合の該ドライバの動作のシミ
ュレーション結果のプロットを示す。このシミュレーシ
ョンに対しては、電源電圧、Ｖｄｄ、は３．６ボルトで
あり、かつ外部ドライバの電源電圧は５．５ボルトであ
る。ここに与えられているプロセスパラメータおよび寄
生パラメータの双方は０．５ミクロンのプロセスにおけ
る最悪の場合の速度に対するものであり、かつシミュレ
ーション温度はセ氏１３５度である。前記シミュレート
された一組の条件はデータ遷移の間に回路において過剰
な高い電圧を発生するための最悪の筋書きである。この
シミュレーションに対しては、出力ノードには、伝送ラ
インが取り付けられ、該伝送ラインの特性インピーダン
スは２５オームでありその一方向遅延時間は２．５ナノ
セカンドである。シミュレーションのための初期条件は
前記データ出力ノード、前記ｎウェル、前記ドライブ−
ハイ制御信号ノード、およびノードＡの電圧が５．５ボ
ルトであり、かつデータ入力（すなわち、データ入力の
反転）信号電圧が３．６ボルトである。前記遷移はシミ
ュレーションの８０ナノセカンドの時点で発生している
（図６を参照）。この８０ナノセカンドの時点で、前記
出力イネーブル信号電圧はゼロボルトから３．６ボルト
へとほぼ１ナノセカンドでリニアに上昇する。
【００４３】ラインＡは前記ｎウェルと前記ドライブ−
ハイ制御信号ノードとの間の電圧差を示す。ラインＡは
（ドライブ−ハイの電位−ｎウェルの電位）である。こ
の電圧差はプルアップトランジスタ１５４のゲート酸化
膜にかかる電圧である。図６に示された遷移の間に、前
記電圧差はほぼ３．６ボルトの最終値に落ち着く前にほ
ぼ４．０ボルトの最大値に到達する。本プロットにおけ
るラインＢは前記ｎウェルとノードＡの間の電圧差（す
なわち、｛ノードＡの電位−ｎウェルの電位｝）を示し
ている。この電圧差はトランジスタ１３４のゲート酸化
膜にかかる電圧である。図６の遷移の間に、この電圧差
はまたほぼ３．６ボルトの最終値に落ち着く前にほぼ
４．０ボルトの最大値に到達する。これらの結果におけ
る電圧レベルはゲート酸化膜のブレークダウン電圧（薄
いゲート酸化膜であっても）より充分低くかつ信頼性低
下のしきい値電圧よりも低い。これらの結果は本ドライ
バが回路において過剰に高い電圧が形成されるのを防止
することを示しており、これは本ドライバを高度に信頼
性あるものとする１つの特性である。
ハイ制御信号ノードとの間の電圧差を示す。ラインＡは
（ドライブ−ハイの電位−ｎウェルの電位）である。こ
の電圧差はプルアップトランジスタ１５４のゲート酸化
膜にかかる電圧である。図６に示された遷移の間に、前
記電圧差はほぼ３．６ボルトの最終値に落ち着く前にほ
ぼ４．０ボルトの最大値に到達する。本プロットにおけ
るラインＢは前記ｎウェルとノードＡの間の電圧差（す
なわち、｛ノードＡの電位−ｎウェルの電位｝）を示し
ている。この電圧差はトランジスタ１３４のゲート酸化
膜にかかる電圧である。図６の遷移の間に、この電圧差
はまたほぼ３．６ボルトの最終値に落ち着く前にほぼ
４．０ボルトの最大値に到達する。これらの結果におけ
る電圧レベルはゲート酸化膜のブレークダウン電圧（薄
いゲート酸化膜であっても）より充分低くかつ信頼性低
下のしきい値電圧よりも低い。これらの結果は本ドライ
バが回路において過剰に高い電圧が形成されるのを防止
することを示しており、これは本ドライバを高度に信頼
性あるものとする１つの特性である。
【００４４】比較のため、図７は図５に示されたドライ
バと同様の寸法とした図４に示される伝統的なドライバ
の同じシミュレーション結果のプロットを示す。該プロ
ットにおける実線はｐチャネルプルアップトランジスタ
６６のゲート酸化膜にかかる電圧差（すなわち、｛ノー
ド６の電位−ｖｆウェル｝）を示す。該電圧は４．７ボ
ルトの最大値に到達する。図５に示されたドライバは前
記プルアップトランジスタに最大電圧ストレスを与え、
これはほぼ図４のドライバのものより０．７ボルト低い
電圧に等しい。この低減された電圧は図５のドライバに
図４に示されたドライバのものより大きな信頼性を与え
る。
バと同様の寸法とした図４に示される伝統的なドライバ
の同じシミュレーション結果のプロットを示す。該プロ
ットにおける実線はｐチャネルプルアップトランジスタ
６６のゲート酸化膜にかかる電圧差（すなわち、｛ノー
ド６の電位−ｖｆウェル｝）を示す。該電圧は４．７ボ
ルトの最大値に到達する。図５に示されたドライバは前
記プルアップトランジスタに最大電圧ストレスを与え、
これはほぼ図４のドライバのものより０．７ボルト低い
電圧に等しい。この低減された電圧は図５のドライバに
図４に示されたドライバのものより大きな信頼性を与え
る。
【００４５】図５のドライバは図１〜図４のドライバに
対しいくつかの利点を有し、かつ図１〜図４に関して説
明した不都合を解決する。例えば、図５のドライバは図
１の簡単なかつ不適切なドライバよりも大幅に改善され
ている。さらに、該ドライバは図２のドライバに関して
説明した問題を除去する。図５のドライバはプルアップ
経路に１つのトランジスタのみを使用し、シリコン基板
表面積の増大を避け、電力の増大を避け、かつ大きな電
力および大きな表面積に関連する他の知られた問題に対
し改善を与える。図５のドライバはゲートがデータ出力
ノードに直接接続されたトランジスタを持たず、それに
よって図２のドライバの関連する静電気的放電（ＥＳ
Ｄ）に対するがん丈さの問題を避けることができる。本
ドライバは過剰な高いゲート酸化膜電圧が図２の種々の
トランジスタにおいて発生する状況を処置する備えを有
しており、それによって関連する信頼性の問題を除去す
る。
対しいくつかの利点を有し、かつ図１〜図４に関して説
明した不都合を解決する。例えば、図５のドライバは図
１の簡単なかつ不適切なドライバよりも大幅に改善され
ている。さらに、該ドライバは図２のドライバに関して
説明した問題を除去する。図５のドライバはプルアップ
経路に１つのトランジスタのみを使用し、シリコン基板
表面積の増大を避け、電力の増大を避け、かつ大きな電
力および大きな表面積に関連する他の知られた問題に対
し改善を与える。図５のドライバはゲートがデータ出力
ノードに直接接続されたトランジスタを持たず、それに
よって図２のドライバの関連する静電気的放電（ＥＳ
Ｄ）に対するがん丈さの問題を避けることができる。本
ドライバは過剰な高いゲート酸化膜電圧が図２の種々の
トランジスタにおいて発生する状況を処置する備えを有
しており、それによって関連する信頼性の問題を除去す
る。
【００４６】図５のドライバは図３の回路における問題
を避けることができる。図５のドライバはｎウェルのバ
イアス電圧を提供するために専用のピンを必要としな
い。該ドライバは図３の種々のトランジスタにおいて過
剰に高いゲート酸化膜電圧が発生する条件を処置する備
えを有しており、それによって関連する信頼性の問題を
除去する。図５のドライバは図５の該ドライバが５ボル
トの出力電圧とともにハイインピーダンス状態にある場
合にリーケージ経路を持たない。一般に、図５のドライ
バは図３のドライバよりもはるかに優れている。
を避けることができる。図５のドライバはｎウェルのバ
イアス電圧を提供するために専用のピンを必要としな
い。該ドライバは図３の種々のトランジスタにおいて過
剰に高いゲート酸化膜電圧が発生する条件を処置する備
えを有しており、それによって関連する信頼性の問題を
除去する。図５のドライバは図５の該ドライバが５ボル
トの出力電圧とともにハイインピーダンス状態にある場
合にリーケージ経路を持たない。一般に、図５のドライ
バは図３のドライバよりもはるかに優れている。
【００４７】図５のドライバは図４のドライバの問題を
も解決する。図５のドライバはゲートが出力ノードに接
続されたトランジスタを持たず、関連する静電気的放電
（ＥＳＤ）に対するがん丈さの問題を除去する。図５の
ドライバはプルアップトランジスタ１５４をターンオフ
する上での制約を持たず、それによって図４に関して説
明した関連するクロスオーバ電流の問題を除去する。図
５のドライバは、上に述べたように、図４の回路におい
て過剰な高いゲート酸化膜電圧が発生する状況を処置す
る備えを有しており、それによって種々の関連する信頼
性の問題を除去する。
も解決する。図５のドライバはゲートが出力ノードに接
続されたトランジスタを持たず、関連する静電気的放電
（ＥＳＤ）に対するがん丈さの問題を除去する。図５の
ドライバはプルアップトランジスタ１５４をターンオフ
する上での制約を持たず、それによって図４に関して説
明した関連するクロスオーバ電流の問題を除去する。図
５のドライバは、上に述べたように、図４の回路におい
て過剰な高いゲート酸化膜電圧が発生する状況を処置す
る備えを有しており、それによって種々の関連する信頼
性の問題を除去する。
【００４８】回路部分７０は上に述べたものに加えて他
の有利な機能を達成する。図５のドライバがデータ出力
ラインにデータをドライブしている時、出力イネーブル
の電圧はゼロボルトでありかつプリコンディションの電
圧はＶｄｄである。トランジスタ１１０のゲートの電圧
はＶｄｄであり、かつトランジスタ１０４のゲートの電
圧はゼロボルトである。トランジスタ１１０はオンであ
り、かつトランジスタ１０４はオフである。したがっ
て、ノードＡの電圧はゼロボルトである。トランジスタ
１３４はオンであり、ドライブ−ハイ信号がトランジス
タ１３２および１３８によって制御できるようにする。
の有利な機能を達成する。図５のドライバがデータ出力
ラインにデータをドライブしている時、出力イネーブル
の電圧はゼロボルトでありかつプリコンディションの電
圧はＶｄｄである。トランジスタ１１０のゲートの電圧
はＶｄｄであり、かつトランジスタ１０４のゲートの電
圧はゼロボルトである。トランジスタ１１０はオンであ
り、かつトランジスタ１０４はオフである。したがっ
て、ノードＡの電圧はゼロボルトである。トランジスタ
１３４はオンであり、ドライブ−ハイ信号がトランジス
タ１３２および１３８によって制御できるようにする。
【００４９】もしドライバの次の動作が該ドライバをト
ライステートにすることであれば、出力イネーブルの電
圧はＶｄｄからゼロボルトへと低下し、かつ＊出力イネ
ーブルの電圧はゼロボルトからＶｄｄへと上昇する。ト
ランジスタ１１２はターンオフし、かつトランジスタ１
２６はターンオンする。トランジスタ１３２および１３
８のゲートである共通ノードはゼロボルトへと放電し、
トランジスタ１３８をオフにしかつトランジスタ１３２
をオンとする。トランジスタ１３２および１３４はオン
であるから、ドライブ−ハイの電圧はＶｄｄまで上昇
し、トランジスタ１５４をオフにしかつドライバをトラ
イステートにする。同時に、ＮＡＮＤゲート１０１はト
ランジスタ１１０のゲートの電圧をゼロボルトにドライ
ブし、トランジスタ１１０をオフにする。インバータ１
０２はトランジスタ１０４のゲートの電圧をＶｄｄにド
ライブし、トランジスタ１０４をオンにする。この回路
構成のため、ドライブ−ハイはノードＡの電圧が上昇し
始める前に完全に否定される。ノードＡの電圧はトラン
ジスタ１０４および１０６のボディ効果のため（Ｖｄｄ
−｜Ｖｔｎ，ｂｏｄｙ｜）まで上昇する。｜Ｖｔｎ，ｂ
ｏｄｙ｜＞｜Ｖｔｐ｜であるから、トランジスタ１３４
はわずかにオンとなり、トランジスタ１３２がドライブ
−ハイの電圧をＶｄｄに維持できるようにする。トラン
ジスタ１５４はオフに留まり、かつドライバはトライス
テート状態に留まる。
ライステートにすることであれば、出力イネーブルの電
圧はＶｄｄからゼロボルトへと低下し、かつ＊出力イネ
ーブルの電圧はゼロボルトからＶｄｄへと上昇する。ト
ランジスタ１１２はターンオフし、かつトランジスタ１
２６はターンオンする。トランジスタ１３２および１３
８のゲートである共通ノードはゼロボルトへと放電し、
トランジスタ１３８をオフにしかつトランジスタ１３２
をオンとする。トランジスタ１３２および１３４はオン
であるから、ドライブ−ハイの電圧はＶｄｄまで上昇
し、トランジスタ１５４をオフにしかつドライバをトラ
イステートにする。同時に、ＮＡＮＤゲート１０１はト
ランジスタ１１０のゲートの電圧をゼロボルトにドライ
ブし、トランジスタ１１０をオフにする。インバータ１
０２はトランジスタ１０４のゲートの電圧をＶｄｄにド
ライブし、トランジスタ１０４をオンにする。この回路
構成のため、ドライブ−ハイはノードＡの電圧が上昇し
始める前に完全に否定される。ノードＡの電圧はトラン
ジスタ１０４および１０６のボディ効果のため（Ｖｄｄ
−｜Ｖｔｎ，ｂｏｄｙ｜）まで上昇する。｜Ｖｔｎ，ｂ
ｏｄｙ｜＞｜Ｖｔｐ｜であるから、トランジスタ１３４
はわずかにオンとなり、トランジスタ１３２がドライブ
−ハイの電圧をＶｄｄに維持できるようにする。トラン
ジスタ１５４はオフに留まり、かつドライバはトライス
テート状態に留まる。
【００５０】上に述べたように、ドライバがトライステ
ート状態にあるとき、外部ドライバ（図示せず）は出力
をＶｄｄより上にドライブし、ノードＡの電圧はＶｄｄ
より高く外部ドライブされる値に上昇する。もし外部ド
ライバが次に出力をＶｄｄへと戻るようドライブすれ
ば、ノードＡの電圧は（Ｖｄｄ＋｜Ｖｔｐ｜）へと落ち
着くであろう。この場合、トランジスタ１３４はオフで
あり、トランジスタ１３２が前記ドライブ−ハイ信号を
Ｖｄｄへとドライブするのを防止する。
ート状態にあるとき、外部ドライバ（図示せず）は出力
をＶｄｄより上にドライブし、ノードＡの電圧はＶｄｄ
より高く外部ドライブされる値に上昇する。もし外部ド
ライバが次に出力をＶｄｄへと戻るようドライブすれ
ば、ノードＡの電圧は（Ｖｄｄ＋｜Ｖｔｐ｜）へと落ち
着くであろう。この場合、トランジスタ１３４はオフで
あり、トランジスタ１３２が前記ドライブ−ハイ信号を
Ｖｄｄへとドライブするのを防止する。
【００５１】もし電荷がドライブ−ハイ信号からリーク
して抜け始めれば、かつそのノードの電圧が降下し始め
れば、回路部分７５はトランジスタ１５４をターンオン
しかつ前記所望のトライステート条件に反するように前
記電圧が低下するのを防止する。出力イネーブルの電圧
はＶｄｄでありかつプリコンディションの電圧はＶｄｄ
であるから、トランジスタ１４６のゲートの電圧はゼロ
ボルトであり、かつトランジスタ１４６はオンとなって
いる。もしドライブ−ハイの電圧が（Ｖｄｄ−｜Ｖｔｐ
｜）より低下すれば、トランジスタ１４８はターンオン
する。電荷はトランジスタ１４６および１４８を通って
前記ドライブ−ハイノードへと流れ、その電圧を（Ｖｄ
ｄ−｜Ｖｔｐ｜）まで戻して上昇させかつトランジスタ
１５４をオフに保つ。
して抜け始めれば、かつそのノードの電圧が降下し始め
れば、回路部分７５はトランジスタ１５４をターンオン
しかつ前記所望のトライステート条件に反するように前
記電圧が低下するのを防止する。出力イネーブルの電圧
はＶｄｄでありかつプリコンディションの電圧はＶｄｄ
であるから、トランジスタ１４６のゲートの電圧はゼロ
ボルトであり、かつトランジスタ１４６はオンとなって
いる。もしドライブ−ハイの電圧が（Ｖｄｄ−｜Ｖｔｐ
｜）より低下すれば、トランジスタ１４８はターンオン
する。電荷はトランジスタ１４６および１４８を通って
前記ドライブ−ハイノードへと流れ、その電圧を（Ｖｄ
ｄ−｜Ｖｔｐ｜）まで戻して上昇させかつトランジスタ
１５４をオフに保つ。
【００５２】図８は、本発明に係わる別の出力ドライバ
を示す。図８のトランジスタの多くは図５のトランジス
タと同様のものであり、かつしたがって同じ番号が付さ
れている。トランジスタ１０４，１０６，１０７，１０
８，１１０，１３２，１３４，１３６，１３８，１５
０，１５２，１５４，１５６，１５８および１６０およ
び回路部分９５は図５を参照して示しかつ説明した。図
８の回路は３つのトランジスタ１７０，１７２および１
７４、ＮＯＲゲート１６４、およびインバータ１６６を
図５に示されかつ上に挙げたトランジスタに付加してい
る。トランジスタ１７０はトランジスタ１３４のゲート
電極に接続された第１の電極、第２の電極、およびＶｄ
ｄに接続されたゲート電極を有する。トランジスタ１７
２はトランジスタ１７０の第２の電極に接続された第１
の電極、第２の電極、およびトランジスタ１７２の第２
の電極に接続されたゲート電極を有する。トランジスタ
１７４はトランジスタ１７２の第２の電極に接続された
第１の電極、グランドに接続された第２の電極、および
トランジスタ１０４のゲート電極に接続されたゲート電
極を有する。ＮＯＲゲート１６４は前記出力イネーブル
に接続された第１の入力、第２の入力、およびトランジ
スタ１７４のゲート電極に接続された出力を有する。イ
ンバータ１６６はトランジスタ１３８のゲート電極に接
続された入力およびＮＯＲゲート１６４の第２の入力に
接続された出力を有する。
を示す。図８のトランジスタの多くは図５のトランジス
タと同様のものであり、かつしたがって同じ番号が付さ
れている。トランジスタ１０４，１０６，１０７，１０
８，１１０，１３２，１３４，１３６，１３８，１５
０，１５２，１５４，１５６，１５８および１６０およ
び回路部分９５は図５を参照して示しかつ説明した。図
８の回路は３つのトランジスタ１７０，１７２および１
７４、ＮＯＲゲート１６４、およびインバータ１６６を
図５に示されかつ上に挙げたトランジスタに付加してい
る。トランジスタ１７０はトランジスタ１３４のゲート
電極に接続された第１の電極、第２の電極、およびＶｄ
ｄに接続されたゲート電極を有する。トランジスタ１７
２はトランジスタ１７０の第２の電極に接続された第１
の電極、第２の電極、およびトランジスタ１７２の第２
の電極に接続されたゲート電極を有する。トランジスタ
１７４はトランジスタ１７２の第２の電極に接続された
第１の電極、グランドに接続された第２の電極、および
トランジスタ１０４のゲート電極に接続されたゲート電
極を有する。ＮＯＲゲート１６４は前記出力イネーブル
に接続された第１の入力、第２の入力、およびトランジ
スタ１７４のゲート電極に接続された出力を有する。イ
ンバータ１６６はトランジスタ１３８のゲート電極に接
続された入力およびＮＯＲゲート１６４の第２の入力に
接続された出力を有する。
【００５３】図８のドライバの動作は図５のドライバの
動作と非常に類似している。したがって、説明の簡単化
のため、図８のドライバ回路は以下においては完全には
説明しない。一般に、トランジスタ１７０，１７２およ
び１７４は図５の回路部分７５と同様に機能する。もし
ドライバがトライステート状態にありかつトランジスタ
１３４のゲート電圧が（Ｖｄｄ＋｜Ｖｔｐ｜）に落ち着
きかつ外部ドライバ（図示せず）が前記データ出力をゼ
ロボルトにドライブすれば、前記外部ドライバはまたイ
ンバータ１６６のゲート電圧をトランジスタ１５６によ
ってゼロボルトにドライブするであろう。インバータ１
６６はその出力をＶｄｄにドライブし、かつＮＯＲゲー
ト１６４はその出力をゼロボルトにドライブする。トラ
ンジスタ１０４はターンオフし、かつトランジスタ１７
４はターンオンし、トランジスタ１３４のゲート電圧
を、トランジスタ１７２および１７４のボディ効果のた
め、（｜Ｖｔｐ，ｂｏｄｙ，トランジスタ１７４｜＋｜
Ｖｔｐ，ｂｏｄｙ，トランジスタ１７２｜）へとドライ
ブする。この電圧は（Ｖｄｄ−｜Ｖｔｐ｜）より小さ
く、したがってトランジスタ１３４はターンオンし、ト
ランジスタ１３２がドライブ−ハイの電圧をＶｄｄに維
持できるようにする。トランジスタ１５４はオフに留ま
り、かつドライバはトライステート状態に留まってい
る。図８のドライバの動作のこれ以上の理解および説明
については、図５に関して行なわれた全ての説明を参照
されたい。
動作と非常に類似している。したがって、説明の簡単化
のため、図８のドライバ回路は以下においては完全には
説明しない。一般に、トランジスタ１７０，１７２およ
び１７４は図５の回路部分７５と同様に機能する。もし
ドライバがトライステート状態にありかつトランジスタ
１３４のゲート電圧が（Ｖｄｄ＋｜Ｖｔｐ｜）に落ち着
きかつ外部ドライバ（図示せず）が前記データ出力をゼ
ロボルトにドライブすれば、前記外部ドライバはまたイ
ンバータ１６６のゲート電圧をトランジスタ１５６によ
ってゼロボルトにドライブするであろう。インバータ１
６６はその出力をＶｄｄにドライブし、かつＮＯＲゲー
ト１６４はその出力をゼロボルトにドライブする。トラ
ンジスタ１０４はターンオフし、かつトランジスタ１７
４はターンオンし、トランジスタ１３４のゲート電圧
を、トランジスタ１７２および１７４のボディ効果のた
め、（｜Ｖｔｐ，ｂｏｄｙ，トランジスタ１７４｜＋｜
Ｖｔｐ，ｂｏｄｙ，トランジスタ１７２｜）へとドライ
ブする。この電圧は（Ｖｄｄ−｜Ｖｔｐ｜）より小さ
く、したがってトランジスタ１３４はターンオンし、ト
ランジスタ１３２がドライブ−ハイの電圧をＶｄｄに維
持できるようにする。トランジスタ１５４はオフに留ま
り、かつドライバはトライステート状態に留まってい
る。図８のドライバの動作のこれ以上の理解および説明
については、図５に関して行なわれた全ての説明を参照
されたい。
【００５４】図９は、本発明に係わるさらに他の代わり
の出力ドライバを示す。図９におけるトランジスタの多
くは図５におけるトランジスタと類似しておりかつした
がって同じ番号が付されている。トランジスタ１０４，
１０６，１０７，１０８，１１０，１３２，１３４，１
３６，１３８，１５０，１５２，１５４，１５６，１５
８および１６０そして回路部分９５（すなわち、インバ
ータ）は図５において図示されかつ説明されている。図
９の回路は図５の設計に対し単一のトランジスタ１６２
を加えている。トランジスタ１６２はグランドに接続さ
れた第１の電極、トランジスタ１３４のゲート電極に接
続された第２の電極、ｎウェルに接続されたｎウェルコ
ンタクト、およびドライブ−ハイに接続されたゲート電
極を有する。図９のドライバの動作は図５のドライバの
動作と非常に類似している。したがって、説明の簡単化
のため、図９のドライバ回路はここでは完全には説明し
ない。
の出力ドライバを示す。図９におけるトランジスタの多
くは図５におけるトランジスタと類似しておりかつした
がって同じ番号が付されている。トランジスタ１０４，
１０６，１０７，１０８，１１０，１３２，１３４，１
３６，１３８，１５０，１５２，１５４，１５６，１５
８および１６０そして回路部分９５（すなわち、インバ
ータ）は図５において図示されかつ説明されている。図
９の回路は図５の設計に対し単一のトランジスタ１６２
を加えている。トランジスタ１６２はグランドに接続さ
れた第１の電極、トランジスタ１３４のゲート電極に接
続された第２の電極、ｎウェルに接続されたｎウェルコ
ンタクト、およびドライブ−ハイに接続されたゲート電
極を有する。図９のドライバの動作は図５のドライバの
動作と非常に類似している。したがって、説明の簡単化
のため、図９のドライバ回路はここでは完全には説明し
ない。
【００５５】一般に、トランジスタ１６２は図５の回路
部分７５と同様に機能する。もしドライバがトライステ
ート状態にありかつトランジスタ１３４のゲート電圧が
（Ｖｄｄ＋｜Ｖｔｐ｜）に落ち着いておりかつドライブ
−ハイの電圧がＶｄｄより低く低下し始めていれば、ト
ランジスタ１６２はターンオンしかつトランジスタ１３
４のゲートを放電し始める。もしドライブ−ハイの電圧
が（Ｖｄｄ−｜Ｖｔｐ｜）より低く低下し続ければ、ト
ランジスタ１６２はトランジスタ１３４のゲート電圧を
それが（Ｖｄｄ−｜Ｖｔｐ｜）に到達するまでより低く
ドライブし続ける。トランジスタ１３４は次にターンオ
ンし、トランジスタ１３２がドライブ−ハイの電圧をＶ
ｄｄに維持できるようにする。トランジスタ１５４はオ
フ状態に留まり、かつドライバはトライステート状態に
留まっている。図９のドライバの動作のさらなる理解お
よび説明については、図５に関して行なわれた全ての説
明を参照されたい。
部分７５と同様に機能する。もしドライバがトライステ
ート状態にありかつトランジスタ１３４のゲート電圧が
（Ｖｄｄ＋｜Ｖｔｐ｜）に落ち着いておりかつドライブ
−ハイの電圧がＶｄｄより低く低下し始めていれば、ト
ランジスタ１６２はターンオンしかつトランジスタ１３
４のゲートを放電し始める。もしドライブ−ハイの電圧
が（Ｖｄｄ−｜Ｖｔｐ｜）より低く低下し続ければ、ト
ランジスタ１６２はトランジスタ１３４のゲート電圧を
それが（Ｖｄｄ−｜Ｖｔｐ｜）に到達するまでより低く
ドライブし続ける。トランジスタ１３４は次にターンオ
ンし、トランジスタ１３２がドライブ−ハイの電圧をＶ
ｄｄに維持できるようにする。トランジスタ１５４はオ
フ状態に留まり、かつドライバはトライステート状態に
留まっている。図９のドライバの動作のさらなる理解お
よび説明については、図５に関して行なわれた全ての説
明を参照されたい。
【００５６】図１０は、図５の回路において前記プリコ
ンディション信号がどのように機能するかを示す。ライ
ンＹはプリコンディション信号が使用されない場合の回
路についてのデータ出力を示す。ラインＸはプリコンデ
ィション信号が使用されている場合のデータ出力の電圧
を示す。ラインＹについては、データ出力は始めは５ボ
ルトにある。図１０の時間Ａにおいて、（プリコンディ
ション信号のない）図５の回路はデータ出力へのアクセ
スを承認される（すなわち、出力イネーブルが肯定され
る）。図５の回路は論理ゼロをデータ出力ラインに出力
し始める。領域Ｂはデータ出力ライン上に論理ゼロを指
示するために５ボルトからゼロボルトへドライブするの
に必要な時間を示す。ラインＸは前記出力イネーブルが
時間Ａにおいて肯定される前にデータ出力電圧を３．３
ボルト（依然として論理ハイの値）に低下させるために
使用できるプリコンディション信号を示す。論理ゼロの
データ出力へのドライブはラインＸに対するよりも短い
時間で済むが、それは３．３ボルトは５ボルトがゼロボ
ルトにドライブできるよりも高速でゼロボルトにドライ
ブできるからである。したがって、プリコンディション
信号は図５の回路のドライブ−ロー時間を図示の如くほ
ぼ２ナノセカンド（ｎｓ）だけ低減する。
ンディション信号がどのように機能するかを示す。ライ
ンＹはプリコンディション信号が使用されない場合の回
路についてのデータ出力を示す。ラインＸはプリコンデ
ィション信号が使用されている場合のデータ出力の電圧
を示す。ラインＹについては、データ出力は始めは５ボ
ルトにある。図１０の時間Ａにおいて、（プリコンディ
ション信号のない）図５の回路はデータ出力へのアクセ
スを承認される（すなわち、出力イネーブルが肯定され
る）。図５の回路は論理ゼロをデータ出力ラインに出力
し始める。領域Ｂはデータ出力ライン上に論理ゼロを指
示するために５ボルトからゼロボルトへドライブするの
に必要な時間を示す。ラインＸは前記出力イネーブルが
時間Ａにおいて肯定される前にデータ出力電圧を３．３
ボルト（依然として論理ハイの値）に低下させるために
使用できるプリコンディション信号を示す。論理ゼロの
データ出力へのドライブはラインＸに対するよりも短い
時間で済むが、それは３．３ボルトは５ボルトがゼロボ
ルトにドライブできるよりも高速でゼロボルトにドライ
ブできるからである。したがって、プリコンディション
信号は図５の回路のドライブ−ロー時間を図示の如くほ
ぼ２ナノセカンド（ｎｓ）だけ低減する。
【００５７】一般に、図５のドライバは各回路部分に関
して説明できる。例えば、回路部分７０は図５の出力回
路内でいくつかの機能を達成する。回路部分７０は前記
出力イネーブル、前記任意選択的なプリコンディション
信号、および前記データ入力信号に応答してドライブ−
ハイと称される制御信号をアクティベイトしおよびデア
クティベイトする責務を有する。該回路部分７０は出力
イネーブルのデアクティベイションに応答して前記ドラ
イブ−ハイ信号をＶｄｄ（３．３ボルト）にドライブす
る。該回路部分７０は前記データ出力および／またはド
ライブ−ハイ制御信号がＶｄｄ（３．３ボルト）の電源
電圧よりも高く上昇したとき前記ドライブ−ハイ信号と
Ｖｄｄとの間の全ての導通経路をターンオフする。該回
路部分７０は前記出力イネーブルがデアクティベイトさ
れたときドライブ−ハイ制御信号を前記Ｖｄｄ電圧に維
持する。回路部分７０は図５の種々のｐチャネルトラン
ジスタにおける高い電位を避けるために前記ドライブ−
ハイ信号および前記ｎウェル電圧を実質的に等しい速度
で放電するよう機能する。前記プルアップトランジスタ
のゲート酸化膜における電圧は、図６に示されるよう
に、いずれの動作バイアス条件においてもほぼ４．１ボ
ルトを超えない。
して説明できる。例えば、回路部分７０は図５の出力回
路内でいくつかの機能を達成する。回路部分７０は前記
出力イネーブル、前記任意選択的なプリコンディション
信号、および前記データ入力信号に応答してドライブ−
ハイと称される制御信号をアクティベイトしおよびデア
クティベイトする責務を有する。該回路部分７０は出力
イネーブルのデアクティベイションに応答して前記ドラ
イブ−ハイ信号をＶｄｄ（３．３ボルト）にドライブす
る。該回路部分７０は前記データ出力および／またはド
ライブ−ハイ制御信号がＶｄｄ（３．３ボルト）の電源
電圧よりも高く上昇したとき前記ドライブ−ハイ信号と
Ｖｄｄとの間の全ての導通経路をターンオフする。該回
路部分７０は前記出力イネーブルがデアクティベイトさ
れたときドライブ−ハイ制御信号を前記Ｖｄｄ電圧に維
持する。回路部分７０は図５の種々のｐチャネルトラン
ジスタにおける高い電位を避けるために前記ドライブ−
ハイ信号および前記ｎウェル電圧を実質的に等しい速度
で放電するよう機能する。前記プルアップトランジスタ
のゲート酸化膜における電圧は、図６に示されるよう
に、いずれの動作バイアス条件においてもほぼ４．１ボ
ルトを超えない。
【００５８】回路部分７５は前記出力イネーブル信号が
デアクティベイトされたときにドライブ−ハイ制御信号
電圧をＶｄｄ（３．３ボルト）に保つよう機能する。
デアクティベイトされたときにドライブ−ハイ制御信号
電圧をＶｄｄ（３．３ボルト）に保つよう機能する。
【００５９】回路部分８０は出力論理値を図５のデータ
出力導体に提供するよう機能する。特に、回路部分８０
は、前記ドライブ−ハイ制御信号のアクティベイション
に応答して、Ｖｄｄの電圧をデータ出力導体にドライブ
する。さらに、回路部分８０は、図５のドライバがハイ
インピーダンス状態にありかつ前記データ出力導体がＶ
ｄｄ（３．３ボルト）よりも大きな電圧にドライブされ
たときに、図５のｎウェルの電圧が前記データ出力導体
の電圧を追跡できるようにする。回路部分８０もまた前
記ドライバがハイインピーダンス（トライステート）モ
ードにありかつ前記データ出力導体がＶｄｄより大きな
電圧にドライブされたときにトランジスタ１５４のゲー
ト電圧が前記ｎウェルの電圧を追跡できるようにする。
回路部分８０はゲート酸化膜のストレスを低減するため
に前記ドライブ−ハイ制御信号の電圧を追跡する様式で
前記ｎウェルの電圧を高い外部的に供給された電圧
（５．０ボルト）から放電するよう機能する。ゲート酸
化膜のストレスは図６に示されるようにゲート酸化膜の
電圧が４．１ボルトより低く保たれるという事実により
低減される。より低い電圧差によりより低い酸化膜のス
トレスを生じる結果となる。
出力導体に提供するよう機能する。特に、回路部分８０
は、前記ドライブ−ハイ制御信号のアクティベイション
に応答して、Ｖｄｄの電圧をデータ出力導体にドライブ
する。さらに、回路部分８０は、図５のドライバがハイ
インピーダンス状態にありかつ前記データ出力導体がＶ
ｄｄ（３．３ボルト）よりも大きな電圧にドライブされ
たときに、図５のｎウェルの電圧が前記データ出力導体
の電圧を追跡できるようにする。回路部分８０もまた前
記ドライバがハイインピーダンス（トライステート）モ
ードにありかつ前記データ出力導体がＶｄｄより大きな
電圧にドライブされたときにトランジスタ１５４のゲー
ト電圧が前記ｎウェルの電圧を追跡できるようにする。
回路部分８０はゲート酸化膜のストレスを低減するため
に前記ドライブ−ハイ制御信号の電圧を追跡する様式で
前記ｎウェルの電圧を高い外部的に供給された電圧
（５．０ボルト）から放電するよう機能する。ゲート酸
化膜のストレスは図６に示されるようにゲート酸化膜の
電圧が４．１ボルトより低く保たれるという事実により
低減される。より低い電圧差によりより低い酸化膜のス
トレスを生じる結果となる。
【００６０】回路部分８５は前記ドライブ−ハイ制御信
号を適切に肯定するために前記入力の出力イネーブル、
前記任意選択的なプリコンディション信号、および前記
データ入力信号の複雑な論理機能を達成する。もし前記
任意選択的なプリコンディション信号が全ての対応する
回路要素と共に図５から除去されれば、回路部分８５は
信号出力イネーブルおよびデータ入力のＮＯＲ操作を行
なう。
号を適切に肯定するために前記入力の出力イネーブル、
前記任意選択的なプリコンディション信号、および前記
データ入力信号の複雑な論理機能を達成する。もし前記
任意選択的なプリコンディション信号が全ての対応する
回路要素と共に図５から除去されれば、回路部分８５は
信号出力イネーブルおよびデータ入力のＮＯＲ操作を行
なう。
【００６１】回路部分９０および９５は前記データ出力
導体上に論理ゼロの信号をドライブするために選択的に
肯定されるドライブ−ロー制御信号を発生する機能を提
供する。一般に、回路部分９０はＮＡＮＤゲートであり
かつ回路部分９５はインバータである。
導体上に論理ゼロの信号をドライブするために選択的に
肯定されるドライブ−ロー制御信号を発生する機能を提
供する。一般に、回路部分９０はＮＡＮＤゲートであり
かつ回路部分９５はインバータである。
【００６２】回路部分１００は前記ドライブ−ロー制御
信号の肯定に応答して前記データ出力導体をグランドに
選択的にドライブするために使用されるプルダウン回路
である。回路部分１００においては、トランジスタ１５
６がトランジスタ１５８におけるホットキャリヤ注入
（ＨＣＩ）効果を低減するために使用される。このＨＣ
Ｉ低減回路は図５の回路における他の部分でも使用でき
る。
信号の肯定に応答して前記データ出力導体をグランドに
選択的にドライブするために使用されるプルダウン回路
である。回路部分１００においては、トランジスタ１５
６がトランジスタ１５８におけるホットキャリヤ注入
（ＨＣＩ）効果を低減するために使用される。このＨＣ
Ｉ低減回路は図５の回路における他の部分でも使用でき
る。
【００６３】図１１は、前記データ出力が現在論理ハイ
になっている場合にのみ図５のデータ出力を３．３ボル
ト（または５．０ボルトより低い他の電圧）へと選択的
にドライブするために使用されるプリコンディション回
路を示す。図１１は、プリコンディション信号（アクテ
ィブハイ）、出力イネーブル信号（アクティブハイ）、
図５のデータ出力、プロセッサデータ値（Ｐｒｏｃｅｓ
ｓｏｒ Ｄａｔａ Ｖａｌｕｅ：図５の回路が出力バッ
ファとして機能している場合に図５の相補的なデータ入
力信号である論理１またはゼロのデータ）、およびプリ
コンディションデータ値を示している。図１１は肯定さ
れたプリコンディション信号に応答してデータ出力の論
理ハイのみが選択的により低い電圧にドライブされるこ
とを示している。
になっている場合にのみ図５のデータ出力を３．３ボル
ト（または５．０ボルトより低い他の電圧）へと選択的
にドライブするために使用されるプリコンディション回
路を示す。図１１は、プリコンディション信号（アクテ
ィブハイ）、出力イネーブル信号（アクティブハイ）、
図５のデータ出力、プロセッサデータ値（Ｐｒｏｃｅｓ
ｓｏｒ Ｄａｔａ Ｖａｌｕｅ：図５の回路が出力バッ
ファとして機能している場合に図５の相補的なデータ入
力信号である論理１またはゼロのデータ）、およびプリ
コンディションデータ値を示している。図１１は肯定さ
れたプリコンディション信号に応答してデータ出力の論
理ハイのみが選択的により低い電圧にドライブされるこ
とを示している。
【００６４】図１１は、出力イネーブルを受けるための
第１の入力、第２の入力、および出力を有するＯＲゲー
ト５００を有する。バッファ５０１はＯＲゲート５００
の出力に接続されたトライステートイネーブル信号、入
力、およびデータ出力導体である出力を有する。ＡＮＤ
ゲート５０３はプリコンディション信号を受けるための
第１の入力、データ出力信号を受けるための第２の入
力、およびＯＲゲート５００の第２の入力に接続された
出力を有する。ＯＲゲート５０２は内部プロセッサデー
タ値に接続された第１の入力、ＡＮＤゲート５０３の出
力に接続された第２の入力、そして前記バッファ５０１
の入力に接続された出力を有する。
第１の入力、第２の入力、および出力を有するＯＲゲー
ト５００を有する。バッファ５０１はＯＲゲート５００
の出力に接続されたトライステートイネーブル信号、入
力、およびデータ出力導体である出力を有する。ＡＮＤ
ゲート５０３はプリコンディション信号を受けるための
第１の入力、データ出力信号を受けるための第２の入
力、およびＯＲゲート５００の第２の入力に接続された
出力を有する。ＯＲゲート５０２は内部プロセッサデー
タ値に接続された第１の入力、ＡＮＤゲート５０３の出
力に接続された第２の入力、そして前記バッファ５０１
の入力に接続された出力を有する。
【００６５】図１２は、図５の回路が集積回路（ＩＣ）
において作動状態ではなくかつ電源電圧に「プルアッ
プ」され得ることを示している。出力バッファ、入力バ
ッファ、または入力／出力バッファが集積回路において
使用されない場合、該集積回路のピン（すなわち、デー
タ出力）が負荷装置６００を介して電源電圧に接続され
ることはあり得ないことではない。該負荷装置６００は
抵抗、能動抵抗装置（すなわち、トランジスタ）、また
は同様の回路要素となり得る。また図５の回路がＶｄｄ
３の電源（すなわち、３．３ボルト）で給電されかつプ
ルアップ負荷装置６００がＶｄｄ５の電源（すなわち、
５．０ボルト）に接続されるマルチ電圧システムにおい
てもめずらしいことではない。図５の回路は図１２に示
される接続に対し上に述べた特徴により従来の出力また
は出力／入力バッファよりも良好に対処する。例えば、
図５の回路のため図１２におけるＶｄｄ５とＶｄｄ３と
の間にはリーケージ電流が生じないなどである。
において作動状態ではなくかつ電源電圧に「プルアッ
プ」され得ることを示している。出力バッファ、入力バ
ッファ、または入力／出力バッファが集積回路において
使用されない場合、該集積回路のピン（すなわち、デー
タ出力）が負荷装置６００を介して電源電圧に接続され
ることはあり得ないことではない。該負荷装置６００は
抵抗、能動抵抗装置（すなわち、トランジスタ）、また
は同様の回路要素となり得る。また図５の回路がＶｄｄ
３の電源（すなわち、３．３ボルト）で給電されかつプ
ルアップ負荷装置６００がＶｄｄ５の電源（すなわち、
５．０ボルト）に接続されるマルチ電圧システムにおい
てもめずらしいことではない。図５の回路は図１２に示
される接続に対し上に述べた特徴により従来の出力また
は出力／入力バッファよりも良好に対処する。例えば、
図５の回路のため図１２におけるＶｄｄ５とＶｄｄ３と
の間にはリーケージ電流が生じないなどである。
【００６６】本発明が特定の実施例に関して示されかつ
説明されたが、当業者にはさらに他の修正および改善を
成すことができる。例えば、上で述べた特定のいくつか
のトランジスタは、いくつかの場合、ｐチャネルまたは
ｎチャネルＭＯＳトランジスタ、バイポーラトランジス
タ、または他の同様のスイッチング装置によって置き換
えることができる。ここに教示された回路は第１の電圧
を有する任意の集積回路をより高い第２の電圧を有する
任意の集積回路にインタフェースするために使用でき
る。上で述べた回路が形成される基板はシリコン基板に
限定されず、任意の伝統的な半導体基板材料または構造
を使用できる。説明された回路が与えられれば、非反転
および反転出力バッファを形成できる。したがって、本
発明は示された特定の形式に限定されないこと、および
添付の特許請求の範囲はこの発明の精神および範囲から
離れることのない全ての修正をカバーするものと考えら
れることが理解されるべきである。
説明されたが、当業者にはさらに他の修正および改善を
成すことができる。例えば、上で述べた特定のいくつか
のトランジスタは、いくつかの場合、ｐチャネルまたは
ｎチャネルＭＯＳトランジスタ、バイポーラトランジス
タ、または他の同様のスイッチング装置によって置き換
えることができる。ここに教示された回路は第１の電圧
を有する任意の集積回路をより高い第２の電圧を有する
任意の集積回路にインタフェースするために使用でき
る。上で述べた回路が形成される基板はシリコン基板に
限定されず、任意の伝統的な半導体基板材料または構造
を使用できる。説明された回路が与えられれば、非反転
および反転出力バッファを形成できる。したがって、本
発明は示された特定の形式に限定されないこと、および
添付の特許請求の範囲はこの発明の精神および範囲から
離れることのない全ての修正をカバーするものと考えら
れることが理解されるべきである。
【００６７】
【発明の効果】以上のように、本発明によれば、第１の
電圧で給電される集積回路がより高い第２の電圧で給電
される他の集積回路にインタフェースできるようにする
出力回路および方法が提供され、該出力回路および方法
によれば性能の低下なしに、過剰なリーケージ電流なし
に、クロスオーバー電流なしに、そしてゲート酸化膜の
ストレスを増大させることなしに２つの集積回路をイン
タフェースできる。
電圧で給電される集積回路がより高い第２の電圧で給電
される他の集積回路にインタフェースできるようにする
出力回路および方法が提供され、該出力回路および方法
によれば性能の低下なしに、過剰なリーケージ電流なし
に、クロスオーバー電流なしに、そしてゲート酸化膜の
ストレスを増大させることなしに２つの集積回路をイン
タフェースできる。
【図１】従来の第１の出力バッファが従来の第２の出力
バッファに接続された回路構成を示す電気回路図であ
る。
バッファに接続された回路構成を示す電気回路図であ
る。
【図２】知られた出力バッファを示す電気回路図であ
る。
る。
【図３】他の知られた出力バッファ回路を示す電気回路
図である。
図である。
【図４】さらに他の知られた出力バッファ回路を示す電
気回路図である。
気回路図である。
【図５】本発明に係わる出力バッファ／ドライバ回路を
示す電気回路図である。
示す電気回路図である。
【図６】図５のドライバの動作を外部ドライバが出力ノ
ードを５．５ボルトに充電した後に該ドライバがデータ
出力を電源電圧Ｖｄｄにドライブする場合のシミュレー
ション結果を示すＸ−Ｙグラフである。
ードを５．５ボルトに充電した後に該ドライバがデータ
出力を電源電圧Ｖｄｄにドライブする場合のシミュレー
ション結果を示すＸ−Ｙグラフである。
【図７】図６と同じシミュレーション基準を使用した図
４に示される従来のドライバに対するシミュレーション
結果を示すＸ−Ｙグラフである。
４に示される従来のドライバに対するシミュレーション
結果を示すＸ−Ｙグラフである。
【図８】本発明に係わる他の出力バッファ回路を示す電
気回路図である。
気回路図である。
【図９】本発明に係わるさらに他の出力バッファ回路を
示す電気回路図である。
示す電気回路図である。
【図１０】図５の回路において前記信号プリコンディシ
ョンがどのように機能するかを示すグラフである。
ョンがどのように機能するかを示すグラフである。
【図１１】図５のデータ出力のプリコンディションを行
なうために使用される回路を示す電気回路図である。
なうために使用される回路を示す電気回路図である。
【図１２】本発明に係わるシステムを示すブロック図で
ある。
ある。
７０，７５，８０，８５，９０，９５，１００ 回路部
分 １０１，１４４ ＮＡＮＤゲート １０２ インバータ １０４，１０６，１０８，１１０，１１６，１２０，１
２２，１２６，１２８，１３６，１３８，１４２，１５
６，１５８ ｎチャネルトランジスタ １０７，１１２，１１４，１１８，１２４，１３０，１
３２，１３４，１４０，１４６，１４８，１５０，１５
２，１５４，１６０ ｐチャネルトランジスタ １７０ ｎチャネルトランジスタ １７２，１７４ ｐチャネルトランジスタ １６４ ＮＯＲゲート １６６ インバータ １６２ ｐチャネルトランジスタ ５００，５０２ ＯＲゲート ５０１ バッファ ５０３ ＡＮＤゲート ６００ 負荷装置
分 １０１，１４４ ＮＡＮＤゲート １０２ インバータ １０４，１０６，１０８，１１０，１１６，１２０，１
２２，１２６，１２８，１３６，１３８，１４２，１５
６，１５８ ｎチャネルトランジスタ １０７，１１２，１１４，１１８，１２４，１３０，１
３２，１３４，１４０，１４６，１４８，１５０，１５
２，１５４，１６０ ｐチャネルトランジスタ １７０ ｎチャネルトランジスタ １７２，１７４ ｐチャネルトランジスタ １６４ ＮＯＲゲート １６６ インバータ １６２ ｐチャネルトランジスタ ５００，５０２ ＯＲゲート ５０１ バッファ ５０３ ＡＮＤゲート ６００ 負荷装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/017 8839−5Ｊ 19/0948 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｊ 8839−5Ｊ １０１ Ｌ 8839−5Ｊ 19/094 Ｂ (72)発明者 リチャード・エス・ラムス アメリカ合衆国テキサス州78749、オース チン、イサーク・プライアー・ドライブ 8007 (72)発明者 ジェイムズ・ジー・ゲイ アメリカ合衆国テキサス州78660、フリュ ーガビル、スプリット・オーク・コーブ 1103
Claims (8)
- 【請求項１】 第２の集積回路内に配置された第２の出
力ドライバとインタフェースすべき第１の出力ドライバ
（図５）を有する第１の集積回路であって、前記第１の
出力ドライバは第１の電圧（Ｖｄｄ）により給電されか
つ前記第２の出力ドライバは第２の電圧により給電さ
れ、この場合前記第１の電圧は前記第２の電圧より低
く、前記第１の出力ドライバは、 前記第１の電圧（Ｖｄｄ）を提供するための電源電圧導
体、 データ入力信号（＊データ入力）を提供するためのデー
タ入力導体、 出力イネーブル信号（出力イネーブル）を提供するため
の出力イネーブル導体、 前記第１の出力ドライバ内の少なくとも１つのトランジ
スタを含む少なくとも１つの拡散ウェルをバイアスする
ために使用されるウェル導体（ｎウェル）、 制御信号（＊ドライブ−ハイ）を発生するための手段で
あって、少なくとも１つのトランジスタを含み、かつ前
記電源導体に接続された第１の端子、前記出力イネーブ
ル導体に接続された第２の端子、前記ウェル導体に接続
された第３の端子、および前記データ入力導体に接続さ
れた第４の端子を有し、前記発生するための手段は前記
制御信号のデアクティベイションに応答して制御信号導
体を前記第１の電圧にドライブし、前記発生するための
手段はゲート酸化膜のストレスを低減するために前記制
御信号および前記少なくとも１つのトランジスタのゲー
ト電圧を実質的に等しい速度で放電するもの、そして出
力導体（データ出力）に出力論理値を提供するための手
段であって、該提供するための手段は前記出力導体に接
続された第１の端子、少なくとも１つのプルアップトラ
ンジスタ（１５０）を介して前記第１の電圧を受けるた
めの第２の端子、前記ウェル導体に接続された第３の端
子、および前記制御信号導体に接続された第４の端子を
有し、前記提供するための手段は前記ウェル導体の電圧
を前記第２の電圧から前記制御信号導体の電圧を追跡す
るように放電して前記プルアップトランジスタのゲート
酸化膜にかかる電界ストレスを低減するもの、 を具備することを特徴とする第１の集積回路。 - 【請求項２】 出力回路（図５）であって、 制御信号を受けるための制御電極、電源電圧を受けるた
めの第１の電流電極、チャネル領域をバイアスするため
に使用されるチャネル導体に接続された該チャネル領
域、および前記チャネル導体に電気的に接続された第２
の電流電極を有する第１のトランジスタ（１５０）、 前記電源電圧を受けるための制御電極、前記チャネル導
体に接続された第１の電流電極、前記チャネル導体に接
続されたチャネル領域、および前記制御信号に電気的に
接続された第２の電流電極を有する第２のトランジスタ
（１５２）、 前記制御信号を受けるための制御電極、前記電源電圧を
受けるための第１の電流電極、前記チャネル導体に接続
されたチャネル領域、および出力に電気的に接続された
第２の電流電極を有する第３のトランジスタ（１５
４）、そして前記電源電圧を受けるための制御電極、前
記チャネル導体に接続された第１の電流電極、前記チャ
ネル導体に接続されたチャネル領域、および前記出力に
電気的に接続された第２の電流電極を有する第４のトラ
ンジスタ（１６０）、 を具備することを特徴とする出力回路（図５）。 - 【請求項３】 出力バッファ内で制御信号を提供するた
めの回路であって、 電源電圧を受けるための第１の電流電極、第２の電流電
極、および出力イネーブルに接続された制御電極を有す
る第１のｎチャネルトランジスタ（１０４）、 前記第１のｎチャネルトランジスタの前記第２の電流電
極に接続された第１の電流電極、第２の電流電極、およ
び前記電源電圧を受けるための制御電極を有する第２の
ｎチャネルトランジスタ（１０６）、 前記第２のｎチャネルトランジスタの前記第２の電流電
極に接続された第１の電流電極、第２の電流電極、およ
び前記電源電圧を受けるための制御電極を有する第３の
ｎチャネルトランジスタ（１０８）、 前記第３のｎチャネルトランジスタの前記第２の電流電
極に接続された第１の電流電極、グランド電位を受ける
ための第２の電流電極、および前記出力イネーブルに接
続された制御電極を有する第４のｎチャネルトランジス
タ（１１０）、そしてｎウェル内に形成されたチャネル
領域であって該ｎウェルは前記チャネル領域のバイアス
に影響を与える導体に接続されているもの、前記チャネ
ル領域に接続された第１の電流電極、前記第２のｎチャ
ネルトランジスタの第２の電流電極に接続された第２の
電流電極、および前記電源電圧を受けるための制御電極
を有する第５のｐチャネルトランジスタ（１０７）、 を具備することを特徴とする出力バッファ内で制御信号
を提供するための回路。 - 【請求項４】 出力バッファ回路であって、 電源電圧を受けるための第１の電流電極、第２の電流電
極、および出力イネーブルに接続された制御電極を有す
る第１のｎチャネルトランジスタ（１０４）、 前記第１のｎチャネルトランジスタの第２の電流電極に
接続された第１の電流電極、第２の電流電極、および前
記電源電圧を受けるための制御電極を有する第２のｎチ
ャネルトランジスタ（１０６）、 前記第２のｎチャネルトランジスタの第２の電流電極に
接続された第１の電流電極、第２の電流電極、および前
記電源電圧を受けるための制御電極を有する第３のｎチ
ャネルトランジスタ（１０８）、 前記第３のｎチャネルトランジスタの第２の電流電極に
接続された第１の電流電極、グランド電位を受けるため
の第２の電流電極、および前記出力イネーブルに結合さ
れた制御電極を有する第４のｎチャネルトランジスタ
（１１０）、 ｎウェルに形成されたチャネル領域であって該ｎウェル
は前記チャネル領域のバイアスに影響を与える導体に接
続されているもの、前記チャネル領域に接続された第１
の電流電極、前記ｎチャネルトランジスタの前記第２の
電流電極に接続された第２の電流電極、および前記電源
電圧を受けるための制御電極を有する第１のｐチャネル
トランジスタ（１０７）、 前記電源電圧を受けるための第１の電流電極、第２の電
流電極および前記出力イネーブルに接続された制御電極
を有する第２のｐチャネルトランジスタ（１３２）、 前記第２のｐチャネルトランジスタの第２の電流電極に
接続された第１の電流電極、第２の電流電極、および前
記第１のｐチャネルトランジスタの前記第２の電流電極
に接続された制御電極を有する第３のｐチャネルトラン
ジスタ（１３４）、 前記第３のｐチャネルトランジスタの第２の電流電極に
接続された第１の電流電極、グランド電位に接続された
第２の電流電極、および前記出力イネーブルに接続され
た制御電極を有する第５のｎチャネルトランジスタ（１
３８）、 前記第３のｐチャネルトランジスタの前記第２の電流電
極に接続された制御電極、電源電圧を受けるための第１
の電流電極、チャネル領域のバイアスに影響を与える前
記導体に結合された該チャネル領域、および前記チャネ
ル領域のバイアスに影響を与える前記導体に電気的に接
続された第２の電流電極を有する第４のｐチャネルトラ
ンジスタ（１５０）、 前記電源電圧を受けるための制御電極、前記チャネル領
域のバイアスに影響を与える前記導体に接続された第１
の電流電極、前記チャネル領域のバイアスに影響を与え
る前記導体に結合されたチャネル領域、および前記第３
のｐチャネルトランジスタの前記第２の電流電極に電気
的に接続された第２の電流電極を有する第５のｐチャネ
ルトランジスタ（１５２）、 前記第３のｐチャネルトランジスタの第２の電流電極に
接続された制御電極、前記電源電圧を受けるための第１
の電流電極、チャネル領域のバイアスに影響を与える導
体に結合された該チャネル領域、および出力に電気的に
接続された第２の電流電極を有する第６のｐチャネルト
ランジスタ（１５４）、そして前記電源電圧を受けるた
めの制御電極、前記チャネル領域のバイアスに影響を与
える導体に結合された第１の電流電極、前記チャネル領
域のバイアスに影響を与える導体に結合されたチャネル
領域、および前記出力に電気的に結合された第２の電流
電極を有する第７のｐチャネルトランジスタ（１６
０）、 を具備することを特徴とする出力バッファ回路。 - 【請求項５】 出力バッファ回路であって、 出力、 出力イネーブル、 データ入力、 前記データ入力および前記出力イネーブルに応答して前
記出力に選択的に論理ハイの値を提供するよう結合され
た複数のｐチャネルトランジスタ（１５０，１５２，１
５４，１６０）であって、該複数のｐチャネルトランジ
スタは電源電圧に接続され、前記複数のｐチャネルトラ
ンジスタは前記出力から前記電源電圧へ生じる不利なリ
ーケージ電流なしに前記出力から前記電源電圧より大き
な電圧を受けることが可能であり、前記複数のｐチャネ
ルトランジスタは４．１ボルトを超えないゲート−チャ
ネル電圧を有するもの、そして論理ローの値を前記出力
に選択的に提供するための回路、 を具備することを特徴とする出力バッファ回路。 - 【請求項６】 出力ドライバであって、 ｐチャネルプルアップトランジスタ（１５４）であっ
て、該ｐチャネルプルアップトランジスタは電源電圧に
接続された第１の電流電極、データ出力ラインに結合さ
れた第２の電流電極、前記プルアップトランジスタのチ
ャネル領域の電圧が変えられるようにするｎウェル導
体、および第１の制御信号を受けるための制御電極を有
するもの、 グランド電位に接続された第１の電流電極、前記データ
出力ラインに接続された第２の電流電極、および第２の
制御信号を受けるための制御電極を有するｎチャネルプ
ルダウントランジスタ（１５８）、そして前記ｎウェル
導体に結合された第１の電流電極、前記第１の制御信号
に結合された第２の電流電極、前記ｎウェル導体に結合
されたチャネル領域、および前記電源電圧を受けるため
の制御電極を有する単一のｐチャネルトランジスタ（１
５２）であって、該単一のｐチャネルトランジスタは前
記ｎウェル導体を前記第１の制御信号に選択的に結合す
るもの、 を具備することを特徴とする出力ドライバ。 - 【請求項７】 導体にデータ値を駆動入力する方法であ
って、 第１の電圧の前記導体を準備する段階、 前記データ値が前記導体に駆動入力されるべきことを決
定する段階、 前記導体の電位を前記第１の電圧から第２の電圧へと低
下させる段階であって、前記第２の電圧は前記第１の電
圧より低く、前記低下させる段階は制御信号（プリコン
ディション）に応答して行なわれかつ前記データ値が前
記導体に駆動入力される前に行なわれるもの、そして前
記データ値を前記導体に駆動入力する段階、 を具備することを特徴とする導体にデータ値を駆動入力
する方法。 - 【請求項８】 導体を通ってデータ値を提供するための
システムであって、該システムは出力イネーブル制御信
号を有し、かつ第１の電源電圧を前記導体に提供するた
めの第１のトランジスタ（１５４）、 第２の電源電圧を前記導体に提供するための第２のトラ
ンジスタ（１５８）であって、前記第２の電圧は前記第
１の電圧と異なるもの、そして前記第１のトランジスタ
に結合され前記導体を第３の電圧から前記第２の電圧へ
と駆動するためのプリコンディション制御信号であっ
て、前記第２の電圧は前記第３の電圧より低く、前記第
３の電圧は前記出力イネーブル制御信号の肯定の用意の
ために前記第２の電圧に駆動されるもの、 を具備することを特徴とする導体を通ってデータ値を提
供するためのシステム。
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