JPH07176546A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07176546A JPH07176546A JP32242893A JP32242893A JPH07176546A JP H07176546 A JPH07176546 A JP H07176546A JP 32242893 A JP32242893 A JP 32242893A JP 32242893 A JP32242893 A JP 32242893A JP H07176546 A JPH07176546 A JP H07176546A
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- solder layer
- wafer
- solder
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Abstract
(57)【要約】
【目的】半導体ウェハをチップに分割する前にウェハの
裏面に対して部分的に半田層を形成する際の工程を簡素
化でき、しかも、チップに分割する際に半田層が完全に
切断されてチップの分離が容易になる半導体装置を提供
する。 【構成】半導体素子が形成された半導体ウェハ10と、
この半導体ウェハの片面上に形成され、ウェハの各チッ
プ領域よりもそれぞれ小さい面積を有する複数の半田層
12とを具備し、この半田層は、各チップ領域内に少な
くとも1個存在し、かつ、各チップ領域間の境界線上の
一部のみ覆うように分散して形成されていることを特徴
とする。
裏面に対して部分的に半田層を形成する際の工程を簡素
化でき、しかも、チップに分割する際に半田層が完全に
切断されてチップの分離が容易になる半導体装置を提供
する。 【構成】半導体素子が形成された半導体ウェハ10と、
この半導体ウェハの片面上に形成され、ウェハの各チッ
プ領域よりもそれぞれ小さい面積を有する複数の半田層
12とを具備し、この半田層は、各チップ領域内に少な
くとも1個存在し、かつ、各チップ領域間の境界線上の
一部のみ覆うように分散して形成されていることを特徴
とする。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に係り、特
に半導体素子が形成された半導体ウェハの片面に半田層
が形成された半導体装置に関する。
に半導体素子が形成された半導体ウェハの片面に半田層
が形成された半導体装置に関する。
【0002】
【従来の技術】従来、例えばInP基板を用いた光半導
体装置が数多く開発されているが、これらの半導体装置
は、結晶成長工程、電極形成工程などを経た半導体ウェ
ハから個々のチップに切り出された後にサブマウントな
どに半田により固着される。
体装置が数多く開発されているが、これらの半導体装置
は、結晶成長工程、電極形成工程などを経た半導体ウェ
ハから個々のチップに切り出された後にサブマウントな
どに半田により固着される。
【0003】上記ウェハから個々のチップに切り出す
際、半導体結晶のへき開を利用する方法、または、半導
体ウェハの表面の全面あるいは一部にスクライブライン
を設け、圧力を加えてチップに分割する方法が用いられ
る。
際、半導体結晶のへき開を利用する方法、または、半導
体ウェハの表面の全面あるいは一部にスクライブライン
を設け、圧力を加えてチップに分割する方法が用いられ
る。
【0004】また、半田によるチップ固着方法として、
半田としてAuSn共晶半田などを使用し、チップ接合
面(チップの片面)あるいは例えばAuがメタライズさ
れたサブマウント表面に半田材を予め設けておき、チッ
プをサブマウントの所定の位置に設置した後、半田融点
まで加熱し、チップを固着する。
半田としてAuSn共晶半田などを使用し、チップ接合
面(チップの片面)あるいは例えばAuがメタライズさ
れたサブマウント表面に半田材を予め設けておき、チッ
プをサブマウントの所定の位置に設置した後、半田融点
まで加熱し、チップを固着する。
【0005】ところで、チップを固定するためのサブマ
ウント自身は、さらに、ヒートシンクなどに固定される
が、この固定に際して、チップ固着用のAuSn共晶半
田よりも融点が高い半田を使用する場合がある。この場
合、前記AuSn共晶半田層を予めサブマウント表面に
形成する方法は、サブマウント自身をヒートシンクなど
に固定する際の昇温により、AuSn共晶半田が組成変
動や酸化をおこすおそれがある。
ウント自身は、さらに、ヒートシンクなどに固定される
が、この固定に際して、チップ固着用のAuSn共晶半
田よりも融点が高い半田を使用する場合がある。この場
合、前記AuSn共晶半田層を予めサブマウント表面に
形成する方法は、サブマウント自身をヒートシンクなど
に固定する際の昇温により、AuSn共晶半田が組成変
動や酸化をおこすおそれがある。
【0006】一方、チップ固着用のAuSn共晶半田層
を予めチップ接合面に形成する方法は、図6に示すよう
に、半導体ウェハ60の表面に素子61を形成し、その
裏面の全面に一様に半田層62を形成した後にスクライ
ブライン63に沿ってチップに分割する方法と、図7に
示すように、半導体ウェハ60の表面に素子61を形成
し、各チップ領域間の境界線領域を除いた領域にのみ半
田層632形成した後にスクライブライン63に沿って
チップに分割する方法とが採用される。
を予めチップ接合面に形成する方法は、図6に示すよう
に、半導体ウェハ60の表面に素子61を形成し、その
裏面の全面に一様に半田層62を形成した後にスクライ
ブライン63に沿ってチップに分割する方法と、図7に
示すように、半導体ウェハ60の表面に素子61を形成
し、各チップ領域間の境界線領域を除いた領域にのみ半
田層632形成した後にスクライブライン63に沿って
チップに分割する方法とが採用される。
【0007】この場合、前者の方法は、半導体ウェハか
ら個々のチップに分割する際に、半田層が完全には切断
されず、チップの分離が不完全になるという問題があ
る。また、後者の方法は、半導体ウェハの各チップ領域
の素子形成パターンに合わせて半田領域を形成するため
の工程が増加し、半田層形成工程が複雑になる。
ら個々のチップに分割する際に、半田層が完全には切断
されず、チップの分離が不完全になるという問題があ
る。また、後者の方法は、半導体ウェハの各チップ領域
の素子形成パターンに合わせて半田領域を形成するため
の工程が増加し、半田層形成工程が複雑になる。
【0008】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、半導体ウェハをチップに分割する前にウ
ェハの裏面全面に一様に半田層が形成されている場合に
は、チップに分割する際に半田層が完全には切断されず
にチップの分離が不完全になるという問題があり、各チ
ップ領域間のスクライブライン領域を除いた領域にのみ
半田層が形成されている場合には、半田層形成工程が複
雑になるという問題があった。
半導体装置は、半導体ウェハをチップに分割する前にウ
ェハの裏面全面に一様に半田層が形成されている場合に
は、チップに分割する際に半田層が完全には切断されず
にチップの分離が不完全になるという問題があり、各チ
ップ領域間のスクライブライン領域を除いた領域にのみ
半田層が形成されている場合には、半田層形成工程が複
雑になるという問題があった。
【0009】本発明は上記の問題点を解決すべくなされ
たもので、半導体ウェハをチップに分割する前にウェハ
の裏面に対して部分的に半田層を形成する際の工程を簡
素化でき、しかも、チップに分割する際に半田層が完全
に切断されてチップの分離が容易になる半導体装置を提
供することを目的とする。
たもので、半導体ウェハをチップに分割する前にウェハ
の裏面に対して部分的に半田層を形成する際の工程を簡
素化でき、しかも、チップに分割する際に半田層が完全
に切断されてチップの分離が容易になる半導体装置を提
供することを目的とする。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子が形成された半導体ウェハと、この半導体ウ
ェハの片面上に形成され、それぞれウェハの各チップ領
域よりも小さい面積を有する複数の半田層とを具備し、
上記複数の半田層は、各チップ領域内に少なくとも1個
が存在し、かつ、各チップ領域間の境界線上の一部のみ
覆うように分散して形成されていることを特徴とする。
半導体素子が形成された半導体ウェハと、この半導体ウ
ェハの片面上に形成され、それぞれウェハの各チップ領
域よりも小さい面積を有する複数の半田層とを具備し、
上記複数の半田層は、各チップ領域内に少なくとも1個
が存在し、かつ、各チップ領域間の境界線上の一部のみ
覆うように分散して形成されていることを特徴とする。
【0011】
【作用】ウェハの片面上で各チップ領域内に少なくとも
1個の半田層が存在するように形成されている(チップ
領域内の半田層の合計面積は各チップ領域の面積よりも
小さく形成されている)ので、チップに分割した後にサ
ブマウントなどに半田により固着することが可能であ
る。
1個の半田層が存在するように形成されている(チップ
領域内の半田層の合計面積は各チップ領域の面積よりも
小さく形成されている)ので、チップに分割した後にサ
ブマウントなどに半田により固着することが可能であ
る。
【0012】この場合、ウェハの片面上で例えば同一パ
ターンの半田層が繰り返すように形成することにより、
各チップ領域の素子形成パターンに合わせて半田層の領
域を形成する必要はなくなり、半田層形成工程を簡素化
できる。また、半田層が各チップ領域間の境界線上の一
部分のみ覆うとしても、チップに分割する際に半田層が
完全に切断され、チップの分離が容易になる。しかも、
チップのマウント直前まで、半田層の組成変化を及ぼす
ような熱履歴を経ないで済むので、マウント歩留りが向
上するという利点もある。
ターンの半田層が繰り返すように形成することにより、
各チップ領域の素子形成パターンに合わせて半田層の領
域を形成する必要はなくなり、半田層形成工程を簡素化
できる。また、半田層が各チップ領域間の境界線上の一
部分のみ覆うとしても、チップに分割する際に半田層が
完全に切断され、チップの分離が容易になる。しかも、
チップのマウント直前まで、半田層の組成変化を及ぼす
ような熱履歴を経ないで済むので、マウント歩留りが向
上するという利点もある。
【0013】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の半導体装置の一実施例を
示している。この半導体装置は、半導体素子(例えば受
光素子あるいは発光素子)が形成された半導体ウェハ1
0の片面(例えばウェハの素子形成面と同一面あるいは
その裏面)上に、ウェハの各チップ領域よりもそれぞれ
小さい面積を有する複数の半田層12が形成されてい
る。
に説明する。図1は、本発明の半導体装置の一実施例を
示している。この半導体装置は、半導体素子(例えば受
光素子あるいは発光素子)が形成された半導体ウェハ1
0の片面(例えばウェハの素子形成面と同一面あるいは
その裏面)上に、ウェハの各チップ領域よりもそれぞれ
小さい面積を有する複数の半田層12が形成されてい
る。
【0014】この半田層12は、各チップ領域内に少な
くとも1個存在し、かつ、各チップ領域間の境界線上の
一部のみ覆うように分散して形成されている。本実施例
では、例えば400μm角の正方形のチップ領域の片面
上に50μm角の半田層12が50μm間隔で繰り返し
形成されている。
くとも1個存在し、かつ、各チップ領域間の境界線上の
一部のみ覆うように分散して形成されている。本実施例
では、例えば400μm角の正方形のチップ領域の片面
上に50μm角の半田層12が50μm間隔で繰り返し
形成されている。
【0015】この半導体装置を製造する際は、半導体ウ
ェハ10の素子形成面の裏面に部分的に半田層12を予
め形成し、ウェハ10の素子形成面の全面あるいは一部
にスクライブラインを設け、ウェハ裏面から圧力を加え
て個々のチップに分割する方法を用いればよい。
ェハ10の素子形成面の裏面に部分的に半田層12を予
め形成し、ウェハ10の素子形成面の全面あるいは一部
にスクライブラインを設け、ウェハ裏面から圧力を加え
て個々のチップに分割する方法を用いればよい。
【0016】図2(a)乃至(e)は、図1の半導体装
置の製造工程における半導体ウェハの一部の断面構造を
概略的に示している。まず、図2(a)に示すように、
表面に受光素子が形成され、裏面の全面にn側電極11
が形成された半導体ウェハ(In・P基板)10を製造
する。
置の製造工程における半導体ウェハの一部の断面構造を
概略的に示している。まず、図2(a)に示すように、
表面に受光素子が形成され、裏面の全面にn側電極11
が形成された半導体ウェハ(In・P基板)10を製造
する。
【0017】次に、図2(b)に示すように、ウェハ裏
面のn型電極11上にフォトレジスト膜を形成した後、
半田層形成予定領域に対応する部分を除去するようにP
EP(写真蝕刻)処理を行い、レジストパターン13を
形成する。
面のn型電極11上にフォトレジスト膜を形成した後、
半田層形成予定領域に対応する部分を除去するようにP
EP(写真蝕刻)処理を行い、レジストパターン13を
形成する。
【0018】この際、後述するように、半田層形成予定
領域により決まる半田層領域の総面積をチップ領域の総
面積(チップ接合面の総面積)の25%未満に設定する
と、個々のチップに分割した後に各チップ接合面上の半
田層領域の数量を同一にすようとする場合に、予めウェ
ハ表面の素子形成パターンに含わせて半田層領域を形成
しておく必要が生じるので、半田層の形成工程が繁雑に
なる。
領域により決まる半田層領域の総面積をチップ領域の総
面積(チップ接合面の総面積)の25%未満に設定する
と、個々のチップに分割した後に各チップ接合面上の半
田層領域の数量を同一にすようとする場合に、予めウェ
ハ表面の素子形成パターンに含わせて半田層領域を形成
しておく必要が生じるので、半田層の形成工程が繁雑に
なる。
【0019】そこで、本例では、半田層領域の総面積が
チップ領域の総面積の25%以上、チップ領域間の境界
線上を覆う半田層領域の長さがチップ領域の一辺の75
%以下となるように形成している。即ち、例えば50μ
m間隔で50μm角の半田層形成予定領域が存在するよ
うに形成することにより、半田層領域の総面積がチップ
領域の総面積の50%になり、チップ領域間の境界線上
を覆う半田層領域の長さが最長でチップ領域の一辺の5
0%となるように形成している。
チップ領域の総面積の25%以上、チップ領域間の境界
線上を覆う半田層領域の長さがチップ領域の一辺の75
%以下となるように形成している。即ち、例えば50μ
m間隔で50μm角の半田層形成予定領域が存在するよ
うに形成することにより、半田層領域の総面積がチップ
領域の総面積の50%になり、チップ領域間の境界線上
を覆う半田層領域の長さが最長でチップ領域の一辺の5
0%となるように形成している。
【0020】次に、ウェハ10をメッキ治具(図示せ
ず)にセットし、治具のカソード電極をウェハ裏面にコ
ンタクトさせ、液温を65℃に保持したAuメッキ液に
ウェハを浸す。そして、電流密度が400mA/dm2
になるように電流を流すことにより厚さ1.5μmのA
u層を形成する。次に、メッキ治具にセットしたウェハ
を液温を室温に保持したSnメッキ液に浸し、電流密度
が1A/dm2 になるように電流を流すことにより厚さ
2μmのSn層を前記Au層上に形成する。さらに、上
記Sn上に、前述と同様の方法により、厚さ1.5μm
のAu層を形成する。これにより、図2(c)中に示す
ように、Au層(1.5μm)/Sn層(2μm)/A
u層(1.5μm)が積層された半田層12を形成する
ことができる。
ず)にセットし、治具のカソード電極をウェハ裏面にコ
ンタクトさせ、液温を65℃に保持したAuメッキ液に
ウェハを浸す。そして、電流密度が400mA/dm2
になるように電流を流すことにより厚さ1.5μmのA
u層を形成する。次に、メッキ治具にセットしたウェハ
を液温を室温に保持したSnメッキ液に浸し、電流密度
が1A/dm2 になるように電流を流すことにより厚さ
2μmのSn層を前記Au層上に形成する。さらに、上
記Sn上に、前述と同様の方法により、厚さ1.5μm
のAu層を形成する。これにより、図2(c)中に示す
ように、Au層(1.5μm)/Sn層(2μm)/A
u層(1.5μm)が積層された半田層12を形成する
ことができる。
【0021】次に、ウェハをメッキ治具から外し、前記
レジスト膜13を除去することにより、図2(d)に示
すように、半田層12を残す。以下、図示はしないが、
ウェハ表面(素子形成面)のスクライブライン領域にタ
ングステン針などにより縦横にスクライブラインを形成
し、ウェハ裏面から圧力を加え、400μm角のチップ
に分割する。そして、予めサブマウントをAuGe共晶
半田で固着したへッダーを200℃に保持したマウント
治具に設置し、チップの接合面(半田層形成面)をサブ
マウント上の所定の位置に載置し、水素7%、窒素93
%の成分を有するホットガスを吹き付けることにより半
田層12の融点まで加熱し、半田層12を溶融する。こ
の半田層12が充分に広がり、チップの位置調整が終了
した後、冷風を吹き付けてチップを固着する。
レジスト膜13を除去することにより、図2(d)に示
すように、半田層12を残す。以下、図示はしないが、
ウェハ表面(素子形成面)のスクライブライン領域にタ
ングステン針などにより縦横にスクライブラインを形成
し、ウェハ裏面から圧力を加え、400μm角のチップ
に分割する。そして、予めサブマウントをAuGe共晶
半田で固着したへッダーを200℃に保持したマウント
治具に設置し、チップの接合面(半田層形成面)をサブ
マウント上の所定の位置に載置し、水素7%、窒素93
%の成分を有するホットガスを吹き付けることにより半
田層12の融点まで加熱し、半田層12を溶融する。こ
の半田層12が充分に広がり、チップの位置調整が終了
した後、冷風を吹き付けてチップを固着する。
【0022】なお、半田層12としては、例えばAu
(80%)、Sn(20%)からなるAuSn共晶半田
(融点280℃)とか、AuとGeとからなる半田、A
uとSi(またはPb)とSnとからなる半田を用いる
ことができ、上記実施例のような多層構造に限らず、単
層構造でもよい。
(80%)、Sn(20%)からなるAuSn共晶半田
(融点280℃)とか、AuとGeとからなる半田、A
uとSi(またはPb)とSnとからなる半田を用いる
ことができ、上記実施例のような多層構造に限らず、単
層構造でもよい。
【0023】上記工程において、ウェハ10をチップに
分割する際、半導体結晶に沿ってウェハ裏面の半田層1
2に達するまでへキ開が進行するが、半田層12はへキ
開の作用によっては分離せず、ウェハ10を左右に引っ
張る力によって破断(分割)される。
分割する際、半導体結晶に沿ってウェハ裏面の半田層1
2に達するまでへキ開が進行するが、半田層12はへキ
開の作用によっては分離せず、ウェハ10を左右に引っ
張る力によって破断(分割)される。
【0024】この際、半田層の破断強度は、チップ領域
問の境界線上における半田層の厚みと境界線を覆う半国
層の長さで決定され、この半田層の厚さが薄いほど、ま
た、境界線を覆う長さが短い程、破断強度は低くなる
(分離が容易になる)。
問の境界線上における半田層の厚みと境界線を覆う半国
層の長さで決定され、この半田層の厚さが薄いほど、ま
た、境界線を覆う長さが短い程、破断強度は低くなる
(分離が容易になる)。
【0025】本実施例では、ウェハ裏面上で同一パター
ンの半田層が繰り返すように形成されており、半田層が
各チップ領域間の境界線上の一部分のみ覆う状態になっ
ているが、境界線上を非連続的に覆っており、個々のチ
ップ領域の境界線付近における半田層領域の破断強度が
低いので、チップに分割する際に半田層が完全に切断さ
れ、チップの分離が容易になる。
ンの半田層が繰り返すように形成されており、半田層が
各チップ領域間の境界線上の一部分のみ覆う状態になっ
ているが、境界線上を非連続的に覆っており、個々のチ
ップ領域の境界線付近における半田層領域の破断強度が
低いので、チップに分割する際に半田層が完全に切断さ
れ、チップの分離が容易になる。
【0026】因みに、従来例のようにウェハ裏面の全面
にAu層(1.5μm)/Sn層(2μm)/Au層
(1.5μm)からなる半田層を形成した場合に比べ
て、本実施例では正常にチップに分割される割合が30
%から100%に向上した。
にAu層(1.5μm)/Sn層(2μm)/Au層
(1.5μm)からなる半田層を形成した場合に比べ
て、本実施例では正常にチップに分割される割合が30
%から100%に向上した。
【0027】なお、マウントされるべきチップの接合面
端部の境界線上の半田層領域に覆われた部分の長さの割
合を変化させ、同一のチップ分割条件でチップに分割し
た場合、図3に示すように、前記長さの割含が75%以
上になると、正常に分割されたチップの割合が急激に減
少した。
端部の境界線上の半田層領域に覆われた部分の長さの割
合を変化させ、同一のチップ分割条件でチップに分割し
た場合、図3に示すように、前記長さの割含が75%以
上になると、正常に分割されたチップの割合が急激に減
少した。
【0028】また、ウェハの裏面上で各チップ領域内に
少なくとも1個の半田層が存在するように形成されてい
る(チップ領域内の半田層の合計面積はチップ領域の面
積よりも小さく形成されている)ので、チップに分割し
た後にサブマウントなどに半田により固着することが可
能である。
少なくとも1個の半田層が存在するように形成されてい
る(チップ領域内の半田層の合計面積はチップ領域の面
積よりも小さく形成されている)ので、チップに分割し
た後にサブマウントなどに半田により固着することが可
能である。
【0029】因みに、本実施例の半導体装置では、マウ
ントしたチップの側面から力を加え、チップの接着強度
を測定したところ、3kgf(従来例のAuSnプリフ
ォーム半田を使用したチップの接着強度と同程度)が得
られた。
ントしたチップの側面から力を加え、チップの接着強度
を測定したところ、3kgf(従来例のAuSnプリフ
ォーム半田を使用したチップの接着強度と同程度)が得
られた。
【0030】また、本実施例では、ウェハの裏面上で同
一パターンの半田層が繰り返すように形成することによ
り、各チップ領域の素子形成パターンに合わせて半田層
の領域を形成する必要はなくなり、半田層形成工程を簡
素化できる。
一パターンの半田層が繰り返すように形成することによ
り、各チップ領域の素子形成パターンに合わせて半田層
の領域を形成する必要はなくなり、半田層形成工程を簡
素化できる。
【0031】しかも、本実施例によれば、チップのマウ
ント直前まで、半田層の組成変化を及ぼすような熱履歴
を経ないで済むので、マウント歩留りが向上するという
利点もある。
ント直前まで、半田層の組成変化を及ぼすような熱履歴
を経ないで済むので、マウント歩留りが向上するという
利点もある。
【0032】図4は、図1の半導体装置の変形例として
ウェハの1つのチップ領域を示している。この半導体装
置は、図1の受光半導体装置と比べて、半田層12のパ
ターン形状およびパターン間隔が異なり、その他は同じ
であるので図1中と同一符号を付している。この場合、
400μm角のチップ領域上に例えば直径50μmの円
形の半田層12が75μm間隔で形成されており、半田
層領域の総面積はチップ接合面の面積の例えば29%、
チップ領域間の境界線上を覆う半田層領域の長さは、最
長でチップの一辺の71%となるように形成している。
ウェハの1つのチップ領域を示している。この半導体装
置は、図1の受光半導体装置と比べて、半田層12のパ
ターン形状およびパターン間隔が異なり、その他は同じ
であるので図1中と同一符号を付している。この場合、
400μm角のチップ領域上に例えば直径50μmの円
形の半田層12が75μm間隔で形成されており、半田
層領域の総面積はチップ接合面の面積の例えば29%、
チップ領域間の境界線上を覆う半田層領域の長さは、最
長でチップの一辺の71%となるように形成している。
【0033】図5(a)乃至(e)は、図4の半導体装
置の製造工程における半導体ウェハの一部の断面構造を
概略的に示している。まず、図5(a)に示すように、
表面に受光素子が形成され、裏面の全面にn側電極11
が形成された半導体ウェハ(In・P基板)10を製造
する。
置の製造工程における半導体ウェハの一部の断面構造を
概略的に示している。まず、図5(a)に示すように、
表面に受光素子が形成され、裏面の全面にn側電極11
が形成された半導体ウェハ(In・P基板)10を製造
する。
【0034】次に、図5(b)に示すように、直径50
μmの円形パターンが75μmのピッチで形成されたメ
タルマスク50をウェハ裏面のn型電極11上に密着さ
せる。そして、真空蒸着装置によりAu層(1.5μ
m)、Sn層(2μm)、Au層(1.5μm)を連続
的に蒸着させ、図5(c)に示すように半田層12を形
成した後、メタルマスク50を取り外せば、図5(d)
に示すように半田層12が残る。
μmの円形パターンが75μmのピッチで形成されたメ
タルマスク50をウェハ裏面のn型電極11上に密着さ
せる。そして、真空蒸着装置によりAu層(1.5μ
m)、Sn層(2μm)、Au層(1.5μm)を連続
的に蒸着させ、図5(c)に示すように半田層12を形
成した後、メタルマスク50を取り外せば、図5(d)
に示すように半田層12が残る。
【0035】以下、図示はしないが、ウェハ表面のスク
ライブライン領域に縦横にスクライブラインを形成し、
ウェハ裏面から圧力を加え、400μm角のチップに分
割する。そして、予めサブマウントをAuGe共晶半田
で固着したへッダーを200℃に保持したマウント治具
に設置し、チップの接合面(半田層形成面)をサブマウ
ント上の所定の位置に載置し、水素7%、窒素93%の
成分を有するホットガスを吹き付けることにより半田層
12を溶融する。この半田層12が充分に広がり、チッ
プの位置調整が終了した後、冷風を吹き付けてチップを
固着する。上記したような図4の半導体装置によれば、
前述した図1の半導体装置と同様の効果が得られた。
ライブライン領域に縦横にスクライブラインを形成し、
ウェハ裏面から圧力を加え、400μm角のチップに分
割する。そして、予めサブマウントをAuGe共晶半田
で固着したへッダーを200℃に保持したマウント治具
に設置し、チップの接合面(半田層形成面)をサブマウ
ント上の所定の位置に載置し、水素7%、窒素93%の
成分を有するホットガスを吹き付けることにより半田層
12を溶融する。この半田層12が充分に広がり、チッ
プの位置調整が終了した後、冷風を吹き付けてチップを
固着する。上記したような図4の半導体装置によれば、
前述した図1の半導体装置と同様の効果が得られた。
【0036】
【発明の効果】上述したように本発明の半導体装置によ
れば、半導体ウェハをチップに分割する前にウェハの裏
面に対して部分的に半田層を形成する際の工程を簡素化
でき、しかも、チップに分割する際に半田層が完全に切
断されてチップの分離が容易になる。
れば、半導体ウェハをチップに分割する前にウェハの裏
面に対して部分的に半田層を形成する際の工程を簡素化
でき、しかも、チップに分割する際に半田層が完全に切
断されてチップの分離が容易になる。
【図1】本発明の半導体装置の一実施例を示す平面図。
【図2】図1の半導体装置の製造工程における半導体ウ
ェハの一部の断面構造を概略的に示す図。
ェハの一部の断面構造を概略的に示す図。
【図3】図1の半導体装置の境界線上の半田領域に覆わ
れた部分の長さの割合を変化させた場合に正常に分割さ
れたチップの割合のデータを示す図。
れた部分の長さの割合を変化させた場合に正常に分割さ
れたチップの割合のデータを示す図。
【図4】図1の半導体装置の変形例を示す平面図。
【図5】図4の半導体装置の製造工程における半導体ウ
ェハの一部の断面構造を概略的に示す図。
ェハの一部の断面構造を概略的に示す図。
【図6】従来の半導体装置を製造する際に半導体ウェハ
の状態でチップ接合面となる領域の全面に一様に半田層
を形成する方法を示す断面図。
の状態でチップ接合面となる領域の全面に一様に半田層
を形成する方法を示す断面図。
【図7】従来の半導体装置を製造する際に半導体ウェハ
の状態でチップ接合面となる領域における境界線上を除
いた領域にのみ半田層を形成する方法を示す断面図。
の状態でチップ接合面となる領域における境界線上を除
いた領域にのみ半田層を形成する方法を示す断面図。
10…半導体ウェハ、12…半田層。
Claims (4)
- 【請求項1】 半導体素子が形成された半導体ウェハ
と、 この半導体ウェハの片面上に形成され、ウェハの各チッ
プ領域よりもそれぞれ小さい面積を有する複数の半田層
とを具備し、 上記複数の半田層は、各チップ領域内に少なくとも1個
存在し、かつ、各チップ領域間の境界線上の一部のみ覆
うように分散して形成されていることを特徴とする半導
体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記複数の半田層は、同一パターンを有する半田層が繰
り返すように形成されていることを特徴とする半導体装
置。 - 【請求項3】 請求項1または2記載の半導体装置にお
いて、 前記複数の半田層は、その総面積が前記各チップ領域の
総面積の25%以上であることを特徴とする半導体装
置。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
半導体装置において、 前記各チップ領域は矩形であり、前記半田層が各チップ
領域間の境界線上を覆う長さはチップ領域の一辺の75
%以下であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32242893A JPH07176546A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32242893A JPH07176546A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07176546A true JPH07176546A (ja) | 1995-07-14 |
Family
ID=18143563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32242893A Pending JPH07176546A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07176546A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006222326A (ja) * | 2005-02-14 | 2006-08-24 | Mitsubishi Electric Corp | 半導体素子の製造方法およびそれに用いる半導体素子製造装置 |
WO2008132559A1 (en) * | 2007-04-27 | 2008-11-06 | Freescale Semiconductor, Inc. | Semiconductor wafer processing |
JP2009059788A (ja) * | 2007-08-30 | 2009-03-19 | Toshiba Corp | 接着パターン形成素子及び電子部品 |
JP2018046237A (ja) * | 2016-09-16 | 2018-03-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1993
- 1993-12-21 JP JP32242893A patent/JPH07176546A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006222326A (ja) * | 2005-02-14 | 2006-08-24 | Mitsubishi Electric Corp | 半導体素子の製造方法およびそれに用いる半導体素子製造装置 |
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US8456023B2 (en) | 2007-04-27 | 2013-06-04 | Freescale Semiconductor, Inc. | Semiconductor wafer processing |
JP2009059788A (ja) * | 2007-08-30 | 2009-03-19 | Toshiba Corp | 接着パターン形成素子及び電子部品 |
JP2018046237A (ja) * | 2016-09-16 | 2018-03-22 | 株式会社東芝 | 半導体装置およびその製造方法 |
CN107833917A (zh) * | 2016-09-16 | 2018-03-23 | 株式会社东芝 | 半导体装置及其制造方法 |
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