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JPH07142673A - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPH07142673A
JPH07142673A JP5284801A JP28480193A JPH07142673A JP H07142673 A JPH07142673 A JP H07142673A JP 5284801 A JP5284801 A JP 5284801A JP 28480193 A JP28480193 A JP 28480193A JP H07142673 A JPH07142673 A JP H07142673A
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JP
Japan
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integrated circuit
terminal
circuit device
outer lead
substrate
Prior art date
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Pending
Application number
JP5284801A
Other languages
English (en)
Inventor
Hayashi Matsunaga
速 松永
Masao Iwata
雅男 岩田
Yoshikazu Suehiro
芳和 末廣
Takeo Anpo
武雄 安保
Kiminobu Furukawa
仁信 古川
Izumi Okamoto
泉 岡本
Kazuo Takeda
和男 竹田
Hideji Ida
秀二 井田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP5284801A priority Critical patent/JPH07142673A/ja
Priority to US08/222,487 priority patent/US5490041A/en
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Abstract

(57)【要約】 【目的】 ディジタルコンピュータの処理速度の高速化
と、内部メモリーの大容量化に対応できる集積回路装置
を提供する。 【構成】 フィルムキャリア２ｂ上にメモリーＩＣのベ
アチップ２ａを有し、かつ、このフィルムキャリア２ｂ
のどちらか一方にアウターリード２ｃを備え、正方形形
状の集積回路基板上に設けたアウターリードパッド１ｃ
に電気的に接続する。また、この集積回路基板１は、そ
のエッジ近辺に端子パッド１ｂが設けられている。この
構成により、処理速度の高速化と、内部メモリーの大容
量化に対応できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばワークステーシ
ョン、パーソナルコンピュータなどのディジタルコンピ
ュータで用いる内部メモリー回路を、モノリシック構造
のメモリーＩＣと、それを実装する基板とリードフレー
ム端子とで構成した集積回路装置に関するものである。
【０００２】
【従来の技術】従来、この種の内部メモリー回路はプリ
ント基板にメモリーＩＣを半田付け実装したものが使わ
れる。
【０００３】以下、図面を参照しながらディジタルコン
ピュータで用いる従来の内部メモリー回路について説明
する。
【０００４】図１１は、従来の内部メモリー回路の回路
図を示すものである。図１１において、１１−１〜１１
−４はメモリーＩＣであり、１２はアドレスバスであ
り、１３はデータバスであり、メモリーＩＣ１１−１〜
１１−４は記憶保持動作が必要なＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）のＩＣであり、／Ｒ
ＡＳ（ロウ・アドレス・ストローブ）信号と／ＣＡＳ
（カラム・アドレス・ストローブ）信号を各々のメモリ
ーＩＣに入力することで、アクセスするメモリーＩＣを
選択するようにしており、そのアクセスは／ＷＥ（ライ
ト・イネーブル）信号を入力するとデータを書込み、／
ＯＥ（アウトプット・イネーブル）信号を入力するとデ
ータを読出す様にしている。
【０００５】図１２は、図１１に示した従来の内部メモ
リー回路をプリント基板にメモリーＩＣを半田付け実装
した斜視図を示すものである。
【０００６】図１２において、１４はプリント基板であ
り、プリント基板１４はガラス織布をエポキシ樹脂に含
浸させた基材と、その基材の表裏両面をアドレスバス１
２やデータバス１３などの信号配線を主に布線し、電源
ラインと接地ラインの配線を各々内挿した４層の銅張り
積層板である。メモリーＩＣはモノリシック構造のベア
ＩＣチップをリードフレームにダイボンディングおよび
ワイヤーボンディングし、樹脂材料で封止したパッケー
ジになっており、前記リードフレームのリード端子によ
って封止樹脂の外と電気的接続が可能になっている。
【０００７】メモリーＩＣ１１−１〜１１−４のリード
端子は、プリント基板１４の表面の信号配線に半田付け
によって接続され、内部メモリー回路を構成している。
【０００８】
【発明が解決しようとする課題】ディジタルコンピュー
タの基本性能である処理速度を上げる方法の一つとし
て、システムのクロック周波数を高速にするとともに、
内部メモリー回路の記憶容量を大容量にする方法があ
る。
【０００９】以下、図１２によって記憶容量を大容量に
する方法について説明する。内部メモリー回路の記憶容
量を大容量にするためには、記憶容量に応じた多数のメ
モリーＩＣ１１−１〜１１−４をプリント基板１４に実
装しなければならない。その際、従来から行われている
ようなプリント基板１４にメモリーＩＣ１１−１〜１１
−４を平面実装すると、配線の終端までの配線長が長く
なり、以下のような問題点が生ずる。 （１）配線長が長くなると配線インピーダンスが大きく
なり、信号の伝搬特性が劣化するために高速処理が困難
になる。 （２）配線長が長くなると配線の終端で信号の反射が起
こり、配線を伝搬中の信号波形を変形させる。
【００１０】配線の終端で起こる信号の反射の影響によ
って、配線の終端に実装したメモリーＩＣ１１−４に入
力される信号波形と、始端近辺に実装したメモリーＩＣ
１１−１に入力される信号波形では、メモリーＩＣ１１
−１に入力される信号波形が配線終端のインピーダンス
の不整合による反射によって変形し、メモリーＩＣ１１
−１とメモリーＩＣ１１−４のアクセスのタイミングが
異なるため大幅なタイミングマージンが必要になり、高
速処理ができなくなる。 （３）記憶容量を大容量にするために多数のメモリーＩ
Ｃ１１をプリント基板１４に平面実装するためにプリン
ト基板の面積が広くなるとともに４層の銅張り積層板を
用いたプリント基板は高価なため、ディジタルコンピュ
ータの記憶容量を上げると装置の大型化とコストの上昇
を招く。
【００１１】このような課題があるため、ディジタルコ
ンピュータの処理速度を上げることが困難であった。
【００１２】本発明はこのような課題を解決するもの
で、処理速度を向上させることを目的とするものであ
る。
【００１３】
【課題を解決するための手段】このような課題を解決す
るために本発明は、フィルムキャリア上にメモリーＩＣ
のベアチップを有し、かつフィルムキャリアのどちらか
一方にこのベアチップと電気的に接続されたアウターリ
ードとを備えたＴＡＢパッケージと、角型形状の基板
と、この基板のエッジ近辺の表面に配設した端子パッド
と、この端子パッドの基板の中心側に配設しかつ電気的
に接続したアウターリードパッドを構成したものであ
る。
【００１４】
【作用】この構成により多階層化したモジュールをプリ
ント基板に実装することで、メモリーＩＣを平面実装か
ら３次元実装化することでプリント基板の配線長を短く
でき、配線を伝搬中の信号波形の変形を最小限に押さえ
られるものである。
【００１５】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
【００１６】図１は本発明の一実施例におけるベアチッ
プをフィルムキャリアに実装した集積回路基板の表面側
の組み立て斜視図である。図１において、２はＴＡＢパ
ッケージで、略長方形状フィルムキャリア２ｂ上にメモ
リーＩＣのベアチップ２ａを有し、かつフィルムキャリ
ア２ｂの長辺側のどちらか一方にアウターリード２ｃを
備えている。ここで、ＴＡＢパッケージ２のベアチップ
２ａとアウターリード２ｃとは、フィルムキャリア２ｂ
に形成したインナーリード（図示せず）により、電気的
に接続されている。
【００１７】１は略角型形状の集積回路用の基板（以
下、「集積回路基板」と記す。）で、この集積回路基板
１の４辺の集積回路基板エッジ近辺の表面に平行に配設
した短冊状の外部接続用の端子パッド１ｂと、この端子
パッド１ｂより集積回路基板１の内側に各々配設しＴＡ
Ｂパッケージ２のアウターリード２ｃとを電気的に接続
するアウターリードパッド１ｃである。ここで、集積回
路基板１上に平行に配設した端子パッド１ｂとアウター
リードパッド１ｃは、集積回路基板１に付設した配線パ
ターン（図示せず）により選択的に接続されている。集
積回路基板１上に設けられた各々のＴＡＢパッケージ２
は、アウターリード２ｃを集積回路基板１のエッジ方向
とベアチップ２ａを集積回路基板１の内側方向にして、
ＴＡＢパッケージ２のアウターリード２ｃとアウターリ
ードパッド１ｃを各々実装接続する。その際、各々のＴ
ＡＢパッケージ２に対向して実装接続する２つのＴＡＢ
パッケージ２は、これに直交して実装接続する他の２つ
のＴＡＢパッケージ２の上に積み重ねて実装接続してい
る。
【００１８】図２は、図１のベアチップをフィルムキャ
リアに実装した集積回路基板の表面に面実装型コンデン
サを実装した斜視図である。図２において、３は面実装
型のコンデンサ（以下、「チップコンデンサ」と記
す。）で、集積回路基板１上の各々アウターリードパッ
ド１ｃ間に、つまり、ＴＡＢパッケージ２の空領域に実
装し、チップに供給される電源のリップル、サージ等の
ノイズ低減のためにする。
【００１９】図３は本発明の一実施例におけるベアチッ
プをフィルムキャリアに実装した集積回路基板の裏面側
の組み立て斜視図である。図３において、２はＴＡＢパ
ッケージで、略長方形状フィルムキャリア２ｂ上にメモ
リーＩＣのベアチップ２ａを有し、フィルムキャリア２
ｂの長辺側の一方にアウターリード２ｃを備えている。
ここで、ＴＡＢパッケージ２のベアチップ２ａとアウタ
ーリード２ｃとは、フィルムキャリア２ｂに形成したイ
ンナーリード（図示せず）により、電気的に接続されて
いる。１は略４角形形状の集積回路基板で、この集積回
路基板１の４辺の集積回路基板エッジ近辺の表面に平行
配設した短冊状の外部接続用の端子パッド１ｂと、この
端子パッド１ｂより集積回路基板内側に各々配設しＴＡ
Ｂパッケージ２のアウターリード２ｃと電気的に接続す
るアウターリードパッド１ｃである。ここで、集積回路
基板１上に平行に配設した端子パッド１ｂとアウターリ
ードパッド１ｃは、集積回路基板１に付設した配線パタ
ーン（図示せず）により選択的に接続されている。集積
回路基板１上に設けられた各々のＴＡＢパッケージ２
は、アウターリード２ｃを集積回路基板１のエッジ方向
とベアチップ２ａを集積回路基板１の内側方向にして、
ＴＡＢパッケージ２のアウターリード２ｃとアウターリ
ードパッド１ｃを各々実装接続する。その際、各々のＴ
ＡＢパッケージ２に対向して実装接続する２つのＴＡＢ
パッケージ２は、これに直交して実装接続する他の２つ
のＴＡＢパッケージ２の上に積み重ねて実装接続してい
る。
【００２０】図４は、図３のベアチップをフィルムキャ
リアに実装した集積回路基板の裏面にチップコンデンサ
を実装した斜視図である。図４において、３はチップコ
ンデンサで、基板１上の実装したＴＡＢパッケージ２の
空領域に実装する。
【００２１】以上のように、ＴＡＢパッケージ２を集積
回路基板１に対向して実装接続し、かつ、この対向して
実装したＴＡＢパッケージ２に直交するとともに積み重
ねて他のＴＡＢパッケージ２を実装接続することによ
り、従来のワイヤボンディング実装や、フェースダウン
実装がメモリーＩＣのベアチップ面積が大きくなるとそ
れに応じて基板寸法も大きくなるのに対して、小さい基
板で実現することができる。
【００２２】なお、本実施例では、正方形の例で説明し
たが、ｎ≧３の正ｎ角形でも同様の効果が得られる。
【００２３】また、ＴＡＢパッケージ２のベアチップ２
ａは、集積回路基板１上に設けた相対するアウターリー
ド２ｃの距離の１／２よりも短い方がＴＡＢパッケージ
２の空領域が広くなり、チップコンデンサ３を実装しや
すくなる。
【００２４】図５は、図１〜図４で説明した集積回路基
板１を使った集積回路装置の斜視図である。図５におい
て、４はリードフレームであり、リード端子５とリード
端子５を支持枠６で支持した構造になっており、集積回
路基板１の端子パッド１ｂにリードフレーム４のリード
端子５を接続して、集積回路基板１と外部接続可能に集
積回路装置のモジュールを構成している。
【００２５】図５において、メモリーＩＣのＴＡＢパッ
ケージ２は基板１ａの表面と裏面に各々４つのＴＡＢパ
ッケージ２を実装しており、リードフレーム４に支持さ
れるリード端子５の４辺の端子列の１つにつき２つのメ
モリーＩＣのＴＡＢパッケージ２がアウターリードパッ
ド１ｃを介して接続されている。
【００２６】サージ電圧吸収用の面実装型のチップコン
デンサ３は、本実施例では２つのメモリーＩＣのＴＡＢ
パッケージについて１つ実装し、集積回路基板１の表面
と裏面に各々２つの面実装型のチップコンデンサを実装
しているが、１つのメモリーＩＣのＴＡＢパッケージ２
について１つ実装し、基板１ａの表面と裏面に各々４つ
の面実装型のチップコンデンサを実装しても、４つのメ
モリーＩＣのＴＡＢパッケージ２について１つ実装し、
基板１ａの表面と裏面に各々１つのチップコンデンサ３
を実装しても、８つのメモリーＩＣのＴＡＢパッケージ
について１つ実装し基板１ａの表面または裏面のどちら
かに１つの面実装型のチップコンデンサを実装してもよ
い。
【００２７】図６（ａ）〜（ｄ）は図５に示した集積回
路装置の表面、裏面の回路図である。図６（ａ）〜
（ｄ）において、メモリーＩＣ２−１−ａとメモリーＩ
Ｃ２−１−ｂは端子列５−１に接続され、メモリーＩＣ
２−２−ａとメモリーＩＣ２−２−ｂは端子列５−２に
接続され、メモリーＩＣ２−３−ａとメモリーＩＣ２−
３−ｂは端子列５−３に接続され、メモリーＩＣ２−４
−ａとメモリーＩＣ２−４−ｂは端子列５−１に接続さ
れ、メモリーＩＣ２−１−ａとメモリーＩＣ２−２−ａ
とメモリーＩＣ２−３−ａとメモリーＩＣ２−４−ａは
基板１ａの表面に実装され、メモリーＩＣ２−１−ｂと
メモリーＩＣ２−２−ｂとメモリーＩＣ２−３−ｂとメ
モリーＩＣ２−４−ｂは基板１ａの裏面に実装されてい
る。
【００２８】この端子列５−１〜５−４の端子配列は、
電源端子、接地端子、アドレスバス端子群５−１Ａ〜５
−４Ａ、２つのデータ端子群５−１Ｄ１〜５−４Ｄ１、
５−１Ｄ２〜５−４Ｄ２、／ＷＥ信号、／ＯＥ信号の端
子群５−１Ｅ〜５−４Ｅについては同じであるが／ＲＡ
Ｓ信号の端子、／ＣＡＳ信号の端子については４辺の端
子列の何れも重複することなく配置されている。
【００２９】すなわち、端子列５−１の／ＲＡＳ信号お
よび／ＣＡＳ信号の端子配置は端子列５−２，５−３，
５−４においてはノンコネクトであり、端子列５−２の
／ＲＡＳ信号および／ＣＡＳ信号の端子配置は端子列５
−１，５−３，５−４においてはノンコネクトであり、
端子列５−３の／ＲＡＳ信号および／ＣＡＳ信号の端子
配置は端子列５−１，５−２，５−４においてはノンコ
ネクトであり、端子列５−４の／ＲＡＳ信号および／Ｃ
ＡＳ信号の端子配置は端子列５−１，５−２，５−３に
おいてはノンコネクトである。５−１Ｄ１〜５−４Ｄ１
は基板１ａの表面に実装したメモリーＩＣのデータ端子
群であり、５−１Ｄ２〜５−４Ｄ２は基板１ａの裏面に
実装したメモリーＩＣのデータ端子群であり、電源端
子、接地端子、アドレスバス端子群５−１Ａ〜５−４
Ａ、／ＷＥ信号、／ＯＥ信号の端子群５−１Ｅ〜５−４
Ｅについては同じであるが、／ＲＡＳ信号の端子、／Ｃ
ＡＳ信号の端子については基板１ａの表裏両面に実装し
た２つのメモリーＩＣに共通に接続されている。
【００３０】このように構成したモジュールは例えばメ
モリーＩＣのデータ幅が４ｂｉｔであれば各端子列から
８ｂｉｔ幅のデータをアクセスできる。
【００３１】図７（ａ），（ｂ）にモジュール７を多階
層化に接続する際の端子配列の説明図を示す。
【００３２】図７（ａ）において、モジュール７−１，
７−２，７−３，７−４は同一構造のモジュールであ
り、端子列５−１−１、端子列５−１−２、端子列５−
１−３、端子列５−１−４は同じ端子配列であり、端子
列５−２−１、端子列５−２−２、端子列５−２−３、
端子列５−２−４は同じ端子配列であり、端子列５−３
−１、端子列５−３−２、端子列５−３−３、端子列５
−３−４は同じ端子配列であり、端子列５−４−１、端
子列５−４−２、端子列５−４−３、端子列５−４−４
は同じ端子配列である。
【００３３】モジュールを多層化するに際し、各モジュ
ールを９０度ずつ回転させ、図１（ｂ）に示すように端
子列５−１−１、端子列５−２−４、端子列５−３−
３、端子列５−４−２を重ね、端子列５−１−２、端子
列５−２−１、端子列５−３−４、端子列５−４−３を
重ね、端子列５−１−３、端子列５−２−２、端子列５
−３−１、端子列５−４−４を重ね、端子列５−１−
４、端子列５−２−３、端子列５−３−２、端子列５−
４−１を重ねて多層化している。
【００３４】これにより、多層化した各モジュールの電
源端子、接地端子、アドレスバス端子群５−１Ａ〜５−
４Ａ、データバス端子群５−１Ｄ１〜５−４Ｄ１，５−
１Ｄ２〜５−４Ｄ２、／ＷＥ信号、／ＯＥ信号の端子群
５−１Ｅ〜５−４Ｅは共通接続され、／ＲＡＳ信号の端
子、／ＣＡＳ信号の端子については４つのモジュールに
実装したメモリーＩＣのいずれにも重複することなく接
続される。
【００３５】図８に積層して多階層化するモジュールと
積層されるモジュールのリードフレームの断面図を示
す。
【００３６】図８において、７−１，７−２，７−３，
・・７−ｎは積層して多階層化するモジュールであり、
支持枠６で支持するリード端子５の形状は積層されるモ
ジュール７−１のリード端子５−１と、積層して多層化
するモジュール７−２，７−３，・・７−ｎのリード端
子５−２，５−３，・・５−ｎと異なり、リード端子５
−２，５−３，・・５−ｎの断面形状はコの字形になっ
ており、モジュールを積層する際、下層のモジュールと
電気的接続をする。
【００３７】このような構造のため、図７に示すよう
な、多層化した各モジュールの電源端子、接地端子、ア
ドレスバス端子群５−１Ａ〜５−４Ａ、データバス端子
群５−１Ｄ１〜５−４Ｄ１，５−１Ｄ２〜５−４Ｄ２、
／ＷＥ信号、／ＯＥ信号の端子群５−１Ｅ〜５−４Ｅが
共通接続され、／ＲＡＳ信号の端子、／ＣＡＳ信号の端
子については４つのモジュールに実装したメモリーＩＣ
のいずれにも重複することなく接続することができる。
【００３８】このようにして構成した多階層化メモリー
モジュールは図１２に示した従来の内部メモりー回路の
回路図と等価でありながら、終端までの配線長を短くす
ることができるので、配線インピーダンスが小さく、信
号の伝搬特性の劣化の無い内部メモりー回路を構成でき
る。
【００３９】図９に抵抗モジュールの回路図を示す。図
９（ａ）は、メモリーモジュールのアドレスバス端子群
５−１Ａ〜５−４Ａ、データバス端子群５−１Ｄ１〜５
−４Ｄ１，５−１Ｄ２〜５−４Ｄ２、／ＷＥ信号、／Ｏ
Ｅ信号の端子群５−１Ｅ〜５−４Ｅ、／ＲＡＳ信号の端
子、／ＣＡＳ信号の端子群５０にプルアップ抵抗Ｒ１、
プルダウン抵抗Ｒ２を各々電源端子と接地端子の間に接
続する抵抗モジュールの回路図であり、図９（ｂ）は、
端子群５０にプルアップ抵抗Ｒ１を電源端子の間に接続
する抵抗モジュールの回路図であり、また図９（ｃ）
は、端子群５０にプルダウン抵抗Ｒ２を接地端子の間に
接続する抵抗モジュールの回路図である。
【００４０】この複数個の抵抗を基板に実装した抵抗モ
ジュールを多階層化メモリーモジュールの最上層に、さ
らに積層して配置することで、配線の終端に終端抵抗を
構成できるので、信号の反射がなくなり、タイムマージ
ンを小さく設定でき、ディジタルコンピュータの処理速
度をより高速化できる。
【００４１】図１０にバスラインを拡張したモジュール
を多階層化に接続する端子配列の説明図を示す。
【００４２】多階層モジュール７を構成するモジュール
７−１，７−２，７−３，７−４は同一構造のモジュー
ルであり、各モジュールの端子列５−１−１、端子列５
−２−１、端子列５−３−１、端子列５−４−１は同じ
端子配列であり、同じく端子列５−１−２、端子列５−
２−２、端子列５−３−２、端子列５−４−２は同じ端
子配列であり、同じく端子列５−１−３、端子列５−２
−３、端子列５−３−３、端子列５−４−３は同じ端子
配列であり、同じく端子列５−１−４、端子列５−２−
４、端子列５−３−４、端子列５−４−４は同じ端子配
列である。
【００４３】モジュール７−ｎ（ｎは１〜４）の端子列
５−ｎ−１〜５−ｎ−４の端子配列は、電源端子、接地
端子、アドレスバス端子群５−ｎ−１Ａ〜５−ｎ−４
Ａ、データバス端子群５−ｎ−１Ｄ１〜５−ｎ−４Ｄ
２、／ＷＥ信号、／ＯＥ信号の端子群５−ｎ−１Ｅ〜５
−ｎ−４Ｅについては同じであるが、／ＲＡＳ信号の端
子、／ＣＡＳ信号の端子については４辺の端子列のいず
れも重複することなく配置されている。
【００４４】すなわち、端子列５−ｎ−１の／ＲＡＳ信
号および／ＣＡＳ信号の端子位置は端子列５−ｎ−２，
５−ｎ−３，５−ｎ−４においてはノンコネクト（Ｎ
Ｃ）であり、端子列５−ｎ−２の／ＲＡＳ信号および／
ＣＡＳ信号の端子位置は端子列５−ｎ−１，５−ｎ−
３，５−ｎ−４においてはノンコネクト（ＮＣ）であ
り、端子列５−ｎ−３の／ＲＡＳ信号および／ＣＡＳ信
号の端子位置は端子列５−ｎ−１，５−ｎ−２，５−ｎ
−４においてはノンコネクト（ＮＣ）であり、端子列５
−ｎ−４の／ＲＡＳ信号および／ＣＡＳ信号の端子位置
は端子列５−ｎ−１，５−ｎ−２，５−ｎ−３において
はノンコネクト（ＮＣ）である。
【００４５】
【発明の効果】以上のように本発明によれば、短い配線
長で内部メモリー回路が構成できるため、配線を伝搬中
の信号波形の変形を最小限に押さえられることができ
る。
【００４６】また、多階層化メモリーモジュールに抵抗
モジュールを積層接続することにより、配線終端のイン
ピーダンスの不整合による信号の反射がなくなるので、
ディジタルコンピュータの基本性能である処理速度を上
げることができるものである。
【００４７】さらに、メモリーＩＣチップが大きくてバ
ンプを使ったフェースダウン・ボンディングや、ダイボ
ンディングとワイヤーボンディングによる実装で行う集
積回路装置よりも小さい基板サイズで実装でき小型・高
密度の集積回路装置が構成できる。
【図面の簡単な説明】
【図１】本発明の一実施例における集積回路装置のベア
チップをフィルムキャリアに実装した集積回路基板の表
面側の組み立て斜視図
【図２】同集積回路装置のベアチップをフィルムキャリ
アに実装した集積回路基板の表面側にチップコンデンサ
を実装した斜視図
【図３】同集積回路装置のベアチップをフィルムキャリ
アに実装した集積回路基板の表面側の組み立て斜視図
【図４】同集積回路装置のベアチップをフィルムキャリ
アに実装した集積回路基板の裏面側にチップコンデンサ
を実装した斜視図
【図５】同集積回路装置の斜視図
【図６】同集積回路装置の回路図
【図７】同集積回路装置の端子配列の説明図
【図８】同集積回路装置の要部のリードフレームの断面
図
【図９】同抵抗モジュールの回路図
【図１０】同バスラインを拡張したモジュールを多階層
化に接続する端子配列の説明図
【図１１】従来の内部メモリーの回路図
【図１２】同内部メモリー回路をプリント基板にメモリ
ーＩＣを半田付け実装して構成した状態を示す図
【符号の説明】
１ 集積回路基板 １ｂ 端子パッド １ｃ アウターリードパッド ２ ＴＡＢパッケージ ２ａ ベアチップ ２ｂ フィルムキャリア ２ｃ アウターリード ３ チップコンデンサ ４ リードフレーム ５ リード端子 ６ 支持枠
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安保 武雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 古川 仁信 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岡本 泉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 竹田 和男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 井田 秀二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 フィルムキャリア上にメモリーＩＣのベ
    アチップを有しかつ前記フィルムキャリアのどちらか一
    方に前記ベアチップと電気的に接続されたアウターリー
    ドとを備えたＴＡＢパッケージと、角型形状の基板と、
    この基板のエッジ近辺の表面に配設した端子パッドと、
    この端子パッドの前記基板実装面の中心側に配設しかつ
    前記ＴＡＢパッケージの前記アウターリードとを電気的
    に接続したアウターリードパッドからなる集積回路装
    置。
  2. 【請求項２】 基板上のアウターリードパッドの対向す
    る位置に電気的に接続したＴＡＢパッケージのアウター
    リードと、前記アウターリードパッドと直交するアウタ
    ーリードパッドに前記ＴＡＢパッケージに積み重ねて他
    のＴＡＢパッケージのアウターリードを電気的に接続し
    てなる請求項１記載の集積回路装置。
  3. 【請求項３】 基板の両面に端子パッドとアウターリー
    ドパッドとを備え、前記アウターリードパッドに各々Ｔ
    ＡＢパッケージのアウターリードを接続してなる請求項
    １記載の集積回路装置。
  4. 【請求項４】 基板は正ｎ角形（ｎ≧３）である請求項
    １記載の集積回路装置。
  5. 【請求項５】 ＴＡＢパッケージのベアチップは、基板
    上に設けた相対するアウターリードパッドの距離の１／
    ２よりも短い長さである請求項１記載の集積回路装置。
  6. 【請求項６】 基板上に設けた各々のアウターリードパ
    ッド間に面実装型コンデンサを設けてなる請求項１記載
    の集積回路装置。
  7. 【請求項７】 基板を支持する支持枠と、この支持枠に
    基板の端子パッドに電気的に接続するリード端子とから
    なる請求項１記載の集積回路装置。
  8. 【請求項８】 ＴＡＢパッケージアウターリードに電気
    的に接続された端子のち少なくとも１つを各ＴＡＢパッ
    ケージ毎に引き出し位置をずらして配置した請求項７記
    載の集積回路装置。
  9. 【請求項９】 支持枠に設けられたリード端子の特定の
    端子が同一位置に配置されないように回転するとともに
    積み重ねてなる請求項７記載の集積回路装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100270756B1 (ko) * 1997-06-19 2000-11-01 다니구찌 이찌로오 반도체장치
US7064443B2 (en) 2003-03-27 2006-06-20 Seiko Epson Corporation Semiconductor device having a plurality of stacked semiconductor chips with positions of chip-selecting terminals being different from each other

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652462A (en) * 1993-04-05 1997-07-29 Matsushita Electric Industrial Co., Ltd. Multilevel semiconductor integrated circuit device
KR0158765B1 (ko) * 1994-09-21 1999-02-01 모리사다 요이치 반도체 집적회로
JP3589726B2 (ja) * 1995-01-31 2004-11-17 株式会社ルネサスソリューションズ エミュレータプローブ
US6016256A (en) * 1997-11-14 2000-01-18 The Panda Project Multi-chip module having interconnect dies
US6049467A (en) * 1998-08-31 2000-04-11 Unisys Corporation Stackable high density RAM modules
US6849480B1 (en) 1999-05-07 2005-02-01 Seagate Technology Llc Surface mount IC stacking method and device
JP3514221B2 (ja) * 2000-08-10 2004-03-31 株式会社デンソー プリント配線基板
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US6933209B2 (en) * 2003-12-24 2005-08-23 Super Talent Electronics Inc. Stacking memory chips using flat lead-frame with breakaway insertion pins and pin-to-pin bridges
JP4754235B2 (ja) * 2005-02-21 2011-08-24 Ｎｔｎ株式会社 回転伝達装置
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
US7258552B2 (en) * 2005-07-05 2007-08-21 Hewlett-Packard Development Company, L.P. Socket for holding a circuit board module
US20080160800A1 (en) * 2006-12-29 2008-07-03 Wen Qi Dai Pin with shape memory alloy
JP4372189B2 (ja) 2007-12-27 2009-11-25 株式会社東芝 情報処理装置及び不揮発性半導体メモリドライブ
KR20090070406A (ko) * 2007-12-27 2009-07-01 삼성전자주식회사 피씨비 스트립과 그의 어셈블리 장치와 방법
US8947887B2 (en) * 2009-02-23 2015-02-03 Freescale Semiconductor, Inc. Package assembly and method of tuning a natural resonant frequency of a package
JP5499696B2 (ja) * 2009-12-25 2014-05-21 富士通セミコンダクター株式会社 半導体装置及び実装構造
US9093445B2 (en) 2011-08-26 2015-07-28 International Business Machines Corporation Packaging identical chips in a stacked structure
US10993323B2 (en) 2019-01-14 2021-04-27 Cody Elsing Stackable printed circuit board

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3340439A (en) * 1965-07-02 1967-09-05 Amp Inc Multi-contact connector
DE3586893D1 (de) * 1984-12-28 1993-01-21 Micro Co Ltd Stapelverfahren fuer gedruckte schaltungen.
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
JPH0828393B2 (ja) * 1987-12-25 1996-03-21 株式会社日立製作所 電子装置
EP0339154B1 (en) * 1988-04-26 1994-11-17 Citizen Watch Co. Ltd. Memory card
US4996583A (en) * 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
JP2737360B2 (ja) * 1990-05-22 1998-04-08 松下電器産業株式会社 実装構造体
JPH04214695A (ja) * 1990-12-13 1992-08-05 Mitsubishi Electric Corp 半導体装置
JPH0514427A (ja) * 1991-07-05 1993-01-22 Nec Corp 光ヘテロダインｆｓｋデユアルフイルタ検波装置
EP0526992B1 (en) * 1991-07-25 1996-05-01 Ncr International Inc. Multilayer carrier for mounting an integrated circuit and method of making the same
TW212261B (en) * 1992-03-09 1993-09-01 Matsushita Electric Ind Co Ltd Electronic circuit device and manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100270756B1 (ko) * 1997-06-19 2000-11-01 다니구찌 이찌로오 반도체장치
US6483189B1 (en) 1997-06-19 2002-11-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US7064443B2 (en) 2003-03-27 2006-06-20 Seiko Epson Corporation Semiconductor device having a plurality of stacked semiconductor chips with positions of chip-selecting terminals being different from each other

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