JPH07122754A

JPH07122754A - 半導体装置

Info

Publication number: JPH07122754A
Application number: JP26374993A
Authority: JP
Inventors: Atsushi Sugawara; 淳菅原; Yasunori Miura; 靖憲三浦; Makoto Shibusawa; 誠渋沢; Masahiro Seiki; 正寛清木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-10-21
Filing date: 1993-10-21
Publication date: 1995-05-12
Anticipated expiration: 2018-02-04
Also published as: JP3373620B2

Abstract

(57)【要約】【目的】薄膜トランジスタのＯＦＦ状態でのリーク電
流の増大を招くことなくゲート電極をできるだけ小さく
することができ、表示画質向上等に寄与し得る液晶表示
装置を提供すること。【構成】透明基板２７上にゲート電極１４，ゲート絶
縁膜１５，半導体層１６及びソース・ドレイン電極を積
層して複数のＴＦＴが形成されたアレイ２４と、このア
レイ基板２４に対向配置され該対向面にＴＦＴを覆うよ
うに遮光層２９が形成された対向基板２５とを具備した
液晶表示装置において、ＴＦＴのチャネル領域３２をゲ
ート電極１４と自己整合的に形成し、ゲート電極１４の
輪郭線とドレイン電極の輪郭線との交点からゲート電極
１４の輪郭線とソース電極の輪郭線との交点に至る最短
距離を、ゲート電極１４から遮光層２９まで最短距離の
４倍以上に設定したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタを用
いた半導体装置に係わり、特にアクティブマトリックス
型液晶表示装置などのように薄膜トランジスタをスイッ
チ素子として用いた半導体装置に関する。

【０００２】

【従来の技術】従来、薄膜トランジスタをスイッチ素子
として用いた半導体装置は、液晶表示装置などの種々の
分野に応用されている。図１０は、従来の薄膜トランジ
スタ構造の一例を示す。図示しない透明基板上にゲート
電極２が形成され、さらにその上に図示しないゲート絶
縁膜を介して半導体層４が形成されている。さらにその
上には、半導体層４を挟んで互いに対向する位置にソー
ス電極６及びドレイン電極７が形成されている。

【０００３】半導体層４において、ソース電極６に接触
する部分からドレイン電極７に接触する部分までの部分
をチャネルと呼ぶ。また、このチャネルにおけるソース
・ドレイン電極間距離は、チャネル長と称される。この
種の薄膜トランジスタにおいては、ゲート電極２に所望
の電圧が印加されることによってチャネルの抵抗値が印
加電圧に対し非線形的に変化する。つまり、ゲート電極
の電位に従いＯＮ状態とＯＦＦ状態が切り替えられてス
イッチング動作が行われる。

【０００４】また、薄膜トランジスタを用いたアクティ
ブマトリックス型液晶表示装置の基本構成は、薄膜トラ
ンジスタ及びこれに接続される液晶駆動電極がマトリッ
クス状に形成されたアレイ基板（第１の基板）と、これ
に対向配置される対向基板（第２の基板）との間に液晶
層を挟持してなる。

【０００５】ところで、複数の層から構成される薄膜ト
ランジスタのパターンは、一般に製造時のパターンの重
ね合わせズレと線幅精度に対する余裕度を付加して設計
される。例えば、チャネルを形成する半導体層のパター
ンとゲート電極層のパターンは、上記重ね合わせズレを
考慮して設計される。即ち、ゲート電極層或いは半導体
層のパターンの輪郭線を、他方のパターンの輪郭線の外
側数μｍ離れたところに形成する。この数μｍが余裕度
である。

【０００６】また、ソース・ドレイン電極層と半導体層
の関係或いはソース・ドレイン電極層とゲート電極の関
係も、上記半導体層とゲート電極層の関係と同様にす
る。半導体層をエッチングから保護するエッチングスト
ッパ層を、半導体層に対してゲート絶縁膜の反対側の層
に形成する場合も上記と同様にする。即ち、エッチング
ストッパ層と半導体層の関係、エッチングストッパ層と
ソース・ドレイン電極層の関係、エッチングストッパ層
とゲート電極層の関係も、上記ゲート電極層と半導体層
の関係と同様にすればよい。

【０００７】前述の余裕度を大きく持たなければならな
い場合、ゲート・ソース間容量が大きくなり、突き抜け
電圧が大きくなってしまう。薄膜トランジスタの半導体
層やエッチングストッパ層をゲート電極による自己整合
によって形成すれば、前述の余裕度を小さくすることが
できゲート・ソース間容量が小さくなり、突き抜け電圧
を小さくすることができる。さらに、ソース・ドレイン
電極をゲート電極やエッチングストッパパターンによっ
て自己整合させれば、ソース・ドレイン電極の重ね合わ
せズレに対して与えた余裕度を減らすことができる。そ
れ故、さらに突き抜け電圧を小さくすることができる。

【０００８】上記の突き抜け電圧（ΔＶｐ）は、次式で
表すことができる。 ΔＶｐ＝（Ｃgs×Ｖｇ）／（Ｃgs＋ＣLC）又は、 ΔＶｐ＝（Ｃgs×ΔＶｇ）／（Ｃgs＋Ｃ_LC＋Ｃｓ）ここで、Ｃgsはソース・ゲート間容量を示し、ＣLCは液
晶表示装置においての液晶容量を示す。また、液晶容量
と電気的に並列に容量を設けた場合、これをＣｓと表し
た。ΔＶｇは、ゲート電極電位の変化量を示す。この式
から、突き抜け電圧（ΔＶｐ）はＣgsに比例することが
理解できる。前述の自己整合技術を用いればこのＣgsを
小さくでき、突き抜け電圧を小さくできる。また、突き
抜け電圧がある許容範囲に入っている場合、突き抜け電
圧を一定としてＣgsが小さくなるということは、Ｃｓを
小さくするできることを意味する。

【０００９】液晶表示装置において、Ｃｓは透明性の画
素電極と遮光性電極との間に絶縁体を介在させて形成さ
れる。そのため、Ｃｓ電極が大きいと光を透過させる開
口部の面積を減らすことになる。液晶表示装置において
光の利用効率を上げるためには、この開口部はできるだ
け広いことが望ましい。

【００１０】前述のような自己整合技術を用いれば、Ｃ
gsを小さくすることができるので、Ｃｓも小さくするこ
とができ、開口部の面積を広げることができる。また、
チャネルやソース・ドレイン電極をゲート電極による自
己整合で形成すると、画素部分の分割露光時のショット
ムラを小さくすることができる。即ち、通常ショットム
ラは、前述のＣgsのショットブロック間ばらつきによる
突き抜け電圧のばらつきが原因である。自己整合を使え
ば、マスク露光なしにチャネル又はソース・ドレインを
形成することができるので、Ｃgsのショットブロック間
ばらつきは原理的に発生しない。従って、自己整合技術
を用いることにより、表示特性が向上すると言える。

【００１１】ところで、半導体層として非晶質珪素膜な
どの光導電性材料を用いた場合、チャネルに光が入射す
ると、ソース・ドレイン間にリーク電流が発生すること
が知られている。即ち、光が入射することによってチャ
ネルにフォトキャリアが発生して、薄膜トランジスタの
スイッチング特性のＯＮ／ＯＦＦ比を下げてしまう。そ
こで、アクティブマトリックス液晶表示装置において
は、対向基板の薄膜トランジスタに対向する領域に遮光
層を配し、対向基板からの外光がチャネルに入射するこ
とを防いでいる。

【００１２】しかしながら、上述の構成を用いてもソー
ス・ドレイン間のリーク電流を十分に低減できない場合
がある。即ち、アレイ基板側から液晶表示装置内部に入
射する外光が、対向基板側の遮光層で反射してチャネル
に入射し、リーク電流が流れてしまう。特に、Ｃｒなど
の金属を用いて遮光層を形成した場合には、反射光量が
多くなり、薄膜トランジスタのリーク電流が表示上問題
になる場合がある。

【００１３】つまり、液晶表示装置において薄膜トラン
ジスタは、そのＯＮ状態で対向電極と画素電極からなる
コンデンサに電荷を蓄え、ＯＦＦ状態でこの電荷を保持
するのであるが、前述のように薄膜トランジスタのＯＦ
Ｆ時のリーク電流があると、コンデンサに蓄えている電
荷量が変化し、適正な表示ができなくなってしまう。特
に、コンデンサの容量が小さい場合、リーク電流による
画素電極電位の変化量が大きいので、表示に与える影響
が大きい。

【００１４】また、遮光性物質のゲート電極を持つ薄膜
トランジスタを有した液晶表示装置において、その開口
率を上げる目的で前述の理由でＣgsを小さくするため
に、薄膜トランジスタのチャネル長方向のゲート電極の
長さを短くしていくと、薄膜トランジスタの光リーク電
流が増大していくことが実験によって明らかになった。
これは、遮光性物質のゲート電極の面積が小さくなった
ことで、前述の対向電極の遮光膜に反射してチャネルに
入射する光が増えるためである。

【００１５】

【発明が解決しようとする課題】このように、従来のア
クティブマトリックス型液晶表示装置においては、開口
率を上げるためにゲート電極を小さくしていくと、薄膜
トランジスタのＯＦＦ状態でのリーク電流が増大し、ク
ロストークなどの画質劣化を招く問題があった。また、
このような問題はアクティブマトリックス型液晶表示装
置に限らず、薄膜トランジスタを形成した第１の基板と
遮光層を有する第２の基板を対向配置した半導体装置に
ついては同様に言えることである。

【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、薄膜トランジスタのＯ
ＦＦ状態でのリーク電流の増大を招くことなく、ゲート
電極をできるだけ小さくすることができ、表示画質向上
等に寄与し得る半導体装置を提供することにある。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、透明基板上にゲート電極，ゲート絶縁膜，半導体
層及びソース・ドレイン電極を積層して複数の薄膜トラ
ンジスタが形成された第１の基板と、この第１の基板に
対向配置され該対向面に薄膜トランジスタを覆うように
遮光層が形成された第２の基板とを具備した半導体装置
において、薄膜トランジスタのチャネル又はソース・ド
レイン電極をゲート電極と自己整合的に形成し、ゲート
電極の輪郭線とドレイン電極の輪郭線との交点からゲー
ト電極の輪郭線とソース電極の輪郭線との交点に至る最
短距離を、ゲート電極から遮光層までの最短距離の４倍
以上に設定してなることを特徴とする。また本発明は、
第１及び第２の基板間に液晶層を封入してアクティブマ
トリックス型液晶表示装置を構成することを特徴とす
る。

【００１８】

【作用】前述のように、薄膜トランジスタのチャネル長
方向のゲート電極の長さを短くしていくと、薄膜トラン
ジスタの光リーク電流が増大していくことが、実験によ
って明らかになった。即ち、液晶表示装置において、薄
膜トランジスタのチャネル長方向のゲート電極αの長さ
をいくつか変えたサンプルを用意し、光リーク電流量を
測定したところ、図９に示す結果が得られた。このと
き、ゲート電極から第２の基板の遮光層までの最短距離
ｄを７μｍとしたが、αが３ｄを越えると急激に光リー
ク電流が減少し、αが４ｄ以上となると光リーク電流は
ほぼ一定となることが分った。また、このような関係は
ｄの値を変えても同様に成り立つことが本発明者らの実
験により判明した。

【００１９】上記の現象は次のように説明できる。液晶
表示装置において、透明基板としてガラス基板を用いた
場合、その屈折率は約１．５、ＴＮモードの液晶物質の
屈折率は約１．３〜１．５である。スネルの法則によ
り、ガラス基板を透過した光のガラス基板方線方向に対
する角度は、最大でも約４５°である。従って、対向基
板の遮光層（ブラックマトリックス）に１回だけ反射し
て、薄膜トランジスタ部分に入射する光は、遮光性物質
のゲート電極の輪郭線からある距離までしか到達しな
い。このある距離とは、光の反射の法則から、第１の基
板と第２の基板の間隔の約２倍である。

【００２０】即ち、光がチャネル開始端側及び終端側か
ら入射することを考えると、ゲート電極の輪郭線とドレ
イン電極の輪郭線との交点からゲート電極の輪郭線とソ
ース電極の輪郭線との交点に至る最短距離が、第１の基
板と前記第２の基板の間隔の４倍以上あれば、薄膜トラ
ンジスタのチャネル部分において、対向基板の遮光層に
１回だけ反射して、入射する光が当たらない領域ができ
る。そして、薄膜トランジスタの光リーク電流は、その
経路において入射光量の少ない部分があると、ホトキャ
リアの再結合により、かなり低減する。

【００２１】対向基板の遮光層に２回以上反射して、薄
膜トランジスタ部に入射する光の強度（ホトン数）は、
１回反射の光の５０％以下の強度なので、実質上１回反
射の光の影響に比べて無視し得る。従って上記構成を用
いることにより、ゲート電極の輪郭線，ソース電極の輪
郭線及びドレイン電極の輪郭線の外側から入射し、対向
基板の遮光膜に反射して、薄膜トランジスタのチャネル
部に入射する光による薄膜トランジスタのリーク電流を
大幅に低減することが可能となる。

【００２２】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。この実施例は、本発明を液晶表示装置に適用
した一例である。図１は、本発明の一実施例に係わるア
クティブマトリックス型液晶表示装置を示す部分平面図
である。マトリックス状に配置された走査線２０と信号
線２１によって区画形成された領域には、ＴＦＴ（薄膜
トランジスタ）２３及びこれに接続された画素電極２２
が形成されている。そして、ＴＦＴ２３のゲート電極１
４は走査線２０に接続されている。また、ドレイン電極
１９は信号線２１に接続され、一方ソース電極１８は画
素電極２２に接続されている。なお、図中の１６はＴＦ
Ｔを形成するための半導体層、２９は対向基板側に形成
される遮光層を示している。

【００２３】図２は、図１のうちＴＦＴ２３形成領域の
拡大図を示す。同図で、ゲート電極１４の輪郭線とドレ
イン電極１９及びソース電極１８の輪郭線の交点の距離
をαとする。

【００２４】図３は、図２の線Ａ−Ａ′に沿った断面図
を示す。この部分の製造方法について説明する。ガラス
などの透明電極１３上にＴｉ，Ｃｒ，Ａｌ，Ｔａ，Ｍ
ｏ，Ｗ，Ｃｕなどの単体或いはこれらの積層膜又は、こ
れらの合金からなるゲート電極１４を形成し、その上に
酸化珪素膜或いは窒化珪素膜又は、これらの積層膜（ゲ
ート絶縁膜）１５を約３００ｎｍ堆積する。ここで、ゲ
ート電極の幅（チャネル方向長さ）は例えば３０μｍと
する。さらに、その上に半導体層１６として非晶質珪素
膜を約５０ｎｍ堆積させ、またエッチングストッパ膜３
３として窒化珪素膜或いは酸化珪素膜を約２００ｎｍ堆
積させる。

【００２５】ここで、このエッチングストッパ膜３３の
パターン形成方法であるが、ゲート電極パターンによる
自己整合法で形成する。即ち、ガラス基板１３において
ゲート電極１４が形成してある面の反対側から光を当
て、エッチングストッパ膜３３上に塗布したレジスト
（光によって分解する樹脂）を感光させる。このとき、
ゲート電極パターン上のレジストのみが残り、この後の
エッチング工程でゲート電極１４上のエッチングストッ
パ膜３３だけが残る。これによって、ゲート電極１４と
ほぼ同等或いは、光の回折によってゲートパターンより
も０〜３μｍ小さくエッチングストッパパターンを形成
することができる。

【００２６】この後、低抵抗半導体層１７として、例え
ば燐を過ドープした非晶質或いは微結晶珪素膜を堆積
し、さらにＴｉ，Ｃｒ，Ａｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｕな
どの単体或いは積層膜或いはこれらの合金を堆積してソ
ース・ドレイン電極１８，１９を形成する。

【００２７】図４は、図１のＢ−Ｂ′線、即ちドレイン
電極１９とソース電極１８端部の延長線に沿った断面図
を示す。ＴＦＴ２３の形成されたアレイ基板（第１の基
板）２４と所定の間隔（例えば７μｍ）を保って対向基
板（第２の基板）２５が対向配置されている。対向基板
２５は、透明基板３４の主面に光不透過の金属材料、例
えばＣｒなどからなる遮光層２９を形成し、さらに樹脂
層３５を介して例えばＩＴＯ（Indium Tin Oxide）から
なる対向電極２８を形成して構成される。遮光層２９は
ＴＦＴ２３に対向する領域に形成され、対向電極２８は
表示領域全域に渡って形成されている。なお、遮光層２
９は金属材料単層でもよく、観察側（対向電極側）に樹
脂膜や酸化金属などの低反射層を形成し、さらに金属層
を形成した積層構造のものを用いてもよい。

【００２８】そして、アレイ基板２４と対向基板２５の
間隙には液晶組成物２６が封入され、基板２４，２５の
液晶組成物２６に接する面全面には、例えば低温キュア
型ポリイミドからなる配向膜３０が形成されている。配
向膜３０は、いわゆるラビング法などの表面処理を施さ
れることによって、液晶分子の初期配向を規制する役割
を果たす。また、基板２４，２５の外表面には、偏光板
３１がそれぞれの偏光軸が直交するように被着形成され
ている。

【００２９】このような構成においては、図４に示すよ
うに、図示しないバックライトから照射され液晶表示装
置内に入射したバックライト光の斜め成分が遮光層２９
に当たって、アレイ基板側に向かって反射される。この
とき、本実施例ではチャネル長方向のゲート電極幅α
が、アレイ基板２４上のゲート電極表面から対向基板２
５上の遮光膜２９までの最短距離ｄの４倍以上あるの
で、チャネル領域３２に入射してしまう光によるリーク
電流を劇的に減らすことができた。

【００３０】このように本実施例によれば、ゲート電極
１４によって自己整合されたチャネル領域３２を有する
薄膜トランジスタは、ゲート・ソース間容量又はゲート
・ドレイン容量を比較的小さく形成できるので、液晶表
示素子の画質劣化につながる突き抜け電圧を小さくする
ことができる。また、上記構成の薄膜トランジスタは、
分割露光時のショットズレによる突き抜け電圧のばらつ
きを小さくすると言う利点もある。

【００３１】しかも、チャネル長方向のゲート電極幅α
とアレイ基板２４上のゲート電極表面から対向基板２５
上の遮光膜２９までの最短距離ｄとの関係を前述したよ
うに設定することによって、アレイ基板２４側から入射
し、対向基板２５の遮光膜２９に反射してチャネル領域
３２に入射した光による、薄膜トランジスタのリーク電
流を小さくすることができる。従って、入射光強度が強
い場合でも、クロストークの低減やコントラストの向上
が実現でき、良好な表示特性を得ることができる。

【００３２】なお、本発明は上述した実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例では、チャネル領
域３２をゲート電極１４と自己整合で形成したが、図５
に示すようにエッチングストッパ膜３３のあるＴＦＴに
おいて、ソース・ドレイン電極１８，１９もゲート電極
１４による自己整合で形成した場合でもよい。さらに、
図６に示すように、チャネルカットタイプのＴＦＴにお
いて、ソース・ドレイン電極１８，１９をゲート電極１
４による自己整合で形成した場合において適用してもよ
い。

【００３３】また、ゲート電極１４の形状を図７，図８
に示すように、チャネル中央部が狭くなるように凹型に
加工すれば、チャネル領域に入射する光をより低減する
ことが可能となる。また、実施例では液晶表示装置に適
用した場合について説明したが、その他の半導体装置に
おいても適用可能であることは言うまでもない。

【００３４】

【発明の効果】以上詳述したように本発明によれば、薄
膜トランジスタのチャネル又はソース・ドレイン電極を
ゲート電極と自己整合的に形成し、ゲート電極の輪郭線
とドレイン電極の輪郭線との交点からゲート電極の輪郭
線とソース電極の輪郭線との交点に至る最短距離αを、
ゲート電極から遮光層までの最短距離ｄの４倍以上に設
定することにより、薄膜トランジスタのＯＦＦ状態での
リーク電流の増大を招くことなく、ゲート電極をできる
だけ小さくすることができ、表示画質向上等に寄与し得
る半導体装置を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる液晶表示装置の平面
構成を示す図。

【図２】図１の部分拡大図。

【図３】図２のＢ−Ｂ′線に沿った断面図。

【図４】図１のＡ−Ａ′線に沿った断面図。

【図５】本発明の別の実施例を示す断面図。

【図６】本発明の別の実施例を示す断面図。

【図７】本発明の別の実施例を示す平面図。

【図８】本発明の別の実施例を示す平面図。

【図９】本発明の作用を説明するためのもので、ゲート
長と光リーク電流との関係を示す特性図。

【図１０】従来の薄膜トランジスタを示す平面図。

【符号の説明】

１３…透明基板１４…ゲート電極１５…ゲート絶縁膜１６…半導体層１７…低抵抗半導体薄膜１８…ソース電極１９…ドレイン電極２０…走査線２１…信号線２２…画素電極２３…薄膜トランジスタ（ＴＦＴ）２４…アレイ基板
（第１の基板）２５…対向基板（第２の基板）２６…液晶組成物２７…透明基板２８…対向電極２９…遮光膜３０…配向膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者清木正寛兵庫県姫路市余部区上余部50番地株式会社東芝姫路工場内

Claims

【特許請求の範囲】

【請求項１】透明基板上にゲート電極，ゲート絶縁膜，
半導体層及びソース・ドレイン電極を積層して複数の薄
膜トランジスタが形成された第１の基板と、この第１の
基板に対向配置され該対向面に前記薄膜トランジスタを
覆うように遮光層が形成された第２の基板とを具備して
なり、前記薄膜トランジスタのチャネル又はソース・ドレイン
電極は、前記ゲート電極と自己整合的に形成され、前記ゲート電極の輪郭線と前記ドレイン電極の輪郭線と
の交点から前記ゲート電極の輪郭線と前記ソース電極の
輪郭線との交点に至る最短距離は、前記ゲート電極から
前記遮光層までの最短距離の４倍以上に設定されている
ことを特徴とする半導体装置。