JPH06851Y2

JPH06851Y2 - セラミック多層配線基板

Info

Publication number: JPH06851Y2
Application number: JP1987183265U
Authority: JP
Inventors: 正弘勝田
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 1987-11-30
Filing date: 1987-11-30
Publication date: 1994-01-05
Anticipated expiration: 2002-11-30
Also published as: JPH0186273U

Description

【考案の詳細な説明】［産業上の利用分野］本考案は、厚膜ＩＣ等に用いる多層配線基板に関し、特
に複数のセラミック層間に配線層を形成して成るセラミ
ック多層配線基板に関する。

［従来の技術］近年の電子機器の小型軽量化の進展はめざましく、セラ
ミック多層配線基板においてもより高密度なものへの要
求が大きい。

一方、セラミック多層配線基板は、(1)導体がセラミッ
クと同時に焼成されて基板内に形成されるため、耐環境
性に優れ、高信頼性が確保できること、(2)耐熱性がよ
く、搭載されるＩＣチップの発熱に対して有利であるこ
と、等の特徴から、特に通信機器、電装品などの電子機
器分野において数多く用いられている。そして、このセ
ラミック多層配線基板の構造は、セラミックの基板層内
に信号線、電源及びアースラインを配置し、その層間を
スルーホールやバイアホールで接続したものであり、従
来、その電源及びアースラインは、ＩＣモジュールの動
作上の安定性の問題を考慮し、基板中の配線層の１層若
しくは２層を専有し、そのラインの巾も数mm以上に形成
されており、この場合には実際上動作不良などが発生す
るようなこともなかった。

しかしながら、最近の高密度への強い要求の中で、従来
のように、前記電源及びアースラインに積層基板中の１
層若しくは２層の配線層を専有させるということは困難
になってきており、配線ラインの巾も１mm以下に抑えざ
るを得なくなってきている。

［考案が解決しようとする問題点］ところが、ＩＣモジュールにおいては、その電源及びア
ースラインがその特性に及ぼす影響はかねてから指摘さ
れているところである。例えばＤＲＡＭでは、ＲＡＳ／
ＣＡＳサイクルにおいて１チップ当たり０．１Ａ程度の
ピーク電流が流れ、複数のチップにより構成されたＤＲ
ＡＭモジュールにおいては、数Ａものピーク電流が５０
ｎ・ｓｅｃ程度の時間内に流れることとなる。この様な
条件下では、積層基板の高密度化にあたっては、特に前
記の電源及びアースラインのラインインピーダンスの低
減及び電流許容量に対しては特に考慮が払われなければ
ならず、これが不十分であると電源電圧が不安定にな
り、条件によっては電源電圧が動作範囲（通常５．０±
０．５Ｖ）を外れてしまい動作不良を起こしてしまう。

そこで、本考案は、前記の従来技術における問題点を鑑
み、積層基板を高密度化してもその電源及びアースライ
ンのラインインピーダンスを低減することが出来、もっ
てＩＣモジュールの特性に悪影響を及ぼすことのないセ
ラミック多層配線基板を提供することをその目的とす
る。

［問題を解決するための手段］前記の本考案の目的は、複数のセラミック絶縁層と、こ
れらセラミック絶縁層間あるいは表面上に形成された導
電膜層と、前記セラミック絶縁層に設けられ、前記導電
膜層間を電気的に接続するバイアホールあるいはスルー
ホールとを有するセラミック多層配線基板において、前
記各セラミック絶縁層間及びセラミック絶縁層の表面上
に形成される電源、アースライン及び信号線が絶縁層と
同時焼成された導電膜層からなると共に、これら導電膜
層の内、少なくとも電源及びアースラインを構成する導
電膜層は、信号線を形成する導電膜層に比べて、電気抵
抗の低い導電材から形成されることを特徴とするセラミ
ック多層配線基板によって達成される。

［作用］前記のセラミック多層配線基板によれば、セラミック多
層配線基板の導電膜層の内、少なくとも電源及びアース
ラインを構成する導電膜層は、低抵抗導電材から形成さ
れるため、積層基板をさらに高密度化してもその電源及
びアースラインのラインインピーダンスを低減すること
が出来、ＩＣモジュールの特性に悪影響を及ぼすことも
ない。

また、各セラミック絶縁層間及びセラミック絶縁層の表
面上に形成される電源、アースライン及び信号線が絶縁
層と同時焼成された導電膜層からなるため、従来の多層
配線基板と同様の形態のものを同様の工程で製造するこ
とができる。そして、前記導電膜層の一部である電源及
びアースラインは、特定の層に設けたり或は特殊なパタ
ーンを用いることなく、それを構成する導電膜層の導電
材のみを低電気抵抗の導電材に変更するだけでよいの
で、導体パターンの配置や形状に制約を受けない。換言
すると、任意の形状を有する電源やアースラインのパタ
ーンを任意の層に配置することができる。

さらに、電源及びアースラインの電気抵抗を低くする手
段としては、それらのパターンを他の信号ラインのパタ
ーンに比べて面積を広くしたり、或は厚みを厚くする等
の手段が一般にとられる。ところが、本考案によるセラ
ミック多層基板のような同時焼成タイプのものにこれら
の手段を適用した場合、積層工程や焼成工程の際の内部
応力のばらつきが発生しやすく、デラミネーション（層
間剥離）やクラックが発生しやすくなる。

これに対して本考案では、電源及びアースラインを構成
する導電膜層は、信号線を形成する導電膜層に比べ、電
気抵抗の低い導電材から形成されるため、特にそのパタ
ーンを広くしたり厚くしたりする必要がない。このた
め、積層工程や焼成工程での内部応力のばらつきを低く
抑えることができ、デラミネーション（層間剥離）やク
ラックが発生しにくい。

［実施例］以下、本考案の実施例について、添付の図面を参照しな
がら説明する。

まず第１図において、セラミック多層配線基板１は、８
層のセラミック絶縁層２を積層して構成されている。そ
して、これらセラミック絶縁層２の間には、信号線及び
電源及びアースラインを構成する導体層３１、３２、３
３が絶縁層２と同時焼成されることにより形成されてい
る。また、この多層配線基板１の表面及び裏面上には、
例えばＩＣ４やその他のチップ部品５を接続するため
の、いわゆる部品ランド３４が形成されている。すなわ
ち、絶縁層ＩＣ４やその他のチップ部品５の接続端子
が、半田等によりこれらの部品ランド３４に接続されて
いる。また、図中には、前記セラミック多層配線基板１
の絶縁層２を貫通して、導体層３１、３２、３３の間を
接続するための、いわゆるバイアホール６が形成されて
いる。

ここで、前記導体層３１、３２、３３の内、信号線を構
成する導体層３１はＡｇ／Ｐｄ系の金属の層で、他方、
電源及びアースラインを構成する導体層３２、３３はＡ
ｕ系の金属の層で形成されている。すなわち、前記導体
層３１、３２、３３の内、電源及びアースラインを構成
する導体層３２、３３は、信号線を構成する導体層３１
よりも抵抗率が小さく、その専有層数が減少しまたライ
ン巾が減少しても、前記電源及びアースラインのライン
インピーダンスが悪影響を及ぼすほどに増加することを
防止することができる。

次に、第２図には、前記第１図に示すセラミック多層配
線基板１の具体的な製造工程が示されている。

まず、非ガラス系の組成Ａｌ₂Ｏ₃、ＣａＯ、ＳｉＯ₂、
ＭｇＯ、Ｂ₂Ｏ₃からなる定温焼成セラミックグリーンシ
ート（シート厚み、２７０μm）を用意し、これに金型
を用いてバイアホール（直径０．２５mm）を形成した。

このグリーンシート上には、まずＡｇ／Ｐｄ導体ペース
トをスクリーン印刷法により２５μmの厚みで（乾燥
後）印刷し、信号線のみのパターンを形成した。次に、
このグリーンシート上に、さらにＡｕ導体ペーストをや
はりスクリーン印刷法により２５μmの厚みで（乾燥
後）印刷し、電源及びアースラインのみのパターンをラ
イン巾０．３mmで形成した。

以上の工程により配線パターンを各絶縁層毎に形成した
後、これらを積層し、７０℃の温度、１００kg/cm₂の圧
力で圧着を行なった。この圧着したバーを、所定の外形
寸法に切断した後、３５０℃の温度下で１時間その媒体
を脱バインダーまたは脱脂し、次に、９５０℃の温度下
で１０分間、空気雰囲気中にて同時焼成をおこない、セ
ラミック多層配線基板を製造した。

この様に製造したセラミック多層配線基板は、部品実装
品の特性においても全く動作上の問題はなく、その配線
密度も従来のものに比べ約３０％も増加させることがで
きた。

前記実施例においては、信号線を構成する導体層３１は
Ａｇ／Ｐｄ系の金属の層で、他方、電源及びアースライ
ンを構成する導体層３２、３３はＡｕ系の金属の層で形
成されている。本考案では、前記の金属の組み合わせに
換えて、例えば、以下に示す金属の組み合わせを用いる
こともできる。

［考案の効果］以上の説明からも明らかなように、本考案によれば、多
層配線基板の表面や層間に形成される電源及びアースラ
インのラインインピーダンスを低減することが出来る。
しかも、電源及びアースラインを、多層配線基板の任意
の層に任意のパターンで形成できるため、多層配線基板
の導体パターンの配置や形状の制約が少なく、従来の多
層配線基板と同様の形態でより高密度な多層配線基板が
得られる。また、製造工程でのデラミネーション（層間
剥離）やクラックが発生しにくく、生産性の高い多層配
線基板が得られる。

【図面の簡単な説明】

第１図は、本考案の実施例であるセラミック多層配線基
板の構造を示す断面図、第２図は、第１図に示すセラミ
ック多層配線基板の製造方法を示す製造工程図である。１…セラミック多層配線基板２…セラミック絶縁層
３１…信号線導体層３２…電源導体層３３…アース
ライン導体層４…ＩＣ５……チップ部品６…バイ
アホール

Claims

【実用新案登録請求の範囲】

【請求項１】複数のセラミック絶縁層と、これらセラミ
ック絶縁層間あるいは表面上に形成された導電膜層と、
前記セラミック絶縁層に設けられ、前記導電膜層間を電
気的に接続するバイアホールあるいはスルーホールとを
有するセラミック多層配線基板において、前記各セラミ
ック絶縁層間及びセラミック絶縁層の表面上に形成され
る電源、アースライン及び信号線が絶縁層と同時焼成さ
れた導電膜層からなると共に、これら導電膜層の内、少
なくとも電源及びアースラインを構成する導電膜層は、
信号線を形成する導電膜層に比べて、電気抵抗の低い導
電材から形成されることを特徴とするセラミック多層配
線基板。