JPH0660688A - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
- Publication number
- JPH0660688A JPH0660688A JP4124813A JP12481392A JPH0660688A JP H0660688 A JPH0660688 A JP H0660688A JP 4124813 A JP4124813 A JP 4124813A JP 12481392 A JP12481392 A JP 12481392A JP H0660688 A JPH0660688 A JP H0660688A
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- JP
- Japan
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- operational amplifier
- capacitor
- switch
- inverting
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Abstract
(57)【要約】
【目的】従来のサンプルホールド回路において、サンプ
ルとホールド用に別々にキャパシタを持たせていたため
に生じる面積の増大と電荷の転送に要す時間の問題を解
決する。 【構成】アナログ入力信号を、第１のクロックに同期し
て第１のキャパシタ（Ｃ１）に記憶し、第２のクロック
信号に同期して第２のキャパシタ（Ｃ２）を第１のキャ
パシタ（Ｃ１）に並列に接続することでキャパシタサイ
ズを大きくし、電圧レベル変換するようにしたので、例
えば、Ｃ１とＣ２を等しくしたときには電圧レベルを２
分の１に下げることができ、電荷の転送についてもＣ１
への電荷の２分の１だけがＣ２へ転送されるだけでよい
ので、面積を増大させることなく電圧レベルを変換で
き、更に、高速な動作が可能になる。
ルとホールド用に別々にキャパシタを持たせていたため
に生じる面積の増大と電荷の転送に要す時間の問題を解
決する。 【構成】アナログ入力信号を、第１のクロックに同期し
て第１のキャパシタ（Ｃ１）に記憶し、第２のクロック
信号に同期して第２のキャパシタ（Ｃ２）を第１のキャ
パシタ（Ｃ１）に並列に接続することでキャパシタサイ
ズを大きくし、電圧レベル変換するようにしたので、例
えば、Ｃ１とＣ２を等しくしたときには電圧レベルを２
分の１に下げることができ、電荷の転送についてもＣ１
への電荷の２分の１だけがＣ２へ転送されるだけでよい
ので、面積を増大させることなく電圧レベルを変換で
き、更に、高速な動作が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、サンプル・ホールド回
路に関し、特にキャパシタの比によって電圧レベルを変
換して出力するサンプル・ホールド回路に関する。
路に関し、特にキャパシタの比によって電圧レベルを変
換して出力するサンプル・ホールド回路に関する。
【０００２】
【従来の技術】図３は従来のサンプル・ホールド回路の
回路図である。
回路図である。
【０００３】演算増幅器３の非反転入力端＋が接地さ
れ、反転入力端−はキャパシタＣ１，Ｃ２、及びスイッ
チＳ２のそれぞれの一端に接続され、キャパシタＣ１の
他端は、スイッチＳ１を介して入力端子１に接続され、
またスイッチＳ３を介して接地されている。キャパシタ
Ｃ２の他端及びスイッチＳ２の他端は共通に、演算増幅
器３の出力端に接続され、更に出力端子２に接続されて
いる。
れ、反転入力端−はキャパシタＣ１，Ｃ２、及びスイッ
チＳ２のそれぞれの一端に接続され、キャパシタＣ１の
他端は、スイッチＳ１を介して入力端子１に接続され、
またスイッチＳ３を介して接地されている。キャパシタ
Ｃ２の他端及びスイッチＳ２の他端は共通に、演算増幅
器３の出力端に接続され、更に出力端子２に接続されて
いる。
【０００４】次に、動作について説明する。まず、サン
プル時においてスイッチＳ１，Ｓ２を閉じ、スイッチＳ
３を開くと、演算増幅器３はボルテージフォロアになる
ので、キャパシタＣ１は演算増幅器３側の一端が接地電
位となり、他端に印加される入力信号電圧Ｖｉｎのレベ
ルに充電される。このサンプル時においては、キャパシ
タＣ２の両端の電位差はスイッチＳ2 が閉じているので
“０”であるから、キャパシタＣ１，Ｃ２の容量及び、
このときの蓄積電荷をそれぞれｃ1 ，ｃ2 及びｑ1 ，ｑ
2 とすると、次式が成り立つ。
プル時においてスイッチＳ１，Ｓ２を閉じ、スイッチＳ
３を開くと、演算増幅器３はボルテージフォロアになる
ので、キャパシタＣ１は演算増幅器３側の一端が接地電
位となり、他端に印加される入力信号電圧Ｖｉｎのレベ
ルに充電される。このサンプル時においては、キャパシ
タＣ２の両端の電位差はスイッチＳ2 が閉じているので
“０”であるから、キャパシタＣ１，Ｃ２の容量及び、
このときの蓄積電荷をそれぞれｃ1 ，ｃ2 及びｑ1 ，ｑ
2 とすると、次式が成り立つ。
【０００５】ｑ1 ＝ｃ1 Ｖｉｎ，ｑ2 ＝０ …（１） 次にスイッチＳ１，Ｓ２を開き、スイッチＳ３を閉じる
と、入力信号は遮断されて、ホールド状態となる。この
ときキャパシタＣ１の両端は供に接地電位となり、キャ
パシタＣ１の蓄積電荷はすべてキャパシタＣ２に転送さ
れる。このときのキャパシタＣ１，Ｃ２の蓄積電荷をそ
れぞれｑ3 ，ｑ4 とし、出力電圧をＶｏｕｔとすると、
次式が成り立つ。
と、入力信号は遮断されて、ホールド状態となる。この
ときキャパシタＣ１の両端は供に接地電位となり、キャ
パシタＣ１の蓄積電荷はすべてキャパシタＣ２に転送さ
れる。このときのキャパシタＣ１，Ｃ２の蓄積電荷をそ
れぞれｑ3 ，ｑ4 とし、出力電圧をＶｏｕｔとすると、
次式が成り立つ。
【０００６】ｑ3 ＝０，ｑ4 ＝ｃ2 Ｖｏｕｔ …（２） ここで、ｑ1 ＋ｑ2 ＝ｑ3 ＋ｑ4 であるから、出力電圧
Ｖｏｕｔは次のようになる。
Ｖｏｕｔは次のようになる。
【０００７】 Ｖｏｕｔ＝（ｃ1 ／ｃ2 ）Ｖｉｎ …（３）
【発明が解決しようとする課題】従来のサンプル・ホー
ルド回路では、サンプル時にキャパシタＣ１に蓄積した
電荷を、次のホールド時にすべてキャパシタＣ２へ転送
しなければならないため、電荷転送時間がかかり、高速
動作に限界があるという問題があったとき、また出力電
圧Ｖｏｕｔを入力電圧Ｖｉｎに対して低いレベルに変換
する場合、一般にキャパシタはサイズを小さくすると容
量の誤差が大きくなるので、キャパシタｃ1 の小型化は
難しく、キャパシタＣ２の容量を大きくしなければなら
ない。例えば出力電圧Ｖｏｕｔを入力電圧Ｖｉｎの２分
の１のレベルにする為には、キャパシタＣ２の容量をキ
ャパシタＣ１の容量の２倍にしなければならなかった。
このため、集積化の際大きな素子面積を必要とするとい
う問題があった。
ルド回路では、サンプル時にキャパシタＣ１に蓄積した
電荷を、次のホールド時にすべてキャパシタＣ２へ転送
しなければならないため、電荷転送時間がかかり、高速
動作に限界があるという問題があったとき、また出力電
圧Ｖｏｕｔを入力電圧Ｖｉｎに対して低いレベルに変換
する場合、一般にキャパシタはサイズを小さくすると容
量の誤差が大きくなるので、キャパシタｃ1 の小型化は
難しく、キャパシタＣ２の容量を大きくしなければなら
ない。例えば出力電圧Ｖｏｕｔを入力電圧Ｖｉｎの２分
の１のレベルにする為には、キャパシタＣ２の容量をキ
ャパシタＣ１の容量の２倍にしなければならなかった。
このため、集積化の際大きな素子面積を必要とするとい
う問題があった。
【０００８】
【課題を解決するための手段】本発明によれば、演算増
幅器と、一端がこの演算増幅器の反転入力端に接続され
た第一の容量素子と、一端がその反転入力端に、他端が
演算増幅器の出力端にそれぞれ接続された第二の容量素
子と、信号入力端子と第１の容量素子との間に接続され
た第一のスイッチと一端がその反転入力端に、他端がそ
の出力端にそれぞれ接続された第二のスイッチと、一端
が第一の容量の他端に、他端がその出力端にそれぞれ接
続された第三のスイッチと、演算増幅回路の出力端に接
続された信号出力端子とを有するサンプル・ホールド回
路を得る。
幅器と、一端がこの演算増幅器の反転入力端に接続され
た第一の容量素子と、一端がその反転入力端に、他端が
演算増幅器の出力端にそれぞれ接続された第二の容量素
子と、信号入力端子と第１の容量素子との間に接続され
た第一のスイッチと一端がその反転入力端に、他端がそ
の出力端にそれぞれ接続された第二のスイッチと、一端
が第一の容量の他端に、他端がその出力端にそれぞれ接
続された第三のスイッチと、演算増幅回路の出力端に接
続された信号出力端子とを有するサンプル・ホールド回
路を得る。
【０００９】
【実施例】本発明について図面を参照して説明する。
【００１０】図１は本発明の第１の実施例であるサンプ
ル・ホールド回路図である。
ル・ホールド回路図である。
【００１１】非反転入力端＋が接地された演算増幅器３
の反転入力端−が、キャパシタＣ１，Ｃ２及びスイッチ
Ｓ２の一端に接続され、キャパシタＣ１の他端はスイッ
チＳ１及びＳ３の一端に接続され、スイッチＳ１の他端
は入力端子１に接続されている。スイッチＳ２，Ｓ３及
びキャパシタＣ２の他端はそれぞれ共通に接続されて、
演算増幅器３の出力端に接続され、この演算増幅器３の
出力端は出力端子２に接続されている。また、スイッチ
Ｓ１，Ｓ２とスイッチＳ３とには互いに位相が異なり、
しかも互いに重なり合わないクロック信号（図示せず）
が入力されている。
の反転入力端−が、キャパシタＣ１，Ｃ２及びスイッチ
Ｓ２の一端に接続され、キャパシタＣ１の他端はスイッ
チＳ１及びＳ３の一端に接続され、スイッチＳ１の他端
は入力端子１に接続されている。スイッチＳ２，Ｓ３及
びキャパシタＣ２の他端はそれぞれ共通に接続されて、
演算増幅器３の出力端に接続され、この演算増幅器３の
出力端は出力端子２に接続されている。また、スイッチ
Ｓ１，Ｓ２とスイッチＳ３とには互いに位相が異なり、
しかも互いに重なり合わないクロック信号（図示せず）
が入力されている。
【００１２】次に動作について説明する。本実施例のサ
ンプル・ホールド回路は、クロック信号に従って、まず
サンプル時に入力信号のレベルをサンプリングし、その
後ホールド時に、一定の出力電圧を維持するものであ
る。サンプル時においては、スイッチＳ１，Ｓ２を閉
じ、スイッチＳ３を開く。すると演算増幅器３はボルテ
ージフォロアになり、キャパシタＣ１は一端が接地電位
となるので、他端に印加されるアナログ入力信号電圧Ｖ
ｉｎのレベルに充電される。キャパシタＣ１，Ｃ２の容
量及びこのときの蓄積電荷をそれぞれｃ1 ，ｃ2 及びｑ
1 ，ｑ2 とすると、次式が成り立つ。
ンプル・ホールド回路は、クロック信号に従って、まず
サンプル時に入力信号のレベルをサンプリングし、その
後ホールド時に、一定の出力電圧を維持するものであ
る。サンプル時においては、スイッチＳ１，Ｓ２を閉
じ、スイッチＳ３を開く。すると演算増幅器３はボルテ
ージフォロアになり、キャパシタＣ１は一端が接地電位
となるので、他端に印加されるアナログ入力信号電圧Ｖ
ｉｎのレベルに充電される。キャパシタＣ１，Ｃ２の容
量及びこのときの蓄積電荷をそれぞれｃ1 ，ｃ2 及びｑ
1 ，ｑ2 とすると、次式が成り立つ。
【００１３】ｑ1 ＝ｃ1 Ｖｉｎ，ｑ2 ＝０ …（４） 次にスイッチＳ１，Ｓ２を開き、スイッチＳ３を閉じる
と、入力信号は遮断され、ホールド状態となる。このと
き演算増幅器３の反転入力端と出力端との間には、キャ
パシタｃ1 ，ｃ2 が並列に接続され、キャパシタＣ１，
Ｃ２の蓄積電荷をそれぞれｑ3 ，ｑ4 とし、出力電圧を
Ｖｏｕｔとすると、次式が成り立つ。
と、入力信号は遮断され、ホールド状態となる。このと
き演算増幅器３の反転入力端と出力端との間には、キャ
パシタｃ1 ，ｃ2 が並列に接続され、キャパシタＣ１，
Ｃ２の蓄積電荷をそれぞれｑ3 ，ｑ4 とし、出力電圧を
Ｖｏｕｔとすると、次式が成り立つ。
【００１４】 ｑ3 ＋ｑ4 ＝（ｃ1 ＋ｃ2 ）Ｖｏｕｔ ……（５） 電荷保存則よりｑ1 ＋ｑ2 ＝ｑ3 ＋ｑ4 であるから、式
（１），（２）より、出力電圧Ｖｏｕｔは次のようにな
る。
（１），（２）より、出力電圧Ｖｏｕｔは次のようにな
る。
【００１５】 Ｖｏｕｔ＝｛ｃ1 ／（ｃ1 ＋ｃ2 ）｝Ｖｉｎ …（６） 従って、例えばキャパシタＣ１，Ｃ２の容量をｃ1 ＝ｃ
2 となるようにすれば出力電圧Ｖｏｕｔを、入力電圧Ｖ
ｉｎの２分の１のレベルに変換することができ、かつこ
の場合、サンプル時にキャパシタＣ１に蓄積された電荷
の２分の１のみを、ホールド時にキャパシタＣ２へ転送
すればよく、高速動作が可能となる。また、キャパシタ
Ｃ２の容量ｃ2 をさらに小さくすれば、電荷の転送量も
少なくなり、より高速動作が可能となる。
2 となるようにすれば出力電圧Ｖｏｕｔを、入力電圧Ｖ
ｉｎの２分の１のレベルに変換することができ、かつこ
の場合、サンプル時にキャパシタＣ１に蓄積された電荷
の２分の１のみを、ホールド時にキャパシタＣ２へ転送
すればよく、高速動作が可能となる。また、キャパシタ
Ｃ２の容量ｃ2 をさらに小さくすれば、電荷の転送量も
少なくなり、より高速動作が可能となる。
【００１６】図２は本発明の第２の実施例であるサンプ
ル・ホールド回路の回路図である。
ル・ホールド回路の回路図である。
【００１７】差動入力差動出力型の演算増幅器４の非反
転入力端＋がキャパシタＣ１，Ｃ２及びスイッチＳ２の
一端に接続され、キャパシタＣ１の他端はスイッチＳ１
及びスイッチＳ３の一端に接続され、スイッチＳ１の他
端は入力端子１ａに接続されている。スイッチＳ２，Ｓ
３及びキャパシタＣ２の他端はそれぞれ共通に接続され
て、演算増幅器４の反転出力端−に接続され、演算増幅
器４の反転出力端−は出力端子２ａに接続されている。
また、演算増幅器４の反転入力端−はキャパシタＣ３，
Ｃ４及びスイッチＳ５の一端に接続され、キャパシタＣ
３の他端はスイッチＳ４及びＳ６の一端に接続され、ス
イッチＳ４の他端は入力端子１ｂに接続されている。ス
イッチＳ５，Ｓ６及びキャパシタＣ４の他端はそれぞれ
共通に接続されて、演算増幅器４の非反転出力端＋に接
続され、演算増幅器４の非反転出力端＋は出力端子２ｂ
に接続されている。これらのスイッチＳ１，Ｓ２，Ｓ
４，Ｓ５とスイッチＳ３，Ｓ６とには互いに重なり合う
ことのない位相の異なるクロック信号（図示せず）が入
力されている。
転入力端＋がキャパシタＣ１，Ｃ２及びスイッチＳ２の
一端に接続され、キャパシタＣ１の他端はスイッチＳ１
及びスイッチＳ３の一端に接続され、スイッチＳ１の他
端は入力端子１ａに接続されている。スイッチＳ２，Ｓ
３及びキャパシタＣ２の他端はそれぞれ共通に接続され
て、演算増幅器４の反転出力端−に接続され、演算増幅
器４の反転出力端−は出力端子２ａに接続されている。
また、演算増幅器４の反転入力端−はキャパシタＣ３，
Ｃ４及びスイッチＳ５の一端に接続され、キャパシタＣ
３の他端はスイッチＳ４及びＳ６の一端に接続され、ス
イッチＳ４の他端は入力端子１ｂに接続されている。ス
イッチＳ５，Ｓ６及びキャパシタＣ４の他端はそれぞれ
共通に接続されて、演算増幅器４の非反転出力端＋に接
続され、演算増幅器４の非反転出力端＋は出力端子２ｂ
に接続されている。これらのスイッチＳ１，Ｓ２，Ｓ
４，Ｓ５とスイッチＳ３，Ｓ６とには互いに重なり合う
ことのない位相の異なるクロック信号（図示せず）が入
力されている。
【００１８】次に動作について説明する。入力端子１
ａ，１ｂにはそれぞれ、入力信号電圧をＶｉｎとして、
Ｖｉｎ／２，−Ｖｉｎ／２の電圧を加えておく。まずサ
ンプル時においては、スイッチＳ１，Ｓ２，Ｓ４，Ｓ５
を閉じ、スイッチＳ３，Ｓ６を開く。すると演算増幅器
４はボルテージフォロアとなり、演算増幅器４のすべて
の入出力端は同電圧となるので、これをｖ1 とすると、
キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の蓄積電荷ｑ1 ，ｑ
2 ，ｑ3 ，ｑ4 はそれぞれ次のようになる。ただし、キ
ャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の容量はそれぞれ
ｃ1 ，ｃ2 ，ｃ3 ，ｃ4 とする。
ａ，１ｂにはそれぞれ、入力信号電圧をＶｉｎとして、
Ｖｉｎ／２，−Ｖｉｎ／２の電圧を加えておく。まずサ
ンプル時においては、スイッチＳ１，Ｓ２，Ｓ４，Ｓ５
を閉じ、スイッチＳ３，Ｓ６を開く。すると演算増幅器
４はボルテージフォロアとなり、演算増幅器４のすべて
の入出力端は同電圧となるので、これをｖ1 とすると、
キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の蓄積電荷ｑ1 ，ｑ
2 ，ｑ3 ，ｑ4 はそれぞれ次のようになる。ただし、キ
ャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の容量はそれぞれ
ｃ1 ，ｃ2 ，ｃ3 ，ｃ4 とする。
【００１９】 ｑ1 ＝ｃ1 （Ｖｉｎ／２−ｖ1 ），ｑ2 ＝０ …（７） ｑ3 ＝ｃ3 （−Ｖｉｎ／２−ｖ1 ），ｑ4 ＝０ …（８） 次にホールド時にはスイッチＳ３，Ｓ６を閉じ、スイッ
チＳ１，Ｓ２，Ｓ４，Ｓ５を開く。このとき演算増幅器
４の反転及び非反転入力端の電圧をｖ2 とすると、出力
端子２ａ，２ｂの電圧Ｖ2a，Ｖ2bはそれぞれ次のように
なる。
チＳ１，Ｓ２，Ｓ４，Ｓ５を開く。このとき演算増幅器
４の反転及び非反転入力端の電圧をｖ2 とすると、出力
端子２ａ，２ｂの電圧Ｖ2a，Ｖ2bはそれぞれ次のように
なる。
【００２０】 Ｖ2a＝ｖ2 ＋｛ｃ1 ／（ｃ1 ＋ｃ2 ）｝（Ｖｉｎ／２−ｖ1 ） …（９） Ｖ2b＝ｖ2 ＋｛ｃ3 ／（ｃ3 ＋ｃ4 ）｝（−Ｖｉｎ／２−ｖ1 ） …（１０） キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の容量を、ｃ1 ＝ｃ
3 ，Ｃ2 ＝Ｃ4 となるように設定しておけば、出力端子
２ａ，２ｂ間の電位差として得られる出力電圧Ｖｏｕｔ
は、次のようになる。
3 ，Ｃ2 ＝Ｃ4 となるように設定しておけば、出力端子
２ａ，２ｂ間の電位差として得られる出力電圧Ｖｏｕｔ
は、次のようになる。
【００２１】 Ｖｏｕｔ＝Ｖ2a−Ｖ2b＝｛ｃ1 ／（ｃ1 ＋Ｃ2 ）｝Ｖｉｎ …（１１） 本実施例においては、入力信号電圧を差動入力としてキ
ャパシタＣ１，Ｃ３に印加するので、蓄積電荷量が少な
く、かつ、ホールド時におけるキャパシタＣ１からＣ２
へ及びキャパシタＣ３からＣ４への電荷の転送は、蓄積
電荷の一部を転送するのみなので、より高速な動作が実
現できる。また、差動入力差動出力型の回路構成とした
ので、同相レベルのノイズを抑圧でき、高いＳ／Ｎ比を
実現できる。
ャパシタＣ１，Ｃ３に印加するので、蓄積電荷量が少な
く、かつ、ホールド時におけるキャパシタＣ１からＣ２
へ及びキャパシタＣ３からＣ４への電荷の転送は、蓄積
電荷の一部を転送するのみなので、より高速な動作が実
現できる。また、差動入力差動出力型の回路構成とした
ので、同相レベルのノイズを抑圧でき、高いＳ／Ｎ比を
実現できる。
【００２２】
【発明の効果】以上説明したように本発明のサンプル・
ホールド回路は、入力信号レベルをサンプルするサンプ
リングキャパシタをホールド時にホールドキャパシタと
並列接続して、出力レベルをつくり出しているので、電
荷の転送量が少く高速動作が可能である。また出力レベ
ルを入力レベルより小さくする為に、大容量のキャパシ
タを必要とせず、集積化が容易である。
ホールド回路は、入力信号レベルをサンプルするサンプ
リングキャパシタをホールド時にホールドキャパシタと
並列接続して、出力レベルをつくり出しているので、電
荷の転送量が少く高速動作が可能である。また出力レベ
ルを入力レベルより小さくする為に、大容量のキャパシ
タを必要とせず、集積化が容易である。
【図１】本発明の第１の実施例であるサンプル・ホール
ド回路の回路図
ド回路の回路図
【図２】本発明の第２の実施例であるサンプル・ホール
ド回路の回路図
ド回路の回路図
【図３】従来のサンプル・ホールド回路の回路図
１，１ａ，１ｂ 入力端子 ２，２ａ，２ｂ 出力端子 ３，４ 演算増幅器 Ｃ１，Ｃ２，Ｃ３，Ｃ４ キャパシタ Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６ スイッチ
Claims (2)
- 【請求項１】 演算増幅器と、一端が前記演算増幅器の
反転入力端に接続された第一の容量素子と、一端が前記
反転入力端に、他端が前記演算増幅器の出力端にそれぞ
れ接続された第二の容量素子と、信号入力端子と前記第
一の容量素子との間に接続された第一のスイッチと、一
端が前記反転入力端に、他端が前記出力端にそれぞれ接
続された第二のスイッチと、一端が前記第一の容量素子
の他端に、他端が前記出力端にそれぞれ接続された第三
のスイッチと、前記演算増幅器の前記出力端に接続され
た信号出力端子とを有することを特徴とするサンプル・
ホールド回路。 - 【請求項２】 非反転入力端と反転入力端と非反転出力
端と反転出力端とを有する差動入力差動出力型の演算増
幅器と、一端が前記演算増幅器の前記非反転入力端に接
続された第一の容量素子と、一端が前記非反転入力端
に、他端が前記演算増幅器の前記反転出力端にそれぞれ
接続された第二の容量素子と、第一の信号入力端子と前
記第一の容量素子の他端との間に接続された第一のスイ
ッチと、一端が前記非反転入力端に、他端が前記反転出
力端にそれぞれ接続された第二のスイッチと、一端が前
記第一の容量素子の他端に、他端が前記反転出力端にそ
れぞれ接続された第三のスイッチと、前記演算増幅器の
前記反転出力端に接続された第一の信号出力端子と、一
端が前記演算増幅器の前記反転入力端に接続された第三
の容量素子と、一端が前記反転入力端に、他端が前記演
算増幅器の前記非反転出力端にそれぞれ接続された第四
の容量素子と、第二の信号入力端子と前記第三の容量素
子の他端との間に接続された第四のスイッチと、一端が
前記反転入力端に、他端が前記非反転出力端にそれぞれ
接続された第五のスイッチと、一端が前記第三の容量素
子の他端に、他端が前記非反転出力端にそれぞれ接続さ
れた第六のスイッチと、前記演算増幅器の前記非反転出
力端に接続された第二の信号出力端子とを有することを
特徴とするサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124813A JPH0660688A (ja) | 1992-05-18 | 1992-05-18 | サンプル・ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124813A JPH0660688A (ja) | 1992-05-18 | 1992-05-18 | サンプル・ホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660688A true JPH0660688A (ja) | 1994-03-04 |
Family
ID=14894758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124813A Withdrawn JPH0660688A (ja) | 1992-05-18 | 1992-05-18 | サンプル・ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660688A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072406A (ja) * | 2006-09-14 | 2008-03-27 | Renesas Technology Corp | Ａ／ｄ変換器およびそれを使用した受信装置 |
| JP2008160843A (ja) * | 2003-04-16 | 2008-07-10 | Cirrus Logic Inc | オフセットエラー修正およびそれに同一のものを使用するシステムを用いるサンプル＆ホールド回路および方法 |
| US8071567B2 (en) | 2001-06-12 | 2011-12-06 | Roche Palo Alto Llc | 4′-substituted nucleoside derivatives as inhibitors of HCV RNA replication |
| CN107070411A (zh) * | 2017-01-04 | 2017-08-18 | 深圳市紫光同创电子有限公司 | 一种单位增益采样电路和提高采样精度的方法 |
-
1992
- 1992-05-18 JP JP4124813A patent/JPH0660688A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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