JPH06282416A

JPH06282416A - 除算器及びそれを備えた計算機

Info

Publication number: JPH06282416A
Application number: JP5071542A
Authority: JP
Inventors: Fumiki Sato; 文樹佐藤; Koichi Fujita; 紘一藤田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-30
Filing date: 1993-03-30
Publication date: 1994-10-07
Also published as: US5467299A

Abstract

(57)【要約】【目的】従来技術と同様に RSD表示を用い、且つ商デ
ジットを決定するためのテーブルを単純にして実回路を
構成する場合のトランジスタ数を削減し得る除算器の提
供を目的とする。【構成】 −１，０，１の内のいずれかの値をとる符号
付きデジットで表示された被除数または部分剰余と、２
の補数表示の除数とを使用する減算シフト型の除算器で
あって、除算の実行中における各時点の商デジットの値
に応じて除数をその値と同じ値，反転値，または”０”
のいずれかに変換して出力するセレクタ９と、部分剰余
と、変換手段の出力と、１または０とを加（減）算する
加算器10と、除算の実行中における各時点の商デジット
と、それに応じて加算器10により得られた部分剰余の一
部とから次の商デジットを決定する商デジット決定回路
２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は除算器に関し、特に減算
シフト型の除算器に関する。また、そのような除算器を
備えた計算機に関する。

【０００２】

【従来の技術】RSD表示された被除数または部分剰余と
２の補数表示の除数との間で減算を行う減算シフト型の
除算の原理が、IEEE JOURNAL OF SOLID-STATE CIRCUIT,
Vol.25, No.3 (JUNE, 1990)の第748 ページ乃至第756
ページに示されている。また、この文献に示されている
除算の原理に従った除算器，演算処理装置としては種々
提案されているが、代表的なものとしては、特開昭63-4
9836号公報, 特開平3-102519号公報, 特開平2-112023号
公報等がある。

【０００３】RSD(Redundant Signed Digit) 表示の数と
は、各桁の数を｛-1, 0, 1｝によって表示する数表示で
あり、下記式のＹのように表現される。

【０００４】

【数１】

【０００５】一方、２の補数表示の数は下記式のＺのよ
うに表現される。

【０００６】

【数２】

【０００７】上述の RSD表示の数Ｙと２の補数表示の数
Ｚとの加算は図20の模式図に示されているように行わ
れ、その和Ｓは下記式に示す RSD表示の数として得られ
る。

【０００８】

【数３】

【０００９】なお、図20において、大きい○印はそれぞ
れ全加算器を示しており、小さい○印はそれぞれ全加算
器への反転入力または全加算器からの反転出力を示して
いる。図21は図20に示されている各全加算器の真理値表
を示す模式図である。

【００１０】一方、 RSD表示の数Ｙと２の補数表示の数
Ｚとの減算は図22の模式図に示されているように行わ
れ、その差Ｄは下記式に示す RSD表示の数として得られ
る。

【００１１】

【数４】

【００１２】なお、図22においては図20と同様に、大き
い○印はそれぞれ全加算器を示しており、小さい○印は
それぞれ全加算器への反転入力または全加算器からの反
転出力を示している。また、図22に示されている各全加
算器の真理値表は上述の図21に示されているものと同じ
である。このような RSD表示の数Ｙと２の補数表示の数
Ｚとの加算，減算はいずれもキャリーの伝播を伴わない
ため高速に実行可能である。

【００１３】減算シフト型の除算器では、部分剰余（被
除数）Ｒ_jと除数Ｄとに対して商デジットｑ_jは下記
(1) 式及び(2) 式を満足するように選ばれるＲ_j+1＝２・（Ｒ_j−ｑ_j・Ｄ）・・・(1) −２・｜Ｄ｜＜Ｒ_j+1＜２・｜Ｄ｜・・・(2)

【００１４】式(1) 及び式(2) を満足するような商デジ
ットｑ_jの選択方法は唯一ではなくてある程度の任意性
がある。たとえば、回復型の除算では、正の部分剰余
（被除数）Ｒ_jと除数Ｄとに対して商デジットｑ_jは、ｑ_j∈｛０，１｝であり、非回復型の除算では、ｑ_j∈｛−１，１｝である。また、ｑ_j∈｛−１，０，１｝とすることも可能であり、これらは前述の文献の除算原
理に使用されている。

【００１５】ところで、前述の文献の除算原理では、商
デジットｑ_jを図23に示されているようなテーブルに従
って決定している。但し、ここで除数Ｄと部分剰余Ｒ_j
とは下記式に示されているようになり、図23中のｒ₀，
ｒ₁，ｒ₂はそれぞれ下記式のｒ_j,0，ｒ_j,1，ｒ_j,2
を示している。

【００１６】

【数５】

【００１７】

【発明が解決しようとする課題】このように、上述の従
来技術では、除算のサイクルにおいてキャリーの伝播が
ないため高速に除算を実行することが可能である。ま
た、剰余が２進数の差で与えられるため、２の補数表現
への変換が容易であるという利点がある。

【００１８】しかし、商デジットを決定するためのテー
ブルが複雑であるため、商デジット決定手段を集積回路
等に実回路として実現するに際してトランジスタ数が多
くなるという問題がある。また、除数の値を規格化する
必要がある。更に、除数が”−１”である場合には除数
を下位の方向へ拡張して最下位ビットを見掛け上”０”
にする必要が生じる。

【００１９】また、上述のような除算器は通常の計算機
のCPU 及びALU との間で直接データを授受することが出
来ず２の補数表現への変換が必要である。

【００２０】本発明はこのような事情に鑑みてなされた
ものであり、従来技術と同様に RSD表示を用い、且つ商
デジットを決定するためのテーブルを単純にして実回路
を構成する場合のトランジスタ数を削減し得る除算器の
提供を目的とする。

【００２１】また本発明は、除数の値に従って部分剰余
から商デジット決定手段に入力すべき部分を抽出して商
デジットを決定することにより除数を規格化する必要の
ない除算器の提供を目的とする。

【００２２】更に本発明は、実回路を構成する場合に小
数のトランジスタの増加のみで、除数が”−１”である
場合においても除算の実行が可能な除算器の提供を目的
とする。

【００２３】また更に本発明は、 CPUから効率的に被除
数と除数とを上述のような除算器に書込むことが可能な
計算機の提供を目的とする。

【００２４】更に本発明は、商及び剰余を上述のような
除算器からCPU に効率的に読出すことが可能な計算機の
提供を目的とする。

【００２５】

【課題を解決するための手段】本発明の除算器は、−
１，０，１の内のいずれかの値をとる符号付きデジット
で表示された被除数または部分剰余と、２の補数表示の
除数とを使用する減算シフト型の除算器であって、除算
の実行中における各時点の商デジットの値に応じて除数
をその値と同じ値，反転値，または”０”のいずれかに
変換して出力する変換手段と、部分剰余と、変換手段の
出力と、１または０とを加（減）算する加算手段と、除
算の実行中における各時点の商デジットと、それに応じ
て加算手段の加（減）算により得られた部分剰余の一部
とから次の商デジットを決定する次商デジット決定手段
とを備えている。

【００２６】また本発明の除算器は、−１，０，１の内
のいずれかの値をとる符号付きデジットで表示された被
除数または部分剰余と、２の補数表示の除数とを使用す
る減算シフト型の除算器であって、除算の実行中におけ
る各時点の商デジットに応じて除数を変換する変換手段
と、部分剰余と、変換手段の出力と、１または０を加
（減）算する加算手段と、除算の実行中における各時点
の商デジットに応じて加算手段の減算により得られた部
分剰余の一部を使用して次の商デジットを決定する次商
デジット決定手段と、除数の値に応じて、次商デジット
決定手段により次の商デジットを決定するために部分剰
余からその一部を抽出する抽出手段とを備えている。

【００２７】更に本発明の除算器は、−１，０，１の内
のいずれかの値をとる符号付きデジットで表示された被
除数または部分剰余と、２の補数表示の除数とを使用す
る減算シフト型の除算器であって、除算の実行中におけ
る各時点の商デジットに応じて除数を変換する変換手段
と、部分剰余と、変換手段の出力と、１または０を加
（減）算する加算手段と、除算の実行中における各時点
の商デジットに応じて加算手段の減算により得られた部
分剰余の一部を使用して次の商デジットを決定する次商
デジット決定手段と、除数の値に応じて、次商デジット
決定手段により次の商デジットを決定するために部分剰
余からその一部を抽出する抽出手段と、除数が”−１”
である場合に”−２”に変換する手段とを備えている。

【００２８】本発明の計算機は、−１，０，１の内のい
ずれかの値をとる符号付きデジットで表示された被除数
または部分剰余を使用し、被除数の非正の部分を保持す
る第１のレジスタと、被除数の非負の部分を保持する第
２のレジスタと、除数を保持する第３のレジスタとを有
する除算器と、第１のレジスタとは第１のバスで、第２
のレジスタとは第２のバスでそれぞれ接続されたＡＬＵ
とを備えている。

【００２９】また本発明の計算機は、商または剰余が−
１，０，１の内のいずれかの値をとる符号付きデジット
で表示され、商の非正の部分を保持する第１のレジスタ
と、剰余の非正の部分を保持する第２のレジスタと、商
の非負の部分を保持する第３のレジスタと、剰余の非負
の部分を保持する第４のレジスタとを有する除算器と、
第１のレジスタ及び第３のレジスタとは第１のバスで、
第２のレジスタ及び第４のレジスタとは第２のバスでそ
れぞれ接続されたＡＬＵとを備えている。

【００３０】

【作用】本発明の除算器では、除算の実行中における各
時点の商デジットの値に応じて除数がその値と同じ値，
反転値，または”０”のいずれかに変換手段により変換
され、除算の実行中における各時点の商デジットと、そ
れに応じて加算手段の加（減）算により得られた部分剰
余の一部とから次商デジット決定手段により次の商デジ
ットが決定される。

【００３１】また本発明の除算器では、除算の実行中に
おける各時点の商デジットに応じて除数が変換手段によ
り変換され、除算の実行中における各時点の商デジット
に応じて加算手段の減算により得られた部分剰余の一部
を使用して次の商デジットが次商デジット決定手段によ
り決定され、更に除数の値に応じて、次商デジット決定
手段により次の商デジットを決定するために部分剰余か
らその一部が抽出手段により抽出される。

【００３２】更に本発明の除算器では、上述に加えて、
除数が”−１”である場合に”−２”に変換されて除算
が行われる。

【００３３】本発明の計算機では、２の補数で表示され
た被除数の最上位の桁のデジットを第１のレジスタに、
被除数の他の全ての桁のデジットを第２のレジスタにそ
れぞれ第１のバスを通じて同時に書込むと共に第１及び
第２のレジスタのデータが書き込まれない部分をクリア
し、除数を第３のレジスタに第２のバスを通じて書込む
ことにより、除算器に除算を行わせる。

【００３４】また本発明の計算機では、第１のレジスタ
の内容を第１のバスを通じて、第３のレジスタの内容を
第２のバスを通じてそれぞれＡＬＵに与えて減算させる
ることにより２の補数に変換された商を得、第２のレジ
スタの内容を第１のバスを通じて、第４のレジスタの内
容を第２のバスを通じてそれぞれＡＬＵに与えて減算さ
せることにより２の補数に変換された剰余を得る。

【００３５】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。本発明の除算器は、被除数あるいは部分
剰余として RSD表示の数を使用し、除数として２の補数
表示の数を使用する。

【００３６】図２は本発明の除算器に使用される商デジ
ットテーブルを示す模式図であり、前述の図23に示され
ている従来の除算器に使用される商デジットテーブルに
比してはるかに単純なこのテーブルに従って本実施例の
除算器は商デジットを決定する。なおこのテーブルは、
ｊ回目の演算の結果により得られる部分剰余Ｒ_j+1の内
の特定の位置の連続した３桁の数Ｘ₂，Ｘ₁，Ｘ₀と次
の商デジットｑ_j+1との対照を行うために作成されてい
る。

【００３７】なお図２に示されている商デジットテーブ
ルにおいて、ｘは参照しないことを示し、ｑ_jはｊ回目
の商デジットを示している。また、ここで言う部分剰余
Ｒ_j+1の内の特定の位置の連続した３桁の数とは、除数
Ｄを上位から見た場合に連続した”０”または”１”の
最後の桁に対応する桁を先頭とする部分剰余Ｒ_j+1中の
３桁の数である。

【００３８】図３の模式図は商デジットｑ_jがとり得る
３通りの値に対応した演算を示している。なお、図３に
おいては前述の従来の図20及び図22と同様に、大きい○
印はそれぞれ全加算器を示しており、小さい○印はそれ
ぞれ全加算器への反転入力または全加算器からの反転出
力を示している。また、図３に示されている各全加算器
の真理値表は前述の従来例の図21と同様である。

【００３９】図３(a) は、”ｑ_j＝１”の場合に対応
し、部分剰余Ｒ_jと除数Ｄとの減算を示す。図３(b)
は、”ｑ_j＝−１”の場合に対応し、部分剰余Ｒ_jと除
数Ｄとの加算を示す。図３(c) は、”ｑ_j＝０”の場合
に対応し、部分剰余Ｒ_jと数”０”との加算を示す。

【００４０】図１は本発明の除算器の一実施例の構成を
示すブロック図である。この図１に示されている実施例
の除算器は32ビット相互の除算を行う。図１において、
参照符号１は第１のレジスタ（以下、第１レジスタペア
と言う) であり、被除数を格納する32ビットのレジスタ
と、部分剰余の一部を格納する32ビットのレジスタとの
２個のレジスタで一組に構成されている。この第１レジ
スタペア１へは後述する係数抽出回路11の出力が第２の
制御信号φ₂に同期して入力され、その出力は後述する
第１シフタ３に与えられている。

【００４１】参照符号２は商デジット決定手段としての
商デジット決定回路である。この商デジット決定回路２
は後述する係数抽出回路11の出力を入力とし、その出力
は第１シフタ３及び後述するセレクタ９に与えられてい
る。

【００４２】第１シフタ３は、第１レジスタペア１の出
力と、商デジット決定回路２の出力とを入力し、その出
力は後述する第２シフタ６及び第１ラッチペア４に与え
られている。

【００４３】参照符号４は一組の32ビットの第１のラッ
チ（以下、第１ラッチペアと言う）であり、上述の第１
シフタ３の出力を第１の制御信号φ₁に同期して入力し
て一時的に保持すると共に、係数抽出回路11へ出力す
る。

【００４４】参照符号５は一組の32ビットの第２のレジ
スタ（以下、第２レジスタペアと言う) である。この第
２レジスタペア５には係数抽出回路11の出力が第２の制
御信号φ₂に同期して入力され、その出力は第２シフタ
６に与えられている。

【００４５】参照符号６は第２シフタであり、前述のよ
うに第２レジスタペア５の出力と第１シフタ３の出力と
が入力され、その出力は後述する第２ラッチペア７に与
えられている。

【００４６】参照符号７は第２のラッチ（以下、第２ラ
ッチペアと言う）であり、第２シフタ６の出力を第１の
制御信号φ₁に同期して入力して一時的に保持すると共
に、加算器10の第１の入力端子へ出力する一組の32ビッ
トのラッチである。参照符号８は除数Ｄを格納する32ビ
ットの除数レジスタである。この除数レジスタ８は外部
から与えられる除数Ｄを保持すると共に後述するセレク
タ９へ出力する。

【００４７】参照符号９はセレクタであり、図１にはそ
の機能を象徴化して示してある。このセレクタ９は、上
述の除数レジスタ８に保持されている除数Ｄを入力し、
端子91からは除数Ｄをそのまま、端子92からは除数Ｄの
反転値を、端子93からは”０”をそれぞれ出力する。そ
して、セレクタ９は商デジット決定回路２から与えられ
る商デジットに応じて上述の３端子91, 92, 93の内のい
ずれかを、具体的には除数そのままの値, 除数の反転
値, ”０”のいずれかを選択して出力し、加算器10の第
２の入力端子へ出力する。

【００４８】加算器10は、 RSD表示の数である第２ラッ
チペア７の出力を第１の入力端子に入力し、２の補数表
示の数であるセレクタ９の出力を第２の入力端子に入力
し、両者の加算を行う。この加算器10による加算結果は
係数抽出手段11へ出力される。

【００４９】参照符号11は係数抽出手段としての係数抽
出回路であり、加算器10の出力と第１ラッチペア４の出
力とから前述の部分剰余Ｒ_j+1の内の特定の位置の連続
した３桁の数を係数として抽出する。

【００５０】図４は、セレクタ９及び加算器10の詳細な
構成を一体化して示した回路図である。但し、図４には
１ビット分の構成が示されており、この構成が並列に32
ビット配列されることにより、セレクタ９及び加算器10
が構成される。

【００５１】商デジットｑ_jは下記式で表される。ｑ_j＝ｑ_j ^*−ｑ_j ^**；ｑ_j ^**，ｑ_j ^*∈｛０，１｝図４において、参照符号12は商デジットｑ_j ^**の入力端
子を、13は商デジットｑ_j ^*の入力端子をそれぞれ示し
ている。また、参照符号14は除数Ｄの１ビット入力端子
を、15は排他的 NORゲートを、16は排他的ORゲートをそ
れぞれ示している。

【００５２】排他的 NORゲート15の一方の入力には入力
端子12が、他方の入力には入力端子14がそれぞれ接続さ
れており、その出力はNANDゲート17の一方の入力に与え
られている。また、排他的ORゲート16の一方の入力には
入力端子13が、他方の入力には入力端子14がそれぞれ接
続されており、その出力はNANDゲート17の他方の入力に
与えられている。NANDゲート17の出力はインバータ18に
入力されており、このインバータ18の出力は後述する排
他的ORゲート23, ANDゲート24及び NORゲート16に与え
られている。以上の参照符号15, 16, 17, 18によりセレ
クタ９のｉビットが構成される。

【００５３】部分剰余または被除数Ｒ_jの内の加算器10
へは上位32ビットが常に入力される。この加算器10に入
力される上位32ビットを以下の説明ではＲ_j,iと表し、
下記式にて表す。Ｒ_j,i＝Ｒ_j,i ^*−Ｒ_j,i ^**；Ｒ_j,i ^**, Ｒ_j,i ^*∈｛０，１｝

【００５４】図４において、参照符号19及び20は第２ラ
ッチペア７からＲ_j,i ^**及びＲ_j,i ^*がそれぞれ入力さ
れる入力端子である。また、参照符号21は排他的ORゲー
トであり、その一方の入力には入力端子19が、他方の入
力には入力端子20がそれぞれ接続されており、その出力
はインバータ22を介して NORゲート23, ANDゲート24及
び NORゲート26に与えられている。

【００５５】排他的ORゲート23, ANDゲート24及び NOR
ゲート26それぞれの一方の入力には上述のようにインバ
ータ18の出力が、それぞれの他方の入力にはインバータ
22の出力が接続されている。参照符号25はインバータで
あり、上述の排他的ORゲート23の出力を入力してＲ
_{j+1, i} ^**を出力する。即ち、このインバータ25の出力は
Ｒ_{j+1, i} ^**の出力端子29になっている。

【００５６】NORゲート26の一方の入力には入力端子19
が接続されており、他方の入力には前述の如くインバー
タ22の出力が与えられている。そして、この NORゲート
26の出力は NORゲート27の一方の入力に与えられてい
る。NORゲート27の他方の入力には前述の ANDゲート24
の出力が与えられており、その出力はインバータ28に与
えられている。インバータ28は上述の NORゲート27の出
力を入力してＲ_{j+1, j+1} ^*を出力する。即ち、このイン
バータ₂₈の出力はＲ_{j+1, j+1} ^*の出力端子29になってい
る。

【００５７】以上の参照符号21乃至28により加算器10の
ｉビットが構成される。なお、加算器10の第ｉビット
は、Ｒ_{j+1, i}＝Ｒ_{j+1, i} ^*−Ｒ_{j+1, i} ^** Ｒ_{j+1, i+1}＝Ｒ_{j+1, i+1} ^*−Ｒ_{j+1, i+1} ^** のＲ_{j+1, i} ^**及びＲ_{j+1, i+1} ^*を与える。

【００５８】図５及び図６はセレクタ９と加算器10との
真理値表を示す模式図である。図５の真理値表は除数ｄ
_i及び商デジットｑ_j ^*, ｑ_j ^**のそれぞれの値の入力
に対する図４の節点Ｚの出力の値を示している。図６の
真理値表は節点Ｚ_i及び被除数商デジットＲ_{j, i} ^** ,Ｒ
_{j, i} ^*のそれぞれの値の入力に対するＲ_{j+1, i} ^**, Ｒ
_{j+1, i+1} ^*の出力の値を示している。

【００５９】図７は商デジット決定回路２の構成を示す
回路図である。図７において、参照符号31は次商デジッ
ト出力回路であり、部分剰余Ｒ_j+1の内の特定の位置の
連続した３桁の数Ｘ₂，Ｘ₁，Ｘ₀と除数Ｄの符号ビッ
トｄ₃₁及び商デジットｑ_iを入力して次の商デジットｑ
_i+1を出力する。なお、Ｘ₂，Ｘ₁，Ｘ₀は以下のよう
に表される。Ｘ₂＝Ｘ₂ ^*−Ｘ₂ ^** Ｘ₁＝Ｘ₁ ^*−Ｘ₁ ^** Ｘ₀＝Ｘ₀ ^*−Ｘ₀ ^**

【００６０】参照符号32乃至37はそれぞれＸ₂ ^**, Ｘ₂
^*, Ｘ₁ ^**, Ｘ₁ ^*, Ｘ₀ ^**, Ｘ₀ ^*を入力するための
次商デジット出力回路31の入力端子である。参照符号38
は符号ビットｄ₃₁の次商デジット出力回路31の入力端子
である。

【００６１】ここで、商デジットｑ_iは下記式にて与え
られる。ｑ_i＝ｑ_i ^*−ｑ_i ^** 参照符号39, 40はそれぞれ上記式中のｑ_i ^*, ｑ_i ^**を
入力するための次商デジット出力回路31の入力端子であ
る。

【００６２】また、次の商デジットｑ_i+1は下記式にて
与えられる。ｑ_i+1＝ｑ_i+1 ^*−ｑ_i+1 ^** 参照符号41, 42はそれぞれｑ_i+1 ^**, ｑ_i+1 ^*を出力す
るための次商デジット出力回路31の出力端子である。

【００６３】これらの出力端子41, 42からの出力は第１
シフタ３に与えられると共に、ラッチ43, 44にそれぞれ
与えられる。両ラッチ43, 44それぞれの出力はセレクタ
９に与えられている。なお、参照符号45は両ラッチ43,
44を”０”に初期化するための制御端子である。

【００６４】参照符号46, 47はラッチであり、それぞれ
の入力端子は上述のラッチ43, 44の出力と接続されてい
る。これらのラッチ46, 47の出力が前述の入力端子39,
40になっている。

【００６５】参照符号48はインバータであり、ラッチ43
の出力を反転してNANDゲート49の一方の入力に与えてい
る。NANDゲート49の他方の入力にはラッチ44の出力が与
えられており、その出力派は排他的ORゲート50の一方の
入力に与えられている。参照符号73は排他的ORゲート73
であり、その両入力はラッチ43, 44の出力が与えられて
いる。この排他的ORゲート73の出力はNANDゲート74の一
方の入力に与えられている。NANDゲート74の他方の入力
には信号DMNS１が与えられており、その出力は排他的OR
ゲート50の他方の入力に与えられている。

【００６６】排他的ORゲート50の出力はＲ_{j+1, 0} ^*を出
力するための出力端子51ＮＩなっていて、これは図３に
おけるＲ_{j+1, 0} ^*を与える (加算器10の出力と同様に扱
われる) 。

【００６７】NANDゲート74に入力されている信号DMNS１
は除数が値”−１”をとる場合に”１”になる信号であ
り、除数が値”−１”をとる可能性がない場合はインバ
ータで代用してもよい。なおその場合には、排他的ORゲ
ート73及びNANDゲート74も不要になる。

【００６８】図８は上述の次商デジット出力回路31の詳
細な構成を示す回路図である。図８において、参照符号
32乃至37はそれぞれＸ₂ ^**, Ｘ₂ ^*, Ｘ₁ ^**, Ｘ₁ ^*,
Ｘ₀ ^**, Ｘ₀ ^*を入力するための入力端子である。参照
符号38は除数Ｄの31ビット（ｄ₃₁）の入力端子である。
また、参照符号39, 40はそれぞれｑ_j ^**, ｑ_j ^*の入力
端子であり、41, 42はそれぞれｑ_j+1 ^**,ｑ_j+1 ^*の出
力端子である。

【００６９】参照符号53はNANDゲートであり、その一方
の入力端子は入力端子34と、他方の入力はインバータ52
を介して入力端子35とそれぞれ接続されている。参照符
号55はNANDゲートであり、その一方の入力は入力端子35
と、他方の入力はインバータ54を介して入力端子34とそ
れぞれ接続されている。

【００７０】参照符号56は３入力のNANDゲートであり、
その第１の入力は入力端子36と、第２の入力はNANDゲー
ト53の出力と、第３の入力はNANDゲート55の出力とそれ
ぞれ接続されている。また、参照符号57は３入力のNAND
ゲートであり、その第１の入力は入力端子３７と、第２
の入力はＮＡＮＤゲート53の出力と、第３の入力はNAND
ゲート55の出力とそれぞれ接続されている。

【００７１】参照符号58はNANDゲートであり、その一方
の入力はNANDゲート53の出力と、他方の入力はNANDゲー
ト56の出力とそれぞれ接続されている。また、参照符号
59はNANDゲートであり、その一方の入力はNANDゲート55
の出力と、他方の入力はNANDゲート57の出力とそれぞれ
接続されている。

【００７２】参照符号60は排他的ORゲートであり、その
一方の入力は入力端子38と、他方の入力はNANDゲート58
の出力とそれぞれ接続されている。また、参照符号61は
排他的ORゲートであり、その一方の入力は入力端子38
と、他方の入力はNANDゲート59の出力とそれぞれ接続さ
れている。

【００７３】参照符号62は排他的ORゲートであり、その
一方の入力は入力端子32と、他方の入力は入力端子33と
それぞれ接続されている。この排他的ORゲート62の出力
はインバータ63を介してトランスファーゲート66及び65
に与えられており、更にインバータ64を介してトランス
ファーゲート68及び67にも与えられている。

【００７４】トランスファーゲート65, 66はいずれもイ
ンバータ63の出力が”１”である場合に導通し、トラン
スファーゲート67, 68はいずれもインバータ64の出力
が”１”である場合に導通する。トランスファーゲート
65の入力は排他的ORゲート60の出力と接続されており、
その出力はインバータ69, 70を介して出力端子41になっ
ている。トランスファーゲート66の入力は排他的ORゲー
ト61の出力と接続されており、その出力はインバータ7
1, 72を介して出力端子42になっている。トランスファ
ーゲート67の入力は入力端子39と接続されており、その
出力は上述のインバータ69, 70を介して出力端子41にな
っている。トランスファーゲート68の入力は入力端子40
と接続されており、その出力は上述のインバータ71, 72
を介して出力端子42になっている。

【００７５】次に、本発明の除算器の動作について、図
９のタイミングチャートを参照して説明する。なお、こ
の実施例では、除数は値”−１”をとらないものとす
る。

【００７６】図９において、(a) は第１の制御信号φ₁
の波形を、(b) は第２の制御信号φ₂の波形を、(c) は
除算器に被除数と除数とを送るタイミングを示す。時刻
Ｔ₀において、第１ラッチペア４に被除数が、除数レジ
スタ８に除数がそれぞれ書き込まれる。またこのタイミ
ングにおいて、第２ラッチペア７には”０”が書き込ま
れ、ラッチ43, 44が”０”にクリアされる。

【００７７】時刻Ｔ₂までに、加算器10にはｑ_-1 ^**, ｑ
_-1 ^*として共に”０”が入力され、またＲ_-1,0 ^*は”
０”であるので、この期間の加算器10の出力は以下のよ
うになる。Ｒ_0,31 ^**＝Ｒ_0,31 ^*＝・・・＝Ｒ_{0, 1} ^**＝Ｒ_{0, 1} ^*＝Ｒ_{0, 0} ^**＝０

【００７８】時刻Ｔ₁までに、係数抽出回路11はＸ₂,
Ｘ₁, Ｘ₀を抽出し、商デジット決定回路２へ送る。こ
れを受けて、商デジット決定回路２の次商デジット出力
回路31は時刻Ｔ₂までに、商デジットｑ₀ ^**とｑ₀ ^*と
を図５または図６のテーブルに従って決定する。

【００７９】時刻Ｔ₁において、第１ラッチペア４の内
容が第１レジスタペア１に送られ、加算器10の出力が第
２ラッチペア７に送られる。

【００８０】時刻Ｔ₂において、第１ラッチペア４の内
容の下位31ビットと先に決定された商デジットｑ₀とが
第１シフタ３を介して第１ラッチペア４へ送られる。同
時に、第２レジスタペア５の内容の下位31ビットと第１
シフタ３の上位１ビットとが第２シフタ６を介して第２
ラッチペア７へ送られる。また、時刻Ｔ₂において、商
デジットｑ₀ ^**とｑ₀ ^*とはラッチ43, 44へ送られ、時
刻Ｔ₄まで保持される。ラッチ43, 44の出力によりセレ
クタ９が制御され、更にＲ_{1, 0} ^*が合成される。

【００８１】加算器10では、第２ラッチペア７の出力と
セレクタ９の出力とを加算して、Ｒ_1,31 ^**, Ｒ_1,31 ^*・
・・Ｒ_1,1 ^**, Ｒ_1,1 ^*, Ｒ_1,01 ^**を出力する。時刻Ｔ
₃までに、係数抽出回路11はＸ₂, Ｘ₁, Ｘ₀を抽出し
て商デジット決定回路２へ送る。これを受けて、商デジ
ット決定回路２の次商デジット出力回路31は時刻Ｔ₄ま
でに、商デジットｑ₁ ^**とｑ₁ ^**とを図５または図６の
テーブルに従って決定する。

【００８２】以上の内の時刻Ｔ₂から時刻Ｔ₄までの間
が除算の第一回目のサイクルである。この後、同様のサ
イクルが31回反復されて除算が終了する。このようにし
て、除算がが終了した時点では、商が第１ラッチペア４
に、剰余が第２ラッチペア７にそれぞれ格納されてい
る。

【００８３】図10及び図11, 図15及び図16, 図12, 図13
及び図14は係数抽出回路11の構成を示す回路図である。
なお、図10及び図11は本来は一葉の図を二分割してあ
り、また図15及び図16も本来は一葉の図を二分割してあ
る。

【００８４】図10及び図11は除数Ｄの値からＸ₂,
Ｘ₁, Ｘ₀の位置を決定する機能を有する部分の回路構
成を示している。図12, 図13及び図14は図10及び図11に
示されている係数抽出回路11の構成要素の詳細な回路図
である。

【００８５】図12は図10及び図11に参照符号140 にて示
されているブロックの構成を示している。図12におい
て、参照符号75〜78はそれぞれ除数Ｄのビット31〜28
（ｄ₃₁〜ｄ₂₈）の入力端子である。参照符号79，80, 81
はいずれも排他的ORゲートである。

【００８６】排他的ORゲート79の一方の入力は入力端子
75と、他方の入力は入力端子76と接続され、その出力は
NORゲート82の一方の入力及びインバータ83に与えられ
ている。排他的ORゲート80の一方の入力は入力端子75
と、他方の入力は入力端子77とそれぞれ接続されてお
り、その出力は NORゲート82の他方の入力及びNANDゲー
ト84に与えられている。排他的ORゲート81の一方の入力
は入力端子75と、他方の入力は入力端子78とそれぞれ接
続されており、その出力はNANDゲート85及びインバータ
86に与えられている。

【００８７】NORゲート82の出力は ANDゲート85の一方
の入力及びNANDゲート87の一方の入力に与えられてい
る。NANDゲート85の他方の入力には前述の如く排他的OR
ゲート81の出力が与えられていて、その出力は信号Ｃ₂₈
の出力端子91になっている。また、NANDゲート87の他方
の入力には前述のインバータ86を介して排他的ORゲート
81の出力が与えられていて、その出力はインバータ92を
介して信号Ｙ₇の出力端子92になっている。

【００８８】インバータ83の出力はNANDゲート84の一方
の入力に与えられると共に、信号Ｃ₃₀の出力端子89にな
っている。NANDゲート84の他方の入力には前述の如く排
他的ORゲート80の出力が与えられていて、その出力は信
号Ｃ₂₉の出力端子90になっている。

【００８９】従って、図12に示されている回路は、除数
Ｄのビット31, 30, 29, 28（ｄ₃₁,ｄ₃₀, ｄ₂₉, ｄ₂₈）
をそれぞれ入力端子75_,76, 77, 78から入力し、信号Ｃ
₃₀,Ｃ₂₉, Ｃ₂₈及び信号Ｙ₇をそれぞれ出力端子89, 90,
91及び92から出力する。

【００９０】図13は図10及び図11に参照符号141a〜141f
にて示されているブロックの構成を示している。図13に
おいて、参照符号75は除数Ｄのビット31（ｄ₃₁）の入力
端子である。参照符号93〜96はそれぞれ除数Ｄのビット
4i＋３〜4i＋０（ｄ_4i+3, ｄ_4i+2,ｄ_4i+1, ｄ_4i+0）の
入力端子である。参照符号97, 98, 99, 100 はいずれも
排他的ORゲートであり、それぞれの一方の入力には入力
端子75が接続されている。

【００９１】排他的ORゲート97の他方の入力には入力端
子93が接続されており、その出力はNANDゲート104 の一
方の入力及び NORゲート101 の一方の入力に与えられて
いる。排他的ORゲート98の他方の入力には入力端子94が
接続されており、その出力は３入力のNANDゲート105 の
第１の入力及び NORゲート101 の他方の入力に与えられ
ている。排他的ORゲート99の他方の入力には入力端子95
が接続されており、その出力は３入力ののNANDゲート10
6 の第１の入力, インバータ107 の入力及び NORゲート
102 の一方の入力に与えられている。排他的ORゲート10
0 の他方の入力には入力端子96が接続されており、その
出力は４入力のNANDゲート108 の第１の入力及び NORゲ
ート102 の他方の入力に与えられている。

【００９２】NORゲート101 の出力はNANDゲート106 の
第２の入力, NANDゲート108 の第２の入力及びNANDゲー
ト109 の一方の入力に与えられており、 NORゲート102
の出力はNANDゲート109 の他方の入力に与えられてい
る。そして、NANDゲート109 の出力はインバータ110 を
介して信号Ｙ_iの出力端子115 になっている。

【００９３】参照符号103 は信号Ｚ_iの入力端子であ
り、NANDゲート104 の他方の入力, NANDゲート105 の第
２の入力, NANDゲート106 の第３の入力及びNANDゲート
108 の第３の入力に接続されている。NANDゲート104 の
出力はNANDゲート105 の第３の入力に与えられると共
に、信号Ｃ_4i+3の出力端子111 になっている。NANDゲー
ト105 の出力は信号Ｃ_4i+2の出力端子112 になってい
る。NANDゲート106 の出力は信号Ｃ_4i+1の出力端子113
になっている。NANDゲート108 の第４の入力には前述の
インバータ107 を介して排他的ORゲート99の出力が与え
られており、その出力は信号Ｃ_4i+0の出力端子114にな
っている。

【００９４】従って、この図13に示されている回路は、
除数Ｄのビット31, 4i＋３, 4i＋2, 4i＋1 , 4i＋０
（ｄ₃₁, ｄ_4i+3, ｄ_4i+2, ｄ_4i+1, ｄ_4i+0）を入力端子
75, 93_,94, 95, 96からそれぞれ入力し、信号Ｃ_4i+3,
Ｃ_4i+2, Ｃ_4i+1, Ｃ_4i+0及び信号Ｙ_iを出力端子111, 1
12, 113, 114及び115 からそれぞれ出力する。

【００９５】図14は図10及び図11に参照符号142 にて示
されているブロックの構成を示している。図14におい
て、参照符号75は除数Ｄのビット31（ｄ₃₁）の入力端子
である。参照符号116 〜119 はそれぞれ除数Ｄのビット
３〜０（ｄ₃,ｄ₂,ｄ₁,ｄ₀）の入力端子である。

【００９６】参照符号120, 121, 122, 123はいずれも排
他的ORゲートであり、それぞれの一方の入力には入力端
子75が接続されている。排他的ORゲート120 の他方の入
力には入力端子116 が接続されており、その出力はNAND
ゲート127 の一方の入力及び NORゲート124 の一方の入
力に与えられている。排他的ORゲート121 の他方の入力
には入力端子117 が接続されており、その出力は３入力
のNANDゲート128 の第１の入力及び NORゲート124 の他
方の入力に与えられている。排他的ORゲート122 の他方
の入力には入力端子118 が接続されており、その出力は
３入力ののNANDゲート129 の第１の入力, インバータ12
5の入力及びインバータ130 の入力に与えられている。
排他的ORゲート123 の他方の入力には入力端子119 が接
続されており、その出力は４入力のNANDゲート131の第
１の入力に与えられている。

【００９７】NORゲート101 の出力はNANDゲート129 の
第２の入力, NANDゲート131 の第２の入力及びNANDゲー
ト132 の一方の入力に与えられており、インバータ125
の出力はNANDゲート132 の他方の入力に与えられてい
る。そして、NANDゲート132 の出力はインバータ133 を
介して信号Ｙ₀の出力端子138 になっている。

【００９８】参照符号126 は信号Ｚ₀の入力端子であ
り、NANDゲート127 の他方の入力, NANDゲート128 の第
２の入力, NANDゲート129 の第３の入力及びNANDゲート
131 の第３の入力に接続されている。NANDゲート127 の
出力はNANDゲート128 の第３の入力に与えられると共
に、信号Ｃ₃の出力端子134 になっている。NANDゲート
128 の出力は信号Ｃ₂の出力端子135 になっている。NA
NDゲート129 の出力は信号Ｃ₁の出力端子136 になって
いる。NANDゲート131 の第４の入力には前述のインバー
タ130 を介して排他的ORゲート122 の出力が与えられて
おり、その出力は信号Ｃ₀の出力端子137 になってい
る。

【００９９】従って、この図14に示されている回路は、
除数Ｄのビット31, ３, 2 , 1 , ０（ｄ₃₁, ｄ₃,ｄ₂,ｄ
₁,ｄ₀）を入力端子75, 116, 117, 118, 119からそれぞ
れ入力し、信号Ｃ₃,Ｃ₂,Ｃ₁,Ｃ₀及び信号Ｙ₀を出力端
子134, 135, 136, 137及び138 からそれぞれ出力する。

【０１００】図10及び図11において、参照符号140 は図
12に示されている回路を示しており、図12と同一の構成
要素には同一の参照符号を付して説明を省略する。ま
た、参照符号141a〜141fは図13に示されている回路を示
しており、図13と同一の構成要素には同一の参照符号を
付して説明を省略する。更に、参照符号142 は図14に示
されている回路を示しており、参照符号143aで示されて
いるブロックと参照符号143bで示されているブロックと
の構成は、ブロック143aの回路141dがブロック143bでは
回路142 になっている以外は同一である。

【０１０１】図10及び図11において、回路14a 中の参照
符号144 はNANDゲートであり、その一方の入力には信号
Ｙ₇が、他方の入力には信号Ｙ₆がそれぞれ入力されて
おり、その出力はインバータ145 を介して信号Ｚ₅にな
っている。

【０１０２】参照符号146 は３入力のNANDゲートであ
り、第１の入力には信号Ｙ₇が、第２の入力には信号Ｙ
₆が、第３の入力には信号Ｙ₅がそれぞれ入力されてい
る。このNANDゲート146 の出力はインバータ147 を介し
て信号Ｚ₄になっている。

【０１０３】参照符号148 は４入力のNANDゲートであ
り、その第１の入力には信号Ｙ₇が、その第２の入力に
は信号Ｙ₆が、その第３の入力には信号Ｙ₅が、その第
４の入力には信号Ｙ₄がそれぞれ入力されている。この
NANDゲート148 の出力はインバータ149 を介して信号Ｚ
₃になっている。

【０１０４】参照符号150 はNANDゲートであり、その一
方の入力には信号Ｙ₀が、他方の入力には信号Ｚ₀がそ
れぞれ入力されている。このNANDゲート150 の出力はイ
ンバータ151 を介して信号NCになっている。この信号NC
は、除数Ｄの各ビットの内容が最下位ビットを除いて互
いに等しい場合に”１”になる。

【０１０５】なお、除数Ｄが”−１”の値をとらない場
合はNANDゲート150 とインバータ151 とは不要である。

【０１０６】図15及び図16において、参照符号152a〜15
2gは加算器10の出力Ｒ_j+1,31 ^**〜Ｒ_{j+1, 0} ^**の入力端子
を、参照符号153a〜153gは加算器10の出力Ｒ_j+1,31 ^*〜
Ｒ_j+ _{1, 0} ^*の入力端子をそれぞれ示している。参照符号
154a〜154fは信号Ｃ₃₀〜Ｃ₀の入力端子である。参照符
号155 は第１の制御信号φ₁の入力端子である。

【０１０７】参照符号156 はインバータであり、その入
力は入力端子155 と接続されている。参照符号157a〜15
7fはいずれもｐチャネルトランジスタであり、それぞれ
のソースは電源電位と、それぞれのゲートはインバータ
156 の出力と接続されている。参照符号159 及び160 は
第１ラッチペア４の上位１ビットの出力を入力する入力
端子である。

【０１０８】参照符号158a〜158rは同一構成の回路であ
るので、参照符号158aのみの回路構成について説明す
る。参照符号161 は３入力の NORゲートであり、その第
１の入力は入力端子152aと、第２の入力は入力端子154a
とそれぞれ接続され、第３の入力には第１の制御信号φ
₁が入力されている。参照符号162 は３入力の NORゲー
トであり、その第１の入力は入力端子153aと、第２の入
力は入力端子154aとそれぞれ接続され、第３の入力には
第１の制御信号φ₁が入力されている。

【０１０９】NORゲート161 の出力はｎチャネルトラン
ジスタ163 のゲートに与えられている。このｎチャネル
トランジスタ163 のソースは接地されており、ドレイン
はｐチャネルトランジスタ157aのドレインに接続されて
いる信号線と接続されている。NORゲート162 の出力は
ｎチャネルトランジスタ164 のゲートに与えられてい
る。このｎチャネルトランジスタ163 のソースは接地さ
れており、ドレインはｐチャネルトランジスタ157bのド
レインに接続されている信号線と接続されている。

【０１１０】入力端子154aからの信号線は更にブロック
158g, 158nにも配線されており、ブロック158aの NORゲ
ート161, 162に相当する各ブロックの NORゲートの入力
に接続されている。入力端子154b〜154eからの信号線も
同様である。入力端子154fからの信号線はブロック158
f, 158l及び158mに配線されており、同様に、各ブロッ
クの NORゲートの入力に接続されている。

【０１１１】参照符号166a〜166fは同一構成の回路であ
るので、ブロック166aのみの構成を説明する。参照符号
167 は弱いラッチであり、ｐチャネルトランジスタ157a
のドレインに接続されている信号線の状態がハイインピ
ーダンスになることを防止する。参照符号168 はラッチ
であり、ｐチャネルトランジスタ157aのドレインに接続
されている信号線の状態を保持し、反転して出力する。
参照符号169 〜174 はＸ₂ ^** ,Ｘ₂ ^* ,Ｘ₁ ^** ,Ｘ₁ ^*
,Ｘ₀ ^** ,Ｘ₀ ^*の出力端子である。

【０１１２】次に動作について説明する。図10及び図11
に示されている回路は除数Ｄを受けてＸ₂〜Ｘ₀の位置
を決定する。たとえば、除数Ｄが”001101・・・・”で
ある場合には、信号Ｃ₂₉が”０”になる。この信号Ｃ₂₉
は図15及び図16に示されている回路のブロック158b, 15
8h, 158oの NORゲートに入力されている。

【０１１３】図15及び図16に示されているｐチャネルト
ランジスタ157a〜157fのドレインに接続する信号線は第
１の制御信号φ₁が”１”である期間にプリチャージさ
れる。そして、第１の制御信号φ₁が”０”になると、
ブロック158b, 158h, 158oのNORゲートの両入力はいず
れも”０”になるので、ｐチャネルトランジスタ157a〜
157fのドレインに接続する信号線には加算器10の出力Ｒ
_j+1,30 ^**〜Ｒ_j+1,28 ^*の状態が伝えられる。

【０１１４】第２の制御信号φ₂が”１”になると、ｐ
チャネルトランジスタ157a〜157fのドレインに接続する
信号線の状態がラッチ168 等によって保持され、反転さ
れて出力端子169 〜174 から出力される。

【０１１５】なお、この実施例の係数抽出回路11は従来
技術の除算器に応用することも可能である。

【０１１６】次に、除数レジスタ８について説明する。
除数レジスタ８は、除数Ｄが”−１”である場合の除算
を効率的に行えるように構成されている。

【０１１７】図17は除数レジスタ８の構成を示す回路図
である図17において、参照符号175 〜178 は除数Ｄの最
上位ビット31から最下位ビット０の内容をそれぞれ保持
するメモリセルである。参照符号179 は３入力のNANDゲ
ートであり、第１の入力はメモリセル178 の出力と接続
され、第２の入力には除数Ｄの最上位ビットの内容ｄ₃₁
が入力されており、第３の入力には信号NCが入力されて
いる。

【０１１８】参照符号180 はNANDゲートであり、その一
方の入力にはメモリセル178 の出力が入力されており、
他方の入力はNANDゲート179 の出力と接続されている。
このNANDゲート180 の出力はインバータ181 を介して出
力端子185 になっている。参照符号186 はインバータで
あり、その入力はNANDゲート179 の出力と接続されてお
り、出力は信号DMNS１の出力端子200 になっている。

【０１１９】参照符号182 〜185 は除数を出力する出力
端子であり、出力端子182 〜184 はメモリセル175 〜17
7 の内容をそのまま出力するが、出力端子185 へはイン
バータ181 の出力が出力される。

【０１２０】NANDゲート179 が”０”を出力するのは除
数Ｄが”−１”の場合である。この場合、出力端子182
〜185 は”−２”を出力し、信号DMNS１は”１”にな
る。商デジット決定回路２は上述の信号DMNS１を受け
て、商デジットｑ_i+1が”０”でないならばＲ_{j+1, 0} ^*
を反転して出力する。このＲ_{j+1, 0} ^*の反転は排他的OR
ゲート73, NANDゲート74, 排他的ORゲート51により行わ
れる。

【０１２１】このため、除数Ｄが”−１”である場合
も”−２”である場合と同様に除算を行うことが可能に
なる。従って、除数Ｄが”−１”である場合に対応する
ために、除数Ｄを下位の方向へ拡張して除数Ｄの最下位
ビットを見掛け上”０”にする必要がないので、そのた
めの余分なトランジスタが不要になる。

【０１２２】次に、上述のような本発明の除算器を備え
た計算機（マイクロコンピュータ）について、特にその
ALU, CPUと除算器との接続の構成について図18及び図19
のブロック図を参照して説明する。まず図18に示されて
いるその第１の実施例では、マイクロコンピュータ内に
おける CPUと、図１に示されている基本構成を有する本
発明の除算器との接続、より具体的には、CPU 側から被
除数と除数とを本発明の除算器に入力するための構成が
示されている。

【０１２３】図18において、参照符号187 は CPUの内部
のＸバスを、188 は CPUの内部のＹバスを、189 は CPU
の ALUをそれぞれ示している。なお、参照符号４及び８
は、図１に示されている本発明の除算器の第１ラッチペ
ア及び除数レジスタを示しているが、他の部分は省略し
てある。

【０１２４】参照符号190 はＸバス187 と本発明の除算
器の第１ラッチペア４との間を接続する位置に設けられ
たゲート手段であり、第２レジスタペア５の被除数のＲ
₀ ^**を格納する側の最上位ビットにＸバス187 の最上位
ビットの内容を書込み、他のビットに”０”を書込む。

【０１２５】参照符号191 はＸバス187 と本発明の除算
器の第１ラッチペア４との間を接続する位置に設けられ
たゲート手段であり、第２レジスタペア５の被除数のＲ
₀ ^*を格納する側の最上位ビット以外の各ビットにＸバ
ス187 の最上位ビット以外の各ビットの内容を書込み、
最上位ビットの”０”を書込む。

【０１２６】参照符号192 はＹバス188 と本発明の除算
器の除数レジスタ８との間を接続する位置に設けられた
ゲート手段であり、除数レジスタ８の各ビットにＹバス
188の各ビットの内容を書込む。

【０１２７】CPUがＸバス187 上のデータを被演算数と
して、Ｙバス188 上のデータを演算数として除算を除く
演算をALU189によって行うように構成されている場合に
は、除算命令に対して被除数の内容がＸバス187 に、除
数の内容がＹバス188 にそれぞれ出力されるように構成
することは容易に可能である。そのような場合に上述の
ゲート手段190, 191, 192 を同時に動作させると、本発
明の除算器は被除数を第１ラッチペア４に、除数を除数
レジスタ８に同時にそれぞれ取り込むことが可能であ
り、更に被除数の２の補数表示から RSD表示の変換も行
うことが出来る。

【０１２８】また、この実施例の計算機の構成は、”−
１”, ”０”, ”１”のいずれかである符号付きデジッ
トで表示された被除数または部分剰余を使用する除算器
にも適用出来る。

【０１２９】次の実施例として、本発明の除算器から除
算結果である商と剰余とをCPU へ効率的に読み出すこと
が可能な計算機の構成が示されている。

【０１３０】図19において、参照符号193 はＹバス188
と第１レジスタペア１との間を接続する位置に設けられ
たゲート手段であり、第１レジスタペア１の被除数のＲ
₀ ^*を格納する側のレジスタの内容をＹバス188 へ出力
する。参照符号194 はＸバス187 と第１レジスタペア１
との間を接続する位置に設けられたゲート手段であり、
第１レジスタペア１の被除数のＲ₀ ^**を格納する側のレ
ジスタの内容をＸバス187 へ出力する。

【０１３１】参照符号195 はＹバス188 と第１レジスタ
ペア１との間を接続する位置に設けられたゲート手段で
あり、第２レジスタペア５の部分剰余Ｒ_j ^*を格納する
側のレジスタの内容をＹバス188 へ出力する。参照符号
195 はＸバス187 と第１レジスタペア１との間を接続す
る位置に設けられたゲート手段であり、第２レジスタペ
ア５の部分剰余Ｒ_j ^**を格納する側のレジスタの内容を
Ｘバス187 へ出力する。

【０１３２】本発明の除算器により得られた商を読出す
場合はまず、ゲート手段193, 194を同時に動作させる。
次に、Ｘバス187 上に出力された値からＹバス188 上に
出力されたた値をALU189により減算すると、商をALU189
の出力として得ることが出来る。同様に、剰余を読出す
場合はまず、ゲート手段195, 196を同時に動作させる。
次に、Ｘバス187 上に出力された値からＸバス187 上に
出力された値をALU189により減算すると、剰余をALU189
の出力として得ることが出来る。

【０１３３】ALU189は、Ｘバス187 上の値からＹバス18
8 上の値を減算する機能を有しているので、除算器に商
及び剰余を RSD表示から２の補数表示に変換する機能を
備える場合に比してトランジスタ数を少なくすることが
出来る。

【０１３４】また、この実施例の計算機の構成は、商ま
たは剰余が”−１”, ”０”, ”１”のいずれかである
符号付きデジットで表示された被除数または部分剰余を
使用する除算器にも適用出来る。

【０１３５】

【発明の効果】以上に詳述したように本発明の除算器に
よれば、従来技術と同様に RSD表示を用い、且つ商デジ
ットを決定するためのテーブルを単純にして実回路を構
成する場合のトランジスタ数を削減し得る除算器が実現
される。

【０１３６】また、除数の値に従って部分剰余から商デ
ジット決定手段に入力すべき部分を抽出して商デジット
を決定することにより除数を規格化する必要のない除算
器が実現される。

【０１３７】更に、実回路を構成する場合に小数のトラ
ンジスタの増加のみで、除数が”−１”である場合にお
いても除算の実行が可能な除算器が実現される。

【０１３８】また更に本発明の計算機によれば、 CPUか
ら被除数と除数とを上述のような除算器に効率的に書込
むことが可能な計算機が実現される。

【０１３９】更に、商及び剰余を上述のような除算器か
らCPU に効率的に読出すことが可能な計算機が実現され
る。

【図面の簡単な説明】

【図１】本発明の除算器の一実施例の構成を示すブロッ
ク図である。

【図２】本発明の除算器に使用される商デジットテーブ
ルを示す模式図である。

【図３】商デジットｑ_jがとり得る３通りの値に対応し
た演算を示す模式図である。

【図４】本発明の除算器のセレクタ及び加算器の詳細な
構成を一体化して示した回路図である。

【図５】本発明の除算器のセレクタ及び加算器の真理値
表を示す模式図である。

【図６】本発明の除算器のセレクタ及び加算器の真理値
表を示す模式図である。

【図７】本発明の除算器の商デジット決定回路の構成を
示す回路図である。

【図８】本発明の除算器の商デジット決定回路の次商デ
ジット出力回路の詳細な構成を示す回路図である。

【図９】本発明の除算器の動作を説明するためのタイミ
ングチャートである。

【図１０】図１１と共に、本発明の除算器の係数抽出回
路の除数Ｄの値からＸ₂, Ｘ₁,X₀の位置を決定する機
能を有する部分の回路構成を示す回路図である。

【図１１】図１０と共に、本発明の除算器の係数抽出回
路の除数Ｄの値からＸ₂, Ｘ₁,Ｘ₀の位置を決定する
機能を有する部分の回路構成を示す回路図である。

【図１２】本発明の除算器の係数抽出回路の構成要素の
詳細な構成例を示す回路図である。

【図１３】本発明の除算器の係数抽出回路の構成要素の
詳細な構成例を示す回路図である。

【図１４】本発明の除算器の係数抽出回路の構成要素の
詳細な構成例を示す回路図である。

【図１５】図１６と共に、本発明の除算器の係数抽出回
路の構成要素の詳細な構成例を示す回路図である。

【図１６】図１５と共に、本発明の除算器の係数抽出回
路の構成要素の詳細な構成例を示す回路図である。

【図１７】本発明の除算器の除数レジスタの構成を示す
回路図である

【図１８】本発明の除算器にマイクロコンピュータから
除算を行わせるための接続例を示すブロック図である。

【図１９】本発明の除算器による除算結果をマイクロコ
ンピュータへ出力するための接続例を示すブロック図で
ある。

【図２０】RSD表示の数と２の補数表示の数との加算を
行う構成を示す模式図である。

【図２１】図２０に示されている各全加算器の真理値表
を示す模式図である。

【図２２】RSD表示の数と２の補数表示の数との減算を
行う構成を示す模式図である。

【図２３】従来の除算原理で商デジットを決定するため
に用いられるテーブルを示す模式図である。

【符号の説明】

１第１レジスタペア２商デジット決定回路４第１ラッチペア５第２レジスタペア７第２ラッチペア８除数レジスタ９セレクタ 10 加算器 11 係数抽出回路 31 次商デジット出力回路 187 Ｘバス 188 Ｙバス 189 ＡＬＵ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００４０

【補正方法】変更

【補正内容】

【００４０】図１は本発明の除算器の一実施例の構成を
示すブロック図である。この図１に示されている実施例
の除算器は32ビット相互の除算を行う。図１において、
参照符号１は第１のレジスタ（以下、第１レジスタペア
と言う) であり、被除数または商の一部を格納する２個
のレジスタで一組に構成されている。この第１レジスタ
ペア１へは後述する係数抽出回路11の出力が第２の制御
信号φ₂に同期して入力され、その出力は後述する第１
シフタ３に与えられている。

Claims

【特許請求の範囲】

【請求項１】 −１，０，１の内のいずれかの値をとる
符号付きデジットで表示された被除数または部分剰余
と、２の補数表示の除数とを使用する減算シフト型の除
算器であって、除算の実行中における各時点の商デジットの値に応じて
除数をその値と同じ値，反転値，または”０”のいずれ
かに変換して出力する変換手段と、部分剰余と、前記変換手段の出力と、１または０とを加
（減）算する加算手段と、除算の実行中における各時点の商デジットと、それに応
じて前記加算手段の加（減）算により得られた部分剰余
の一部とから次の商デジットを決定する次商デジット決
定手段とを備えたことを特徴とする除算器。
【請求項２】 −１，０，１の内のいずれかの値をとる
符号付きデジットで表示された被除数または部分剰余
と、２の補数表示の除数とを使用する減算シフト型の除
算器であって、除算の実行中における各時点の商デジットに応じて除数
を変換する変換手段と、部分剰余と、前記変換手段の出力と、１または０を加
（減）算する加算手段と、除算の実行中における各時点の商デジットに応じて前記
加算手段の減算により得られた部分剰余の一部を使用し
て次の商デジットを決定する次商デジット決定手段と、除数の値に応じて、前記次商デジット決定手段により次
の商デジットを決定するために部分剰余からその一部を
抽出する抽出手段とを備えたことを特徴とする除算器。
【請求項３】除数が”−１”である場合に”−２”に
変換する手段を備えたことを特徴とする請求項２に記載
の除算器。
【請求項４】 −１，０，１の内のいずれかの値をとる
符号付きデジットで表示された被除数または部分剰余を
使用し、被除数の非正の部分を保持する第１のレジスタ
と、被除数の非負の部分を保持する第２のレジスタと、
除数を保持する第３のレジスタとを有する除算器と、前記第１のレジスタとは第１のバスで、前記第２のレジ
スタとは第２のバスでそれぞれ接続されたＡＬＵとを備
えた計算機において、２の補数で表示された被除数の最上位の桁のデジットを
前記第１のレジスタに、被除数の他の全ての桁のデジッ
トを前記第２のレジスタにそれぞれ前記第１のバスを通
じて同時に書込むと共に前記第１及び第２のレジスタの
データが書き込まれない部分をクリアし、除数を前記第
３のレジスタに前記第２のバスを通じて書込むことによ
り、前記除算器に除算を行わせるべくなしてあることを
特徴とする計算機。
【請求項５】商または剰余が−１，０，１の内のいず
れかの値をとる符号付きデジットで表示され、商の非正
の部分を保持する第１のレジスタと、剰余の非正の部分
を保持する第２のレジスタと、商の非負の部分を保持す
る第３のレジスタと、剰余の非負の部分を保持する第４
のレジスタとを有する除算器と、前記第１のレジスタ及び第３のレジスタとは第１のバス
で、前記第２のレジスタ及び第４のレジスタとは第２の
バスでそれぞれ接続されたＡＬＵとを備えた計算機にお
いて、前記第１のレジスタの内容を前記第１のバスを通じて、
前記第３のレジスタの内容を前記第２のバスを通じてそ
れぞれ前記ＡＬＵに与えて減算させるることにより２の
補数に変換された商を得、前記第２のレジスタの内容を
前記第１のバスを通じて、前記第４のレジスタの内容を
前記第２のバスを通じてそれぞれ前記ＡＬＵに与えて減
算させることにより２の補数に変換された剰余を得るべ
くなしてあることを特徴とする計算機。