JPH06149194A - Image display device - Google Patents
Image display deviceInfo
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- JPH06149194A JPH06149194A JP4300925A JP30092592A JPH06149194A JP H06149194 A JPH06149194 A JP H06149194A JP 4300925 A JP4300925 A JP 4300925A JP 30092592 A JP30092592 A JP 30092592A JP H06149194 A JPH06149194 A JP H06149194A
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- line data
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- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、入力された画像信号を
一旦画像記憶部に記憶した後に、この画像記憶部から読
出して表示部に二次元表示する画像表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display apparatus for temporarily storing an input image signal in an image storage unit, reading it from the image storage unit, and displaying it two-dimensionally on a display unit.
【0002】[0002]
【従来の技術】現在,商業用のTV信号方式には、NT
SC方式,PAL方式,SECAM方式が採用されてい
る。周知のように、このTV信号は、画像信号のみなら
ず、垂直同期信号及び水平同期信号を含むコンポジット
信号である。2. Description of the Related Art Currently, NT is the commercial TV signal system.
The SC method, the PAL method, and the SECAM method are adopted. As is well known, this TV signal is a composite signal including not only an image signal but also a vertical synchronizing signal and a horizontal synchronizing signal.
【0003】近年、このアナログの画像信号をデジタル
画像データに変換して画像記憶部に一旦記憶した後、こ
の画像データを画像記憶部から読出してCRT表示装置
等の表示部に二次元表示する画像表示装置が提唱されて
いる。このように、一旦画像記憶部に記憶することによ
って、この記憶された画像データに対して例えば外部の
コンピュータ等の制御によって、各種の画像処理を施し
た後、加工された合成画像としてCRT表示装置に表示
することが可能である。In recent years, after converting the analog image signal into digital image data and temporarily storing it in an image storage unit, the image data is read from the image storage unit and displayed two-dimensionally on a display unit such as a CRT display device. Display devices have been proposed. As described above, once the image data is stored in the image storage unit, various image processing is performed on the stored image data under the control of, for example, an external computer, and then a CRT display device as a processed composite image. It is possible to display.
【0004】この場合における表示画面の水平解像度
は、1走査線を構成するラインデータの画素数、すなわ
ち、1水平同期期間におけるサンプリング数に対応する
サンプリング周波数によって定まる。The horizontal resolution of the display screen in this case is determined by the number of pixels of line data forming one scanning line, that is, the sampling frequency corresponding to the number of samplings in one horizontal synchronizing period.
【0005】例えば、走査線数が525本のNTSC方
式のTV信号においては、有効走査線数が480本であ
り、図8(a)に示すように、表示画面の縦横比率が
3:4であるので、1画素の縦横比率を1:1の条件を
満たすためには、横方向の有効画素数が640個とな
る。For example, in an NTSC system TV signal having 525 scanning lines, the number of effective scanning lines is 480, and as shown in FIG. 8A, the aspect ratio of the display screen is 3: 4. Therefore, in order to satisfy the condition that the aspect ratio of one pixel is 1: 1, the number of effective pixels in the horizontal direction is 640.
【0006】なお、理論上では、横方向の画素数を増加
すると水平解像度は上昇するが、NTSC方式において
は、周波数帯域幅等の制限から、横方向の最大画素数は
720個となる。したがって、この横方向の画素数を7
20個になるようにサンプリング周波数を設定すれば、
水平解像度は最高値となる。In theory, the horizontal resolution increases as the number of pixels in the horizontal direction increases, but in the NTSC system, the maximum number of pixels in the horizontal direction is 720 due to the limitation of the frequency bandwidth. Therefore, the number of pixels in the horizontal direction is 7
If you set the sampling frequency to 20,
The horizontal resolution has the highest value.
【0007】[0007]
【発明が解決しようとする課題】前述したように、NT
SC方式によれば、有効走査線数が480本であるの
で、図8(b)に示すように、横方向の画素数を720
個に設定すると、720×480の画素で1画面を構成
する。As described above, NT
According to the SC method, since the number of effective scanning lines is 480, as shown in FIG. 8B, the number of pixels in the horizontal direction is 720.
When set to individual pieces, one screen is composed of 720 × 480 pixels.
【0008】しかし、480:720の比率は表示画面
の縦横比率である3:4とはならない。その結果、この
720×480の画素を3:4の表示画面に表示する
と、1個の画素における縦横比率が1:0.87となる。こ
のように、各画素の縦横比率が1:1でない場合は、T
V信号により表示された円形画像に、例えば外部のコン
ピュータ等で作成された円図形を重ね表示した場合に
は、重ねた円が楕円形に変形する。したがって、TV信
号の画像とコンピュータで作成した画像を同時に表示で
きない。当然、コンピュータで作成された画像が正確に
表示できない。However, the ratio of 480: 720 does not become 3: 4 which is the aspect ratio of the display screen. As a result, when these 720 × 480 pixels are displayed on a 3: 4 display screen, the aspect ratio of one pixel is 1: 0.87. Thus, if the aspect ratio of each pixel is not 1: 1, T
When a circular image created by an external computer or the like is overlaid on the circular image displayed by the V signal, the overlaid circle is transformed into an ellipse. Therefore, the image of the TV signal and the image created by the computer cannot be displayed at the same time. Of course, the computer-generated image cannot be displayed correctly.
【0009】本発明はこのような事情に鑑みてなされた
ものであり、画像記憶部から書込み周波数より高い周波
数で各1走査線分毎のラインデータを読出すと共に、補
間ラインデータを一定周期毎にラインデータ相互間に挿
入することによって、高い水平解像度を維持した状態
で、外部からの画像データも正確に表示できる画像表示
装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and reads line data for each scanning line at a frequency higher than the writing frequency from the image storage unit, and at the same time, interpolates line data at fixed intervals. It is an object of the present invention to provide an image display device capable of accurately displaying image data from the outside while maintaining a high horizontal resolution by inserting line data between each other.
【0010】[0010]
【課題を解決するための手段】上記課題を解消するため
に本発明は、外部から入力される画像信号を、一旦画像
記憶部に記憶した後に、この画像記憶部から読出して表
示部に表示する画像表示装置において、In order to solve the above-mentioned problems, according to the present invention, an image signal inputted from the outside is once stored in an image storage unit, then read out from this image storage unit and displayed on a display unit. In the image display device,
【0011】入力される画像信号を基準クロック信号で
サンプリングしてデジタル画像データに変換する画像信
号処理手段と、このデジタル画像データを基準クロック
信号に同期して画像記憶部へ書込む書込制御手段と、基
準クロック信号より早い表示クロック信号に同期して、
画像記憶部から1走査線分毎の画素データからなるライ
ンデータを読出す画素データ読出手段と、一定数のライ
ンデータ読出毎に同一ラインデータを補間ラインデータ
として読出す補間データ読出手段と、画素データ読出手
段で順次読出される各ラインデータ相互間に補間ライン
データを一定周期で挿入して表示部に表示する表示制御
手段とを備えている。Image signal processing means for sampling an input image signal with a reference clock signal to convert it into digital image data, and writing control means for writing this digital image data in an image storage section in synchronization with the reference clock signal. And in synchronization with the display clock signal faster than the reference clock signal,
Pixel data reading means for reading line data consisting of pixel data for each scanning line from the image storage section, interpolation data reading means for reading the same line data as interpolation line data every time a fixed number of line data is read, and pixels Display control means for inserting interpolated line data between the line data sequentially read by the data reading means at a constant period and displaying the data on the display unit.
【0012】[0012]
【作用】このように構成された画像表示装置において
は、入力された画像信号は基準クロック信号でもってデ
ジタル画像データに変換されて画像記憶部に書込まれ
る。したがって、画像信号がTV信号の場合は、一つの
垂直同期期間内に1画面分の画像データが画像記憶部に
格納される。In the thus constructed image display device, the input image signal is converted into digital image data by the reference clock signal and written in the image storage section. Therefore, when the image signal is a TV signal, the image data for one screen is stored in the image storage unit within one vertical synchronization period.
【0013】この画像記憶部に記憶された画像データは
基準クロック信号より早い表示クロック信号でもって1
走査分毎にラインデータとして読出される。この場合、
読出周波数は書込周波数より高いので、このままの速度
で1画面分の画像データを読出した場合には、垂直同期
期間内に空き時間が生じる。そのために、一定数のライ
ンデータを読出する毎に、同一ラインデータを補間ライ
ンデータとして読出て、ラインデータ相互間に挿入して
表示する。The image data stored in the image storage unit has a display clock signal which is faster than the reference clock signal.
It is read as line data for each scanning. in this case,
Since the reading frequency is higher than the writing frequency, when one screen of image data is read at this speed, there is a vacant time within the vertical synchronization period. Therefore, every time a fixed number of line data is read, the same line data is read as interpolated line data and displayed between the line data.
【0014】このような構成であれば、擬似的に垂直同
期期間内に存在する走査線数が増加する。したがって、
例えば、画像信号をデジタル画像データに変換するとき
の基準クロック信号の周波数を表示画面の縦横比率と規
定走査線数で定まる周波数(水平方向の画素数)より高
く設定したとしても、各画素の縦横比率を1:1に維持
できる。よって、高い水平解像度を維持した状態で、コ
ンピュータ等の外部から入力された画像を正確に表示で
きる。With such a configuration, the number of scanning lines existing in a pseudo vertical synchronization period increases. Therefore,
For example, even if the frequency of the reference clock signal when converting an image signal into digital image data is set higher than the frequency (number of pixels in the horizontal direction) determined by the aspect ratio of the display screen and the specified number of scanning lines, The ratio can be maintained at 1: 1. Therefore, an image input from the outside such as a computer can be accurately displayed while maintaining a high horizontal resolution.
【0015】[0015]
【実施例】以下本発明の一実施例を図面を用いて説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【0016】図1は実施例の画像表示装置全体の概略構
成を示す模式図であり、図2は詳細回路ブロック図であ
る。なお、この実施例においては、NTSC方式のカラ
ーTV信号をCRT表示装置等の表示部にカラー表示す
る場合について説明する。FIG. 1 is a schematic diagram showing a schematic configuration of the entire image display apparatus of the embodiment, and FIG. 2 is a detailed circuit block diagram. In this embodiment, a case where an NTSC color TV signal is color-displayed on a display unit such as a CRT display device will be described.
【0017】図1において、外部から入力された画像信
号としてのNTSC方式のTV信号aは画像信号処理部
1へ入力される。画像信号処理部1へ入力されたTV信
号aはY/C分離回路1aによって、輝度信号Yとカラ
ー画像信号Cに分離される。輝度信号Yは同期分離回路
1bへ入力される。この同期分離回路1bは輝度信号Y
から垂直同期信号Vと水平同期信号Hとを抽出する。抽
出された水平同期信号HはPLL回路1cへ入力され
る。PLL回路1cは入力された水平同期信号Hに同期
する基準クロック信号bを出力する。In FIG. 1, an NTSC TV signal a as an image signal input from the outside is input to the image signal processing unit 1. The TV signal a input to the image signal processing unit 1 is separated into a luminance signal Y and a color image signal C by the Y / C separation circuit 1a. The luminance signal Y is input to the sync separation circuit 1b. This sync separation circuit 1b has a luminance signal Y.
A vertical synchronizing signal V and a horizontal synchronizing signal H are extracted from The extracted horizontal synchronizing signal H is input to the PLL circuit 1c. The PLL circuit 1c outputs a reference clock signal b synchronized with the input horizontal synchronizing signal H.
【0018】この基準クロック信号bの周波数fS で水
平の有効画素をサンプリングすると720画素となり、
前述したNTSC方式における最大水平解像度が得られ
る値である。PLL回路1cから出力された基準クロッ
ク信号bは書込制御部2へ入力されると共に、A/D変
換器1dのクロック端子へ印加される。When a horizontal effective pixel is sampled at the frequency f S of the reference clock signal b, it becomes 720 pixels,
It is a value that can obtain the maximum horizontal resolution in the above-mentioned NTSC system. The reference clock signal b output from the PLL circuit 1c is input to the write control unit 2 and also applied to the clock terminal of the A / D converter 1d.
【0019】Y/C分離回路1aから出力されたカラー
画像信号Cはデコーダ1eにて各色の画像信号R,G,
Bに分離され、それぞれ専用の信号処理部4a,4b,
4cへ入力される。各信号処理部4a,4b.4cは同
一構成であるので、ここでは赤(R)の信号処理部4a
についてのみ説明する。The color image signal C output from the Y / C separation circuit 1a is converted into image signals R, G,
Signal processing units 4a, 4b,
4c is input. Each signal processing unit 4a, 4b. Since 4c has the same configuration, here, the red (R) signal processing unit 4a is used.
Will be described only.
【0020】信号処理部4aへ入力され赤の画像信号R
はA/D変換器1dによって、前述した基準クロック信
号bの周波数fS でサンプリングされて、複数ビットで
構成されるデシタル画像データに変換されて、次の画像
記憶部5へ入力される。The red image signal R input to the signal processor 4a
Is sampled by the A / D converter 1d at the frequency f S of the reference clock signal b described above, converted into digital image data composed of a plurality of bits, and input to the next image storage unit 5.
【0021】画像記憶部5内には、図2に示すように、
表示部6の表示画面上の奇数番目の各走査線を構成する
それぞれ720個の画素データからなる各奇数ラインデ
ータを記憶する奇数メモリ5aと、同じく偶数番目の各
走査線を構成する各偶数ラインデータを記憶する偶数メ
モリ5bと、各メモリ5a,5bから読出される各ライ
ンデータのうちの一定間隔おきのラインデータを補間ラ
インデータとして記憶する補間メモリ5cとで構成され
ている。In the image storage unit 5, as shown in FIG.
An odd-numbered memory 5a for storing each odd-numbered line data consisting of 720 pixel data respectively constituting each odd-numbered scanning line on the display screen of the display unit 6 and each even-numbered line constituting each even-numbered scanning line It is composed of an even-numbered memory 5b for storing data, and an interpolation memory 5c for storing line data at fixed intervals among the line data read from the memories 5a, 5b as interpolation line data.
【0022】書込制御部2には、同期分離回路1bから
出力された垂直同期信号Vと水平同期信号H及び周波数
fS の基準クロック信号bが入力されている。書込制御
部2は、有効画素データの1ライン目が入力され、続い
て最初の水平同期信号Hが入力されると、A/D変換器
1dから出力されたデジタル画像データを奇数メモリ5
aへ書込開始する。そして、2ライン目の有効画素デー
タが入力すると、デジタル画像データを偶数メモリ5b
へ書込開始する。なお、各メモリ5a,5bに対する各
画素データを書込む場合、画素データ毎にその都度アド
レスを指定しなくて、入力順に書込んでいく。The write control unit 2 is supplied with the vertical synchronizing signal V, the horizontal synchronizing signal H, and the reference clock signal b of the frequency f S output from the sync separating circuit 1b. When the first line of effective pixel data is input and then the first horizontal synchronizing signal H is input, the write control unit 2 outputs the digital image data output from the A / D converter 1d to the odd number memory 5
Start writing to a. Then, when the effective pixel data of the second line is input, the digital image data is transferred to the even memory 5b.
Start writing to. When writing each pixel data to each of the memories 5a and 5b, the address is not designated for each pixel data, and the pixel data is written in the input order.
【0023】すなわち、1画面を構成する480本の有
効走査線を構成するそれぞれ720個の画素データから
なる480本のラインデータのうちの奇数番目に所属す
る240本の各ラインデータが奇数メモリ5aへ格納さ
れ、偶数番目に所属する240本の各ラインデータが偶
数メモリ5bへ格納される。That is, each of the 240 line data belonging to the odd number of the 480 line data consisting of 720 pixel data forming each of the 480 effective scanning lines forming one screen is the odd number memory 5a. Each of the 240 line data belonging to the even number is stored in the even number memory 5b.
【0024】読出表示部6は、図1に示すように、前記
基準クロック信号bの周波数fS より高い表示周波数f
D を有する表示クロック信号dを出力する表示クロック
発生部6aと、前記同期分離回路1bから出力された垂
直同期信号Vに同期して表示用の水平同期信号Ha 及び
クロック信号を出力する同期信号発生回路6bと、画像
記憶部5に記憶されている画像データを読出す読出制御
部6cと、読出された各ラインデータをアナログの各ラ
ンイ信号eに変換するD/A変換器6dとで基本的に構
成されている。As shown in FIG. 1, the readout display unit 6 has a display frequency f higher than the frequency f S of the reference clock signal b.
A display clock generator 6a for outputting a display clock signal d having D, and a sync signal generator for outputting a horizontal sync signal Ha and a clock signal for display in synchronization with the vertical sync signal V output from the sync separation circuit 1b. The circuit 6b, a read control unit 6c for reading the image data stored in the image storage unit 5, and a D / A converter 6d for converting each read line data into each analog run signal e are basically included. Is configured.
【0025】前記表示クロック信号dの表示周波数fD
は次に示す手順で決定される。前述したように、画像記
憶部5内に記憶されている各ラインデータは720個の
画素データで構成されている。この画素データを縦横比
3:4の表示画面に、各画素の縦横比が1:1で表示さ
れるためには、縦方向の走査線数が585本に設定する
必要がある。そしてこの585本の走査線数に対する有
効走査線数は、図3に示すように、540本になる。Display frequency f D of the display clock signal d
Is determined by the following procedure. As described above, each line data stored in the image storage unit 5 is composed of 720 pixel data. In order to display this pixel data on a display screen having an aspect ratio of 3: 4 with an aspect ratio of 1: 1 for each pixel, it is necessary to set the number of vertical scanning lines to 585. The effective number of scanning lines with respect to the number of 585 scanning lines is 540, as shown in FIG.
【0026】垂直同期信号Vの周期TV (=60Hz)は
不変であるので、図3に示す状態で画像を表示するため
の水平同期信号Haの周期THaは、入力TV信号aの水
平陶器信号Hの周期TH に比較して、525/585 倍だけ短
い。この周期THaの有効表示期間内に1ライン分の72
0個の画素データを読出すためには、表示クロック信号
dの表示周波数fD は、有効表示期間を720で除算し
た周期に対応する周波数となる。Since the period T V (= 60 Hz) of the vertical synchronizing signal V is unchanged, the period T Ha of the horizontal synchronizing signal Ha for displaying an image in the state shown in FIG. 3 is the horizontal pottery of the input TV signal a. Compared to the period T H of the signal H, it is 525/585 times shorter. 72 for one line within the effective display period of this cycle T Ha
In order to read 0 pixel data, the display frequency f D of the display clock signal d becomes the frequency corresponding to the cycle obtained by dividing the effective display period by 720.
【0027】さらに、実際の回路においては、上述した
各回路6a〜6dの他に、図2に示すように、表示クロ
ック発生部6aから出力される表示クロック信号dを1
/2に分周する分周器6e,切換スイッチ6f,補間メ
モリ5cに対する書込読出制御を行う補間メモリ制御部
6g,出力切換部6h,及び空間フィルタ6iとで構成
されている。Further, in the actual circuit, in addition to the circuits 6a to 6d described above, as shown in FIG. 2, the display clock signal d output from the display clock generator 6a is set to 1
It is composed of a frequency divider 6e that divides the frequency by 2/2, a changeover switch 6f, an interpolation memory control section 6g that performs write / read control for the interpolation memory 5c, an output switching section 6h, and a spatial filter 6i.
【0028】次に、図2に示す奇数メモリ5aと偶数メ
モリ5bとの二つのメモリ5a,5bからラインデータ
を読出して表示部7に1画面毎に交互に表示するインタ
ーレス表示を行う場合の読出表示部6の動作を説明す
る。Next, in the case of performing interlace display in which line data is read from the two memories 5a and 5b of the odd number memory 5a and the even number memory 5b shown in FIG. The operation of the read display unit 6 will be described.
【0029】インターレス表示を行う場合には、切換ス
イッチ6fを分周器6e側に接続する。したがって、同
期信号発生部6bには表示周波数fD を1/2に分周し
た表示クロック信号d1 が入力される。この場合、水平
同期信号Haの周波数も1/2に分周される。When performing interlace display, the changeover switch 6f is connected to the frequency divider 6e side. Therefore, the display clock signal d1 obtained by dividing the display frequency f D into 1/2 is input to the synchronizing signal generator 6b. In this case, the frequency of the horizontal synchronizing signal Ha is also divided into 1/2.
【0030】読出制御部6cは、1表示画面毎に奇数メ
モリ5a及び偶数メモリ5bから順次ラインデータを読
出す。例えば、奇数メモリ5aに対しては、図4(a)
に示すように、水平同期信号Haが入力する毎に書込順
番に1,3,5,……番目の各ラインデータを順番に読
出していく。そして、8番目の奇数ラインデータ、すな
わち全体のラインデータから数えると15番目のライン
データを読出す場合に、補間メモリ制御部6gに対して
制御信号を送出して、補間メモリ5cに読出した15番
目のラインデータを補間ラインデータとして書込む。The read controller 6c sequentially reads line data from the odd number memory 5a and the even number memory 5b for each display screen. For example, for the odd-numbered memory 5a, FIG.
As shown in, each time the horizontal synchronizing signal Ha is input, the 1, 3, 5, ... Line data are sequentially read in the writing order. Then, when the eighth odd line data, that is, the fifteenth line data counted from the entire line data is read, a control signal is sent to the interpolation memory control unit 6g and read to the interpolation memory 5c. The th line data is written as interpolation line data.
【0031】そして、次の水平同期信号Haが入力した
時点で、奇数メモリ5aからではなくて、補間メモリ5
cに一つ前の水平同期期間に書込んだ15番目のライン
データと同一の補間ラインデータを読出す。この切換制
御は出力切換部6hで実施される。したがって、図4
(a)に示すように、表示部7に表示されるフレームに
おいては、15番目のラインデータの次に同一の補間ラ
インデータが挿入される。Then, at the time when the next horizontal synchronizing signal Ha is input, the interpolation memory 5
The same interpolated line data as the fifteenth line data written in the previous horizontal synchronization period to c is read. This switching control is performed by the output switching unit 6h. Therefore, FIG.
As shown in (a), in the frame displayed on the display unit 7, the same interpolation line data is inserted after the 15th line data.
【0032】この補間ラインデータの挿入処理を、8走
査線毎に1回、すなわち9走査周期で実施する。したが
って、1画面で30回実施することによって、270本
のラインデータを生成する。The interpolation line data insertion processing is performed once every eight scanning lines, that is, at nine scanning cycles. Therefore, 270 line data is generated by performing 30 times on one screen.
【0033】同様に、次の1表示画面を作成する場合
は、偶数メモリ5bから2.4.6…番目の各ラインデ
ータを順番に読出ていく。そして、奇数メモリ5aと同
様に、図4(b)に示すように、9走査周期で補間ライ
ンデータの挿入処理を実施する。Similarly, when the next one display screen is created, the 2.4.6 ... th line data are sequentially read from the even-numbered memory 5b. Then, as in the case of the odd-numbered memory 5a, as shown in FIG. 4B, the interpolation line data insertion processing is performed in 9 scanning cycles.
【0034】なお、補間メモリ5cを設ける理由は次の
通りである。すなわち、前述したように奇数メモリ5a
及び偶数メモリ5bには画像データがアドレスを指定し
なくて、順番に書込まれ、同様に書込まれた順番に読出
される。つまり、メモリ5a,5bは読出開始アドレス
の指定ができないので、同一ラインデータを繰返し読出
できない。したがって、一旦読出したラインデータを再
度読出すための補間メモリ5cに1水平周期期間だけ記
憶保持している。The reason for providing the interpolation memory 5c is as follows. That is, as described above, the odd memory 5a
The image data is written in the even-numbered memory 5b in order without specifying an address, and is similarly read in the written order. That is, since the read start address cannot be specified in the memories 5a and 5b, the same line data cannot be repeatedly read. Therefore, the once read line data is stored and held for one horizontal cycle period in the interpolation memory 5c for reading again.
【0035】図4(a),図4(b)に示したフオーマ
ットで読出される各ラインデータは空間フィルタ6iに
おいて例えば補間ラインデータと次のラインデータとの
間の平滑化処理を実施されたのち、D/A変換器6にお
いて、アナログのライン信号eに変換されて、表示部7
へ送出される。表示部7には、図4(a)の奇数フレー
ムと図4(b)の偶数フレームの各画像が交互に表示さ
れるので、走査線数は540となる。Each line data read by the format shown in FIGS. 4 (a) and 4 (b) is subjected to a smoothing process between the interpolation line data and the next line data in the spatial filter 6i. After that, in the D / A converter 6, it is converted into an analog line signal e, and the display unit 7
Sent to. Since the images of the odd frames of FIG. 4A and the even frames of FIG. 4B are alternately displayed on the display unit 7, the number of scanning lines is 540.
【0036】次に、静止画等の表示に対してノーインタ
ーレス表示を実施する場合は、切換スイッチ6fを表示
クロック発生部6a側に接続する。したがって、同期信
号発生部6bには表示周波数fD を有する表示クロック
信号dが入力される。この場合、読出制御部6cはイン
ターレス表示の場合に比較して倍の表示周波数fD で奇
数メモリ5a及び偶数メモリ5bから1水平同期信号H
aが入力する毎に奇数ラインデータ及び偶数ラインテー
タを交互に読出して、図5に示すフレームを作成する。Next, when performing a non-interlace display for displaying a still image or the like, the changeover switch 6f is connected to the display clock generating section 6a side. Therefore, the display clock signal d having the display frequency f D is input to the synchronization signal generator 6b. In this case, the read controller 6c uses the horizontal sync signal H from the odd-numbered memory 5a and the even-numbered memory 5b at a display frequency f D that is twice as high as that in the case of interlaced display.
Every time a is input, the odd line data and the even line data are alternately read to create the frame shown in FIG.
【0037】この場合、インターレス表示の場合と同様
に、9走査周期で補間ラインデータの挿入処理を実施す
る。したがって、60本の補間ラインデータが1フレー
ムに挿入され、入力TV信号aの480本の走査線数は
擬似的に540本の走査線数に変換される。In this case, similarly to the case of the interlace display, the interpolation line data insertion processing is carried out at 9 scanning cycles. Therefore, 60 interpolation line data are inserted in one frame, and the number of 480 scanning lines of the input TV signal a is pseudo-converted into the number of 540 scanning lines.
【0038】このように構成された画像表示装置によれ
ば、入力TV信号aの480本の走査線数は擬似的に5
40本の走査線数に変換されるので、水平解像度をNT
SC方式の限界水平解像度である720画素に設定した
場合においては、1画面の縦方向と横方向の画素数の比
率が540:720=3:4となる。したがって、1画
素における縦横比は1:1となる。According to the image display device having such a configuration, the number of 480 scanning lines of the input TV signal a is pseudo 5
Since the number of scanning lines is converted to 40, the horizontal resolution is NT.
When the limit horizontal resolution of the SC system is set to 720 pixels, the ratio of the number of pixels in the vertical direction and the number of pixels in the horizontal direction of one screen is 540: 720 = 3: 4. Therefore, the aspect ratio of one pixel is 1: 1.
【0039】したがって、例えば外部のコンピュータ等
から入力された画像データを表示部7に表示したとして
も正しい形状に表示される。また、TV信号による画像
にコンピュータ等から入力された画像データを重ね表示
した場合であっても、正しく表示される。Therefore, for example, even if the image data input from an external computer or the like is displayed on the display unit 7, it is displayed in a correct shape. Further, even when the image data input from the computer or the like is displayed on the image by the TV signal, the image data is displayed correctly.
【0040】また、実施例装置においては、動画像では
インターレス表示を行い、静止画像ではノーインターレ
ス表示を実施しながら、かつ高い水平解像度を維持しな
がら1:1の画像を表示できる。Further, in the apparatus of the embodiment, a 1: 1 image can be displayed while performing interlaced display on a moving image and no interlaced display on a still image and maintaining a high horizontal resolution.
【0041】図6は本発明の他の実施例に係わる画像表
示装置の概略構成を示すブロック図である。図2に示す
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明は省略されている。FIG. 6 is a block diagram showing a schematic structure of an image display device according to another embodiment of the present invention. The same parts as those in the embodiment shown in FIG. 2 are designated by the same reference numerals. Therefore, detailed description of the overlapping portions is omitted.
【0042】この実施例においては、テコーダ1eから
出力された例えば赤(R)のデジタル画像データは直列
/並列変換回路1fでもって並列データに変換される。
並列データはマルチポートメモリ5dの書込端子DIへ
送出される。マルチポートメモリ5dは図示するように
2つのデータ端子を有しており、この実施例において
は、一方の端子を書込端子DIとし、他方の端子を読出
端子DOに設定している。そして、それぞれ独立してデ
ータの書込処理及び読出処理を実行可能である。このマ
ルチポートメモリ5dはDRAMで構成されているため
に、記憶内容を保持するためのメモリリフレッシュ制御
部5eが設けられている。In this embodiment, for example, red (R) digital image data output from the coder 1e is converted into parallel data by the serial / parallel conversion circuit 1f.
The parallel data is sent to the write terminal DI of the multiport memory 5d. The multi-port memory 5d has two data terminals as shown in the figure. In this embodiment, one terminal is set as the write terminal DI and the other terminal is set as the read terminal DO. The data writing process and the data reading process can be executed independently of each other. Since this multi-port memory 5d is composed of DRAM, it is provided with a memory refresh controller 5e for holding the stored contents.
【0043】マルチポートメモリ5dに対する画像デー
タの書込処理は、書込制御部2から書込アドレスAIを
指定しながら画像データを順次書込んでいく。同様に、
書込まれた画像データを1ラインデータ毎に読出す場合
は、読出制御部6cから読出アドレスAOを指定しなが
ら読出す。In the process of writing the image data to the multiport memory 5d, the image data is sequentially written while the write control unit 2 specifies the write address AI. Similarly,
When the written image data is read line by line, the read control unit 6c reads the read address AO.
【0044】この場合、任意のアドレスを指定して画像
データを読出することが可能である。したがって、図5
で示したノーインターレス表示のフォーマットを得るた
めに、9走査線周期毎に、同一のラインデータを、マル
チポートメモリ5d内のアドレスを再指定することによ
つて、補間ラインデータとして簡単に読出すことがで
き、読出した補間ラインデータを通常のラインデータ相
互間隔に挿入して、図5に示すように、540本の走査
線の各ラインデータで1画面を構成する。In this case, the image data can be read by designating an arbitrary address. Therefore, FIG.
In order to obtain the no-interlace display format shown in, the same line data is easily read as interpolation line data by re-designating the address in the multiport memory 5d every 9 scanning line periods. The interpolated line data that can be output is inserted into the normal line data mutual intervals, and as shown in FIG. 5, each line data of 540 scanning lines forms one screen.
【0045】なお、このRAMで構成されたマルチポー
トメモリ5dに対するアドレスを指定した画像データの
書込速度は図2に示したアドレスを指定しない各メモリ
5a,5bに対する書込速度に比較して遅くなるので、
予めデジタル画像データを直列/並列変換回路1fでも
って並列データに変換し、速度を遅くしておく。It should be noted that the writing speed of the address-specified image data for the multi-port memory 5d constituted by this RAM is slower than the writing speed for each of the memories 5a, 5b not specifying the address shown in FIG. So
The digital image data is converted into parallel data in advance by the serial / parallel conversion circuit 1f to reduce the speed.
【0046】このように構成された画像表示装置におい
ては、図2に示す実施例と同様に、入力TV信号aの有
効走査線数を480本から540本に擬似的に変換する
ことができる。したがって、図2に示す実施例とほぼ同
様の効果を得ることができる。In the image display device thus constructed, the number of effective scanning lines of the input TV signal a can be pseudo-converted from 480 to 540 as in the embodiment shown in FIG. Therefore, it is possible to obtain substantially the same effect as that of the embodiment shown in FIG.
【0047】さらに、この実施例においては、アドレス
を指定して画像データをマルチポートメモリ5dに書込
んでいるので、図2に示す補間メモリ5c,補間メモリ
制御部6g,及び出力切換部6hを除去できるので装置
全体の構成を簡素化できる。図7は本発明のさらに別の
実施例に係わる画像表示装置の概略構成を示すブロック
図である。図6に示す実施例と同一部分には同一符号が
付してある。したがって、重複する部分の詳細説明は省
略されている。Further, in this embodiment, since the image data is written in the multiport memory 5d by designating the address, the interpolation memory 5c, the interpolation memory control section 6g, and the output switching section 6h shown in FIG. Since it can be removed, the configuration of the entire device can be simplified. FIG. 7 is a block diagram showing a schematic configuration of an image display device according to still another embodiment of the present invention. The same parts as those in the embodiment shown in FIG. 6 are designated by the same reference numerals. Therefore, detailed description of the overlapping portions is omitted.
【0048】この実施例においては、パーソナルコンピ
ュータ8で作成された図形を表示装置7に重ね表示でき
る機能が組込まれている。パーソナルコンピュータ8で
作成され図形を示す画像データはインタフェース回路8
aでもって、720×540のフォーマットの画像デー
タに変換される。インタフェース回路8aから出力され
た1画面分の画像データは信号処理部4a内の画像メモ
リ8b内に一旦書込まれる。In this embodiment, a function of superimposing a graphic created by the personal computer 8 on the display device 7 is incorporated. The image data showing a figure created by the personal computer 8 is the interface circuit 8
With a, it is converted into image data in the format of 720 × 540. The image data for one screen output from the interface circuit 8a is once written in the image memory 8b in the signal processing unit 4a.
【0049】パーソナルコンピュータ8からインタフェ
ース回路8aへのデータ伝送方式は、実施例においてて
はSCSI方式が採用されているが、特にSCSI方式
に限定されるものではない。As the data transmission system from the personal computer 8 to the interface circuit 8a, the SCSI system is adopted in the embodiment, but it is not particularly limited to the SCSI system.
【0050】図形メモリ8bに書込まれた画像データ
は、マルチポートメモリ5dに対する読出タイミングに
同期して、この図形メモリ8bから読出されて、出力切
換回路8cの切換端子へ送出される。出力切換回路8c
にはマルポートメモリ5dから読出した画像データとレ
ジスタ8dに設定された輝度レベルデータが入力されて
いる。The image data written in the graphic memory 8b is read from the graphic memory 8b in synchronization with the read timing for the multiport memory 5d and sent to the switching terminal of the output switching circuit 8c. Output switching circuit 8c
The image data read from the malport memory 5d and the brightness level data set in the register 8d are input to the.
【0051】出力切換回路8cは図形メモリ8bから切
換端子へ順番に入力される720×540個の2値化さ
れた各画素データを読み、[0]の場合は、マルポート
メモリ5dからの画像データを出力し、[1]の場合
は、レジスタ8dに設定され輝度レベルデータの信号値
を出力する。The output switching circuit 8c reads 720.times.540 binarized pixel data which are sequentially input from the graphic memory 8b to the switching terminals, and in the case of [0], the image from the malport memory 5d. Data is output, and in the case of [1], the signal value of the brightness level data set in the register 8d is output.
【0052】したがって、1表示画面上において、パー
ソナルコンピュータ8にて作成された図形部分がレジス
タ8に設定された輝度で表示され、図形部分以外の領域
はマルチポートメモリ5dから出力された画像データが
表示される。すなわち、表示部7の表示画面上におい
て、TV信号の画像にパーソナルコンピュータ8で作成
された図形が重ね表示される。Therefore, on one display screen, the graphic portion created by the personal computer 8 is displayed with the brightness set in the register 8, and the area other than the graphic portion is the image data output from the multiport memory 5d. Is displayed. In other words, on the display screen of the display unit 7, the graphic created by the personal computer 8 is displayed overlaid on the image of the TV signal.
【0053】ここで、パーソナルコンピュータ8で作成
された図形の各画素は表示画面上において、縦横の比率
が1:1になるように設定された画面に表示されるの
で、パーソナルコンピュータ8で作成された図形が変形
する事なく正しく表示される。このように、NTSC方
式による最大水平解像度720を維持した状態で、コン
ピュータで作成された図形を正確に表示できる。Here, since each pixel of the figure created by the personal computer 8 is displayed on the screen set so that the aspect ratio is 1: 1 on the display screen, it is created by the personal computer 8. The figure is displayed correctly without any deformation. In this way, a computer-generated figure can be displayed accurately while maintaining the maximum horizontal resolution 720 of the NTSC system.
【0054】[0054]
【発明の効果】以上説明したように、本発明の画像表示
装置によれば、画像記憶部から書込み周波数より高い周
波数で各1走査線分毎の各ラインデータを順次読出すと
共に、補間ラインデータを一定周期毎にラインデータ相
互間に挿入することによって、入力信号の走査線数を擬
似的に増加している。したがって、高い水平解像度を維
持した状態で、表示される各画素の縦横比を1:1に設
定でき、例えばコンピュータ等の外部から供給された画
像データも正確に表示できる。As described above, according to the image display apparatus of the present invention, each line data for each scanning line is sequentially read from the image storage unit at a frequency higher than the writing frequency, and the interpolation line data is also read. Is inserted between the line data at regular intervals to increase the number of scanning lines of the input signal in a pseudo manner. Therefore, the aspect ratio of each pixel to be displayed can be set to 1: 1 while maintaining a high horizontal resolution, and image data supplied from the outside such as a computer can be accurately displayed.
【図1】 本発明の一実施例に係わる画像表示装置の基
本構造を示す模式図、FIG. 1 is a schematic diagram showing a basic structure of an image display device according to an embodiment of the present invention,
【図2】 同実施例装置の詳細ブロック図、FIG. 2 is a detailed block diagram of the apparatus of the embodiment,
【図3】 同実施例装置における表示フレームを示す
図、FIG. 3 is a diagram showing a display frame in the apparatus of the embodiment,
【図4】 同実施例装置におけるインターレス方式の補
間ラインデータの挿入手順を示す図、FIG. 4 is a diagram showing a procedure of inserting interpolated interpolation line data in the apparatus of the embodiment;
【図5】 同実施例装置におけるノーインターレス方式
の補間ラインデータの挿入手順を示す図、FIG. 5 is a diagram showing a procedure of inserting interpolation line data of a no-interlace method in the apparatus of the embodiment.
【図6】 本発明の他の実施例に係わる画像表示装置を
示すブロック図、FIG. 6 is a block diagram showing an image display device according to another embodiment of the present invention,
【図7】 本発明のさらに別の実施例に係わる画像表示
装置を示すブロック図、FIG. 7 is a block diagram showing an image display device according to still another embodiment of the present invention,
【図8】 従来の画像表示装置の問題点を説明するため
表示フレーム図。FIG. 8 is a display frame diagram for explaining problems of the conventional image display device.
1…画像信号処理部、1a…Y/C分離回路、1b…同
期分離回路、1e…デコーダ、1d…A/D変換器、2
…書込制御部、4a,4b.4c…信号処理部、5…画
像記憶部、5a…奇数メモリ,5b…偶数メモリ、5c
…補間メモリ、5d…マルチポートメモリ、6…読出表
示部、6a…表示クロック発生部、6b…同期信号発生
部、6c…読出制御部、6d…D/A変換器、6i…空
間フィルタ、7…表示部、8…パーソナルコンピュー
タ、8b…図形メモリ。1 ... Image signal processing unit, 1a ... Y / C separation circuit, 1b ... Synchronous separation circuit, 1e ... Decoder, 1d ... A / D converter, 2
... Writing controller, 4a, 4b. 4c ... Signal processing unit, 5 ... Image storage unit, 5a ... Odd memory, 5b ... Even memory, 5c
... interpolation memory, 5d ... multi-port memory, 6 ... read display section, 6a ... display clock generation section, 6b ... synchronization signal generation section, 6c ... read control section, 6d ... D / A converter, 6i ... spatial filter, 7 ... Display unit, 8 ... Personal computer, 8b ... Graphic memory.
Claims (1)
像記憶部に記憶した後に、この画像記憶部から読出して
表示部に表示する画像表示装置において、 前記入力される画像信号を基準クロック信号でサンプリ
ングしてデジタル画像データに変換する画像信号処理手
段と、このデジタル画像データを前記基準クロック信号
に同期して前記画像記憶部へ書込む書込制御手段と、前
記基準クロック信号より早い表示クロック信号に同期し
て、前記画像記憶部から1走査線分毎の画素データから
なるラインデータを読出す画素データ読出手段と、一定
数のラインデータ読出毎に同一ラインデータを補間ライ
ンデータとして読出す補間データ読出手段と、前記画素
データ読出手段で順次読出される各ラインデータ相互間
に前記補間ラインデータを一定周期で挿入して前記表示
部に表示する表示制御手段とを備えた画像表示装置。1. An image display device for storing an image signal input from the outside in an image storage unit, and then reading the image signal from the image storage unit and displaying the image signal on a display unit, wherein the input image signal is a reference clock signal. An image signal processing means for sampling the digital image data into digital image data, a writing control means for writing the digital image data to the image storage section in synchronization with the reference clock signal, and a display clock faster than the reference clock signal. In synchronization with the signal, a pixel data reading means for reading line data consisting of pixel data for each scanning line from the image storage section, and the same line data for every fixed number of line data reading as interpolated line data. The interpolation line data is fixed between the interpolation data reading unit and each line data sequentially read by the pixel data reading unit. The image display apparatus and a display control means for displaying on the display unit insert with the period.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4300925A JPH06149194A (en) | 1992-11-11 | 1992-11-11 | Image display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4300925A JPH06149194A (en) | 1992-11-11 | 1992-11-11 | Image display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06149194A true JPH06149194A (en) | 1994-05-27 |
Family
ID=17890781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4300925A Withdrawn JPH06149194A (en) | 1992-11-11 | 1992-11-11 | Image display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06149194A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6404459B1 (en) | 1994-09-02 | 2002-06-11 | Hitachi, Ltd. | Display with scan converter for converting scanning frequency of input video signal |
-
1992
- 1992-11-11 JP JP4300925A patent/JPH06149194A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6404459B1 (en) | 1994-09-02 | 2002-06-11 | Hitachi, Ltd. | Display with scan converter for converting scanning frequency of input video signal |
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