JPH06103764A - Integrated circuit - Google Patents
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- JPH06103764A JPH06103764A JP4248330A JP24833092A JPH06103764A JP H06103764 A JPH06103764 A JP H06103764A JP 4248330 A JP4248330 A JP 4248330A JP 24833092 A JP24833092 A JP 24833092A JP H06103764 A JPH06103764 A JP H06103764A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、外部電源から供給され
るＨレベル電源電圧（高電位電源電圧）とＬレベル電源
電圧（低電位電源電圧）との差電圧よりも差電圧を小さ
くするＨレベル電源電圧及びＬレベル電源電圧を使用す
る回路（以下、低電源電圧使用回路という）を内蔵して
なる集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is an H which makes a difference voltage smaller than a difference voltage between an H level power supply voltage (high potential power supply voltage) and an L level power supply voltage (low potential power supply voltage) supplied from an external power supply. The present invention relates to an integrated circuit including a circuit that uses a level power supply voltage and an L level power supply voltage (hereinafter referred to as a low power supply voltage using circuit).
【０００２】近年、集積回路、例えば、ＤＲＡＭ（dyna
mic random access memory）では、素子の微細化、高集
積化が進み、これに伴い、素子の信頼性の確保が重大な
課題とされており、その対策の一つとして、内部回路の
主要な部分を外部電源から供給される電源電圧よりも低
電圧で動作させるようにすることが行われている。In recent years, integrated circuits such as DRAMs (dyna
In mic random access memory), the miniaturization and high integration of elements are advancing, and along with this, ensuring the reliability of the element is a critical issue. Is operated at a voltage lower than the power supply voltage supplied from the external power supply.
【０００３】[0003]
【従来の技術】従来、この種のＤＲＡＭとして、例え
ば、図１３にその要部を示すようなものが知られてい
る。１はＤＲＡＭ本体、２は外部電源からＨレベル電源
電圧ＶＣＣ、例えば、３.３［Ｖ］が入力されるＨレベ
ル電源電圧入力端子、３は外部電源からＬレベル電源電
圧ＶＳＳ、例えば、０［Ｖ］が入力されるＬレベル電源
電圧入力端子である。2. Description of the Related Art Conventionally, as this type of DRAM, for example, a DRAM whose main part is shown in FIG. 13 is known. 1 is a DRAM main body, 2 is an H level power supply voltage input terminal to which an H level power supply voltage VCC, for example, 3.3 [V] is input from an external power supply, 3 is an L level power supply voltage VSS, for example, 0 [ V] is an L level power supply voltage input terminal.
【０００４】また、４はＨレベル電源電圧ＶＣＣを降圧
してなる降圧電圧ＶＩＨ、例えば、２［Ｖ］を出力する
降圧回路、５は降圧回路４から出力される降圧電圧ＶＩ
ＨをＨレベル電源電圧とする低電源電圧使用回路、６は
バック・バイアス電圧ＶＢＢ、例えば、−１［Ｖ］を発
生するバック・バイアス電圧発生回路である。Further, 4 is a step-down voltage VIH obtained by stepping down the H-level power supply voltage VCC, for example, a step-down circuit for outputting 2 [V], and 5 is a step-down voltage VI output from the step-down circuit 4.
A low power supply voltage using circuit that uses H as the H level power supply voltage, and 6 is a back bias voltage generation circuit that generates a back bias voltage VBB, for example, -1 [V].
【０００５】図１４は降圧回路４の特性及びバック・バ
イアス電圧発生回路６の特性を示す図であり、このＤＲ
ＡＭは、内部回路の主要な部分を低電源電圧使用回路５
として構成し、この低電源電圧使用回路５にＨレベル電
源電圧として降圧電圧ＶＩＨを供給することにより、低
電源電圧使用回路５を構成する素子の信頼性の向上を図
ろうとするものである。FIG. 14 is a diagram showing the characteristics of the step-down circuit 4 and the characteristics of the back bias voltage generating circuit 6.
AM is a circuit 5 which uses a low power supply voltage as a main part of the internal circuit.
The low power supply voltage using circuit 5 is supplied with the step-down voltage VIH as the H-level power supply voltage to improve the reliability of the elements forming the low power supply voltage using circuit 5.
【０００６】[0006]
【発明が解決しようとする課題】ここに、バック・バイ
アス電圧ＶＢＢは、ＶＳＳレベルよりも低いレベルであ
ることを条件に、セル・トランジスタのバック・バイア
スとなり、リフレッシュ特性の改善を図ることができ
る。The back bias voltage VBB becomes the back bias of the cell transistor on condition that the back bias voltage VBB is lower than the VSS level, and the refresh characteristic can be improved. .
【０００７】しかし、図１３に示す従来のＤＲＡＭで
は、バック・バイアス電圧発生回路６を設け、負電圧で
あるバック・バイアス電圧ＶＢＢを発生させるようにし
ているので、かなりの電力を消費してしまうという問題
点があった。However, in the conventional DRAM shown in FIG. 13, since the back bias voltage generating circuit 6 is provided to generate the back bias voltage VBB which is a negative voltage, considerable power is consumed. There was a problem.
【０００８】本発明は、かかる点に鑑み、低電源電圧使
用回路の素子の信頼性の確保と、低電源電圧使用回路の
安定動作とを確保すると共に、これを、例えば、バック
・バイアス電圧を必要とする集積回路に適用する場合に
は、内部にバック・バイアス電圧発生回路を設ける必要
がなく、チップ面積の縮小化と、消費電力の低減化とを
図ることができるようにした集積回路を提供することを
目的とする。In view of the above points, the present invention ensures the reliability of the elements of the circuit using the low power supply voltage and the stable operation of the circuit using the low power supply voltage, and, for example, the back bias voltage When applied to a required integrated circuit, it is not necessary to provide a back bias voltage generation circuit inside, and an integrated circuit that can reduce the chip area and power consumption can be achieved. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】図１は本発明の原理説明
図であり、７は集積回路本体、８は外部電源からＨレベ
ル電源電圧ＶＣＣが入力されるＨレベル電源電圧入力端
子、９は外部電源からＬレベル電源電圧ＶＳＳが入力さ
れるＬレベル電源電圧入力端子である。FIG. 1 is a diagram for explaining the principle of the present invention. 7 is an integrated circuit main body, 8 is an H level power supply voltage input terminal to which an H level power supply voltage VCC is inputted from an external power supply, and 9 is. The L-level power supply voltage input terminal receives the L-level power supply voltage VSS from an external power supply.
【００１０】また、１０はＬレベル電源電圧ＶＳＳより
も高電圧、かつ、Ｈレベル電源電圧ＶＣＣと一定電圧差
を有するＬレベル電源電圧ＶＩＬを生成するＬレベル電
源電圧生成回路である。Reference numeral 10 denotes an L level power supply voltage generation circuit for generating an L level power supply voltage VIL which is higher than the L level power supply voltage VSS and has a constant voltage difference from the H level power supply voltage VCC.
【００１１】また、１１はＨレベル電源電圧ＶＣＣとＬ
レベル電源電圧ＶＳＳとの差電圧よりも差電圧を小さく
するＨレベル電源電圧ＶＣＣ及びＬレベル電源電圧ＶＩ
Ｌを電源電圧として使用する低電源電圧使用回路であ
る。Further, 11 is an H level power supply voltage VCC and L
H-level power supply voltage VCC and L-level power supply voltage VI for making the difference voltage smaller than the difference voltage with the level power supply voltage VSS
It is a low power supply voltage using circuit that uses L as a power supply voltage.
【００１２】即ち、本発明による集積回路は、Ｌレベル
電源電圧ＶＳＳよりも高電圧、かつ、Ｈレベル電源電圧
ＶＣＣと一定電圧差を有するＬレベル電源電圧ＶＩＬを
生成するＬレベル電源電圧生成回路１０を設け、低電源
電圧使用回路１１に対して、Ｈレベル電源電圧ＶＣＣ及
びＬレベル電源電圧ＶＩＬを電源電圧として供給すると
いうものである。That is, the integrated circuit according to the present invention has an L level power supply voltage generation circuit 10 for generating an L level power supply voltage VIL which is higher than the L level power supply voltage VSS and has a constant voltage difference from the H level power supply voltage VCC. Is provided, and the H-level power supply voltage VCC and the L-level power supply voltage VIL are supplied as power supply voltages to the low power supply voltage using circuit 11.
【００１３】[0013]
【作用】本発明では、低電源電圧使用回路１１に対し、
Ｈレベル電源電圧ＶＣＣとＬレベル電源電圧ＶＳＳとの
差電圧ＶＣＣ−ＶＳＳよりも差電圧を小さくするＨレベ
ル電源電圧ＶＣＣ及びＬレベル電源電圧ＶＩＬを電源電
圧として供給するとしている。したがって、低電源電圧
使用回路１１を構成する素子の信頼性を確保することが
できる。In the present invention, with respect to the low power supply voltage using circuit 11,
The H-level power supply voltage VCC and the L-level power supply voltage VIL that make the difference voltage smaller than the difference voltage VCC-VSS between the H-level power supply voltage VCC and the L-level power supply voltage VSS are supplied as power supply voltages. Therefore, the reliability of the elements that constitute the low power supply voltage using circuit 11 can be ensured.
【００１４】また、本発明では、Ｌレベル電源電圧ＶＩ
Ｌは、Ｈレベル電源電圧ＶＣＣと一定電圧差を有する値
とされているので、Ｈレベル電源電圧ＶＣＣの変動に対
しても、ＶＣＣ−ＶＩＬ＝一定電圧値とすることができ
る。したがって、低電源電圧使用回路１１の安定動作を
確保することができる。Further, in the present invention, the L level power supply voltage VI
Since L has a value having a constant voltage difference from the H level power supply voltage VCC, it is possible to set VCC-VIL = constant voltage value even when the H level power supply voltage VCC varies. Therefore, stable operation of the low power supply voltage using circuit 11 can be ensured.
【００１５】また、本発明によれば、バック・バイアス
電圧ＶＢＢを必要とする場合、外部電源から供給される
Ｌレベル電源電圧ＶＳＳを、そのまま、バック・バイア
ス電圧ＶＢＢとして使用することができる。したがっ
て、チップ内部にバック・バイアス電圧発生回路を設け
る必要がなく、その分、チップ面積の縮小化と、消費電
力の低減化とを図ることができる。According to the present invention, when the back bias voltage VBB is required, the L level power supply voltage VSS supplied from the external power supply can be used as it is as the back bias voltage VBB. Therefore, it is not necessary to provide a back bias voltage generating circuit inside the chip, and the chip area and power consumption can be reduced accordingly.
【００１６】[0016]
【実施例】以下、図２〜図１２を参照して、本発明の第
１実施例〜第４実施例について、本発明をＤＲＡＭに適
用した場合を例にして説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first to fourth embodiments of the present invention will be described below with reference to FIGS. 2 to 12 by taking the case where the present invention is applied to a DRAM as an example.
【００１７】第１実施例・・図２〜図４ 図２は本発明の第１実施例の要部を示すブロック図であ
り、１２はＤＲＡＭ本体、１３は外部電源からＨレベル
電源電圧ＶＣＣ、例えば、３.３［Ｖ］が入力されるＨ
レベル電源電圧入力端子、１４はＨレベル電源電圧ＶＣ
Ｃを必要な回路に供給するためのＶＣＣ電源線である。First Embodiment ... FIGS. 2 to 4 FIG. 2 is a block diagram showing a main part of a first embodiment of the present invention. 12 is a DRAM main body, 13 is an external power supply and an H level power supply voltage VCC, For example, H to which 3.3 [V] is input
Level power supply voltage input terminal, 14 is H level power supply voltage VC
A VCC power supply line for supplying C to a necessary circuit.
【００１８】また、１５は外部電源からＬレベル電源電
圧ＶＳＳ、例えば、０［Ｖ］が入力されるＬレベル電源
電圧入力端子、１６はＬレベル電源電圧ＶＳＳを必要な
回路に供給するためのＶＳＳ電源線である。Further, 15 is an L level power supply voltage input terminal to which an L level power supply voltage VSS, for example, 0 [V] is inputted from an external power supply, and 16 is a VSS for supplying the L level power supply voltage VSS to necessary circuits. It is a power line.
【００１９】また、１７はＬレベル電源電圧ＶＳＳより
も高電圧、かつ、Ｈレベル電源電圧ＶＣＣと一定電圧差
を有するＬレベル電源電圧ＶＩＬ、例えば、１.７
［Ｖ］を出力するＶＩＬ生成回路、１８はＬレベル電源
電圧ＶＩＬを必要な回路に供給するためのＶＩＬ電源線
である。Further, 17 is an L level power supply voltage VIL having a voltage higher than the L level power supply voltage VSS and having a constant voltage difference from the H level power supply voltage VCC, for example, 1.7.
A VIL generating circuit that outputs [V], and 18 is a VIL power supply line for supplying the L level power supply voltage VIL to a necessary circuit.
【００２０】また、１９は出力回路以外の周辺回路、２
０はセルが配列されてなるセルアレイ、２１はデータを
出力する出力回路であり、この第１実施例では、出力回
路以外の周辺回路１９及びセルアレイ２０が低電源電圧
使用回路とされている。Further, 19 is a peripheral circuit other than the output circuit, 2
Reference numeral 0 is a cell array in which cells are arranged, 21 is an output circuit for outputting data, and in the first embodiment, the peripheral circuit 19 and the cell array 20 other than the output circuit are low power supply voltage using circuits.
【００２１】ここに、ＶＩＬ生成回路１７は、例えば、
図３に示すように構成されている。図中、２２、２３は
ダイオード、２４は抵抗であり、このＶＩＬ生成回路１
７は、ノード２５にＬレベル電源電圧ＶＩＬ＝ＶＣＣ−
２ＶFを得るというものである。但し、ＶFはダイオード
の順方向電圧である。なお、図４は、このＶＩＬ生成回
路１７の特性を示している。Here, the VIL generating circuit 17 is, for example,
It is configured as shown in FIG. In the figure, 22 and 23 are diodes, and 24 is a resistor.
7 is an L level power supply voltage VIL = VCC-
To get 2V F. However, V F is the forward voltage of the diode. Note that FIG. 4 shows the characteristics of the VIL generating circuit 17.
【００２２】ここに、この第１実施例によれば、出力回
路以外の周辺回路１９及びセルアレイ２０に対し、Ｈレ
ベル電源電圧及びＬレベル電源電圧として、Ｈレベル電
源電圧ＶＣＣとＬレベル電源電圧ＶＳＳとの差電圧ＶＣ
Ｃ−ＶＳＳよりも差電圧を小さくするＨレベル電源電圧
ＶＣＣ及びＬレベル電源電圧ＶＩＬ＝ＶＣＣ−２ＶFを
供給することができる。したがって、出力回路以外の周
辺回路１９及びセルアレイ２０を構成する素子の信頼性
を確保することができる。According to the first embodiment, the H level power supply voltage VCC and the L level power supply voltage VSS are supplied to the peripheral circuits 19 and the cell array 20 other than the output circuit as the H level power supply voltage and the L level power supply voltage. Difference voltage VC
It is possible to supply the H-level power supply voltage VCC and the L-level power supply voltage VIL = VCC-2V F, which make the difference voltage smaller than C-VSS. Therefore, it is possible to ensure the reliability of the elements constituting the peripheral circuit 19 and the cell array 20 other than the output circuit.
【００２３】また、この第１実施例によれば、ＶＩＬ＝
ＶＣＣ−２ＶFとされているので、Ｈレベル電源電圧Ｖ
ＣＣの変動に対しても、ＶＣＣ−ＶＩＬ＝２ＶF＝一定
値とすることができ、出力回路以外の周辺回路１９及び
セルアレイ２０の安定動作を確保することができる。Further, according to the first embodiment, VIL =
Since it is set to VCC-2V F , the H level power supply voltage V
Against CC variation of, VCC-VIL = 2V F = it can be a constant value, stable operation of the peripheral circuits 19 and the memory cell array 20 other than the output circuit can be ensured.
【００２４】また、この第１実施例によれば、外部電源
から供給されるＬレベル電源電圧ＶＳＳを、そのまま、
セル・トランジスタのバック・バイアス電圧ＶＢＢとし
て使用することができ、チップ内部に別個独立にバック
・バイアス電圧発生回路を設ける必要がないので、チッ
プ面積の縮小化と、消費電力の低減化とを図ることがで
きる。Further, according to the first embodiment, the L level power supply voltage VSS supplied from the external power supply is directly used.
It can be used as the back bias voltage VBB of the cell transistor, and it is not necessary to separately provide a back bias voltage generation circuit inside the chip, so that the chip area can be reduced and the power consumption can be reduced. be able to.
【００２５】第２実施例・・図５、図６ 本発明の第２実施例は、図３に示すＶＩＬ生成回路１７
と回路構成の異なる図５に示すようなＶＩＬ生成回路を
設け、その他については、第１実施例と同様に構成する
というものである。Second Embodiment ... FIG. 5 and FIG. 6 In the second embodiment of the present invention, the VIL generating circuit 17 shown in FIG.
A VIL generation circuit as shown in FIG. 5 having a different circuit configuration is provided, and the other configurations are similar to those of the first embodiment.
【００２６】図５において、２６は基準電圧Ｖrefを生
成する基準電圧生成回路、２７は出力回路以外の周辺回
路１９及びセルアレイ２０に流れる電流が変動したとし
て、Ｌレベル電源電圧ＶＩＬを一定値に保つためのレギ
ュレータであり、このＶＩＬ生成回路は、ノード２８に
Ｌレベル電源電圧ＶＩＬ＝ＶＣＣ−２ＶFを得るという
ものである。In FIG. 5, reference numeral 26 is a reference voltage generating circuit for generating the reference voltage Vref, and 27 is a constant value of the L-level power supply voltage VIL, assuming that the current flowing through the peripheral circuit 19 and the cell array 20 other than the output circuit has changed. This VIL generation circuit obtains an L level power supply voltage VIL = VCC-2V F at the node 28.
【００２７】ここに、基準電圧生成回路２６において、
２９、３０はダイオード、３１は抵抗であり、この基準
電圧生成回路２６においては、ノード３２に基準電圧Ｖ
refとして、ＶＣＣ−２ＶFを得るようにされている。Here, in the reference voltage generation circuit 26,
Reference numerals 29 and 30 are diodes, and 31 is a resistor. In the reference voltage generation circuit 26, the reference voltage V is applied to the node 32.
As ref, it is to obtain the VCC-2V F.
【００２８】また、レギュレータ２７において、３３、
３４はカレントミラー回路を構成するｐＭＯＳトランジ
スタ、３５、３６、３７はｎＭＯＳトランジスタ、３８
は抵抗である。In the regulator 27, 33,
34 is a pMOS transistor forming a current mirror circuit, 35, 36 and 37 are nMOS transistors, 38
Is resistance.
【００２９】ここに、レギュレータ２７においては、ノ
ード２８に流れ込む電流が増加し、ノード２８のレベル
が上昇すると、ｎＭＯＳトランジスタ３６のＯＮ抵抗が
下がり、ｐＭＯＳトランジスタ３４に流れる電流Ｉ34が
増加する。In the regulator 27, when the current flowing into the node 28 increases and the level of the node 28 rises, the ON resistance of the nMOS transistor 36 decreases and the current I 34 flowing in the pMOS transistor 34 increases.
【００３０】この結果、ｐＭＯＳトランジスタ３３に流
れる電流Ｉ33が増加し、ノード３９レベルが上昇し、ｎ
ＭＯＳトランジスタ３７のＯＮ抵抗が下がり、ノード２
８のレベル、即ち、Ｌレベル電源電圧ＶＩＬは引き下げ
られる。As a result, the current I 33 flowing through the pMOS transistor 33 increases, the node 39 level rises, and n
The ON resistance of the MOS transistor 37 is lowered, and the node 2
8 level, that is, the L level power supply voltage VIL is lowered.
【００３１】これに対し、ノード２８に流れ込む電流が
減少し、ノード２８のレベルが下降すると、ｎＭＯＳト
ランジスタ３６のＯＮ抵抗が上がり、ｐＭＯＳトランジ
スタ３４に流れる電流Ｉ34が減少する。On the other hand, when the current flowing into the node 28 decreases and the level of the node 28 decreases, the ON resistance of the nMOS transistor 36 increases and the current I 34 flowing in the pMOS transistor 34 decreases.
【００３２】この結果、ｐＭＯＳトランジスタ３３に流
れる電流Ｉ33が減少し、ノード３９のレベルが下降し、
ｎＭＯＳトランジスタ３７のＯＮ抵抗が上がり、ノード
２８のレベル、即ち、Ｌレベル電源電圧ＶＩＬは引き上
げられる。As a result, the current I 33 flowing through the pMOS transistor 33 decreases and the level of the node 39 decreases.
The ON resistance of the nMOS transistor 37 rises, and the level of the node 28, that is, the L level power supply voltage VIL is pulled up.
【００３３】したがって、このＶＩＬ生成回路によれ
ば、出力回路以外の周辺回路１９及びセルアレイ２０に
流れる電流の変動に対しても、一定レベルのＬレベル電
源電圧ＶＩＬを供給することができる。なお、図６は、
図５に示すＶＩＬ生成回路の特性を示している。Therefore, according to the VIL generating circuit, the L level power supply voltage VIL of a constant level can be supplied even when the current flowing through the peripheral circuit 19 and the cell array 20 other than the output circuit changes. In addition, in FIG.
6 shows the characteristics of the VIL generation circuit shown in FIG.
【００３４】ここに、この第２実施例によれば、出力回
路以外の周辺回路１９及びセルアレイ２０に対し、Ｈレ
ベル電源電圧及びＬレベル電源電圧として、Ｈレベル電
源電圧ＶＣＣとＬレベル電源電圧ＶＳＳとの差電圧ＶＣ
Ｃ−ＶＳＳよりも差電圧を小さくするＨレベル電源電圧
ＶＣＣ及びＬレベル電源電圧ＶＩＬ＝ＶＣＣ−２ＶFを
供給することができる。したがって、出力回路以外の周
辺回路１９及びセルアレイ２０を構成する素子の信頼性
を確保することができる。According to the second embodiment, the H level power supply voltage VCC and the L level power supply voltage VSS are supplied to the peripheral circuits 19 and the cell array 20 other than the output circuit as the H level power supply voltage and the L level power supply voltage. Difference voltage VC
It is possible to supply the H-level power supply voltage VCC and the L-level power supply voltage VIL = VCC-2V F, which make the difference voltage smaller than C-VSS. Therefore, it is possible to ensure the reliability of the elements constituting the peripheral circuit 19 and the cell array 20 other than the output circuit.
【００３５】また、この第２実施例によれば、ＶＩＬ＝
ＶＣＣ−２ＶFとされているので、Ｈレベル電源電圧Ｖ
ＣＣの変動に対しても、ＶＣＣ−ＶＩＬ＝２ＶF＝一定
値とすることができる。Further, according to the second embodiment, VIL =
Since it is set to VCC-2V F , the H level power supply voltage V
It is possible to set VCC-VIL = 2V F = constant value even when CC varies.
【００３６】また、この第２実施例では、基準電圧生成
回路２６の出力をレギュレータ２７を介して出力するよ
うに構成されているので、出力回路以外の周辺回路１９
及びセルアレイ２０に流れる電流の変動に対しても、一
定レベルのＬレベル電源電圧ＶＩＬを供給することがで
きる。Further, in the second embodiment, since the output of the reference voltage generating circuit 26 is output via the regulator 27, the peripheral circuits 19 other than the output circuit are also provided.
Also, the L-level power supply voltage VIL at a constant level can be supplied even when the current flowing through the cell array 20 fluctuates.
【００３７】したがって、この第２実施例によれば、出
力回路以外の周辺回路１９及びセルアレイ２０につい
て、第１実施例の場合よりも安定な動作を確保すること
ができる。Therefore, according to the second embodiment, it is possible to ensure more stable operation of the peripheral circuit 19 and the cell array 20 other than the output circuit as compared with the case of the first embodiment.
【００３８】また、この第２実施例においては、外部電
源から供給されるＬレベル電源電圧ＶＳＳを、そのま
ま、セル・トランジスタのバック・バイアス電圧ＶＢＢ
として使用することができ、別個独立にバック・バイア
ス電圧発生回路を設ける必要がないので、チップ面積の
縮小化と、消費電力の低減化とを図ることができる。In the second embodiment, the L level power supply voltage VSS supplied from the external power supply is used as it is for the back bias voltage VBB of the cell transistor.
Since it is not necessary to separately provide a back bias voltage generation circuit, it is possible to reduce the chip area and power consumption.
【００３９】第３実施例・・図７、図８ 本発明の第３実施例は、図３に示すＶＩＬ生成回路１７
と回路構成の異なる図７に示すようなＶＩＬ生成回路を
内蔵し、その他については、第１実施例と同様に構成す
るというものである。Third Embodiment ... FIG. 7, FIG. 8 The third embodiment of the present invention is a VIL generating circuit 17 shown in FIG.
The VIL generating circuit as shown in FIG. 7 having a different circuit configuration is incorporated, and the other configurations are similar to those of the first embodiment.
【００４０】図７において、４０は温度補償がなされて
いる基準電圧生成回路、４１はレギュレータであり、こ
のＶＩＬ生成回路は、ノード４２にＬレベル電源電圧Ｖ
ＩＬ＝ＶＣＣ−α（＝一定値）を得るというものであ
る。In FIG. 7, reference numeral 40 is a temperature-compensated reference voltage generation circuit, 41 is a regulator, and this VIL generation circuit has an L level power supply voltage V at a node 42.
IL = VCC-α (= constant value) is obtained.
【００４１】ここに、基準電圧生成回路４０において、
４３、４４はカレント・ミラー回路を構成するｐＭＯＳ
トランジスタ、４５〜４７はｎＭＯＳトランジスタ、４
８〜〜５１はダイオード、５２〜５４は抵抗であり、こ
の基準電圧生成回路４０は、ノード５５に基準電圧Ｖre
fとして、ＶＣＣ−αを得るというものである。Here, in the reference voltage generation circuit 40,
43 and 44 are pMOSs forming a current mirror circuit
Transistors 45 to 47 are nMOS transistors, 4
8 to 51 are diodes, 52 to 54 are resistors, and the reference voltage generating circuit 40 supplies the reference voltage Vre to the node 55.
As f, VCC-α is obtained.
【００４２】なお、この基準電圧生成回路４０において
は、ダイオード４８、４９の接合面積はダイオード５
０、５１の１０倍とされ、抵抗５３、５４の抵抗値は同
一とされると共に、ノード５６、５７のレベルはｐＭＯ
Ｓトランジスタ４３、４４及びｎＭＯＳトランジスタ４
５、４６からなるカレントミラー・フィードバック回路
によって同一レベルとなるように制御され、温度変化に
よっても、ノード５５に出力される基準電圧Ｖrefは変
動しないようにされている。In the reference voltage generating circuit 40, the junction area of the diodes 48 and 49 is the diode 5
The resistance values of the resistors 53 and 54 are the same, and the levels of the nodes 56 and 57 are pMO.
S transistors 43 and 44 and nMOS transistor 4
The current mirror feedback circuit consisting of 5 and 46 controls the voltage to the same level, and the reference voltage Vref output to the node 55 does not fluctuate even if the temperature changes.
【００４３】また、レギュレータ４１において、５８、
５９はカレントミラー回路を構成するｐＭＯＳトランジ
スタ、６０〜６２はｎＭＯＳトランジスタ、６３は抵抗
である。このレギュレータ４１は、図５に示すレギュレ
ータ２７と同一構成とされており、図５に示すレギュレ
ータ２７と同様に動作する。In the regulator 41, 58,
Reference numeral 59 is a pMOS transistor forming a current mirror circuit, 60 to 62 are nMOS transistors, and 63 is a resistor. The regulator 41 has the same configuration as the regulator 27 shown in FIG. 5, and operates in the same manner as the regulator 27 shown in FIG.
【００４４】ここに、この第３実施例によれば、出力回
路以外の周辺回路１９及びセルアレイ２０に対し、Ｈレ
ベル電源電圧及びＬレベル電源電圧として、Ｈレベル電
源電圧ＶＣＣとＬレベル電源電圧ＶＳＳとの差電圧ＶＣ
Ｃ−ＶＳＳよりも差電圧を小さくするＨレベル電源電圧
ＶＣＣ及びＬレベル電源電圧ＶＩＬ＝ＶＣＣ−αを供給
することができる。したがって、出力回路以外の周辺回
路１９及びセルアレイ２０を構成する素子の信頼性を確
保することができる。According to the third embodiment, the H level power supply voltage VCC and the L level power supply voltage VSS are supplied to the peripheral circuits 19 and the cell array 20 other than the output circuit as the H level power supply voltage and the L level power supply voltage. Difference voltage VC
It is possible to supply the H level power supply voltage VCC and the L level power supply voltage VIL = VCC-α that make the difference voltage smaller than C-VSS. Therefore, it is possible to ensure the reliability of the elements constituting the peripheral circuit 19 and the cell array 20 other than the output circuit.
【００４５】また、この第３実施例では、ＶＩＬ＝ＶＣ
Ｃ−αとされているので、Ｈレベル電源電圧ＶＣＣの変
動に対しても、ＶＣＣ−ＶＩＬ＝α＝一定値とすること
ができる。In the third embodiment, VIL = VC
Since C-α is set, VCC-VIL = α = constant value can be set even when the H-level power supply voltage VCC changes.
【００４６】また、この第３実施例では、温度補償のな
されている基準電圧生成回路４０を設けているので、温
度変化に対しても、変動のないＬレベル電源電圧ＶＩＬ
を供給することができる。Further, in the third embodiment, since the temperature-compensated reference voltage generating circuit 40 is provided, the L-level power supply voltage VIL which does not fluctuate even when the temperature changes.
Can be supplied.
【００４７】更に、この第３実施例では、基準電圧生成
回路４０の出力をレギュレータ４１を介して出力するよ
うにされているので、出力回路以外の周辺回路１９及び
セルアレイ２０に流れる電流の変動に対しても、一定レ
ベルのＬレベル電源電圧ＶＩＬを供給することができ
る。Further, in the third embodiment, the output of the reference voltage generating circuit 40 is output via the regulator 41, so that fluctuations in the current flowing through the peripheral circuit 19 and the cell array 20 other than the output circuit are caused. On the other hand, the L level power supply voltage VIL having a constant level can be supplied.
【００４８】したがって、この第３実施例によれば、出
力回路以外の周辺回路１９及びセルアレイ２０につい
て、第２実施例の場合以上に安定な動作を確保すること
ができる。Therefore, according to the third embodiment, it is possible to secure more stable operation of the peripheral circuit 19 and the cell array 20 other than the output circuit as compared with the second embodiment.
【００４９】また、この第３実施例においては、外部電
源から供給されるＬレベル電源電圧ＶＳＳを、そのま
ま、セル・トランジスタのバック・バイアス電圧ＶＢＢ
として使用することができ、別個独立にバック・バイア
ス電圧発生回路を設ける必要がないので、チップ面積の
縮小化と、消費電力の低減化とを図ることができる。In the third embodiment, the L level power supply voltage VSS supplied from the external power supply is used as it is for the back bias voltage VBB of the cell transistor.
Since it is not necessary to separately provide a back bias voltage generation circuit, it is possible to reduce the chip area and power consumption.
【００５０】第４実施例・・図９〜図１２ 本発明の第４実施例は、図３に示すＶＩＬ生成回路と回
路構成の異なる図９に示すようなＶＩＬ生成回路を内蔵
し、その他については、第１実施例と同様に構成すると
いうものである。Fourth Embodiment FIG. 9 to FIG. 12 In the fourth embodiment of the present invention, the VIL generating circuit shown in FIG. 9 having a different circuit configuration from the VIL generating circuit shown in FIG. The configuration is similar to that of the first embodiment.
【００５１】図９において、６４は電圧ＶＩＬＡ＝ＶＣ
Ｃ−α（＝一定値）を出力するＶＩＬＡ生成回路、６５
は定電圧ＶＩＬＢ＝ＶＳＳ＋β（＝一定値）を出力する
ＶＩＬＢ生成回路であり、このＶＩＬ生成回路は、ノー
ド６６のレベルを、電圧ＶＩＬＡ又は定電圧ＶＩＬＢの
うち、電圧値の小さい方に設定しようとするものであ
る。In FIG. 9, 64 is the voltage VILA = VC
VILA generation circuit for outputting C-α (= constant value), 65
Is a VILB generation circuit that outputs a constant voltage VILB = VSS + β (= constant value). This VIL generation circuit attempts to set the level of the node 66 to the smaller one of the voltage VILA and the constant voltage VILB. To do.
【００５２】即ち、このＶＩＬ生成回路は、バーン・イ
ン試験を考慮したものであり、Ｈレベル電源電圧ＶＣＣ
が所定の電圧値以下の場合、即ち、通常動作時には、ノ
ード６６のレベルを電圧ＶＩＬＡ＝ＶＣＣ−αに設定
し、Ｈレベル電源電圧ＶＣＣが所定の電圧値を越える場
合、即ち、バーン・イン試験時には、ノード６６のレベ
ルを定電圧ＶＩＬＢ＝ＶＳＳ＋βに設定するというもの
である。That is, this VIL generation circuit is designed in consideration of the burn-in test, and the H level power supply voltage VCC
Is a predetermined voltage value or less, that is, in normal operation, the level of the node 66 is set to the voltage VILA = VCC-α, and the H level power supply voltage VCC exceeds the predetermined voltage value, that is, the burn-in test. At times, the level of the node 66 is set to the constant voltage VILB = VSS + β.
【００５３】ＶＩＬＡ生成回路６４において、６７は温
度補償がなされている基準電圧生成回路、６８はレギュ
レータであり、このＶＩＬＡ生成回路６４は、ノード６
９にＬレベル電源電圧ＶＩＬＡ＝ＶＣＣ−αを得るとい
うものである。In the VILA generation circuit 64, 67 is a temperature-compensated reference voltage generation circuit, 68 is a regulator, and the VILA generation circuit 64 is node 6
In FIG. 9, the L level power supply voltage VILA = VCC-α is obtained.
【００５４】ここに、基準電圧生成回路６７において、
７０、７１はｐＭＯＳトランジスタ、７２〜７４はｎＭ
ＯＳトランジスタ、７５〜７８はダイオード、７９〜８
１は抵抗であり、この基準電圧生成回路６７は、ノード
８２に基準電圧ＶrefＡとして、ＶＣＣ−αを得るとい
うものである。Here, in the reference voltage generating circuit 67,
70 and 71 are pMOS transistors, 72 to 74 are nM
OS transistor, 75 to 78 are diodes, 79 to 8
Reference numeral 1 is a resistor, and the reference voltage generation circuit 67 obtains VCC-α as the reference voltage VrefA at the node 82.
【００５５】なお、この基準電圧生成回路６７において
は、ダイオード７５、７６の接合面積はダイオード７
７、７８の１０倍とされ、抵抗８０、８１の抵抗値は同
一とされると共に、ノード８３、８４のレベルは、ｐＭ
ＯＳトランジスタ７０、７１及びｎＭＯＳトランジスタ
７２、７３からなるカレントミラー・フィードバック回
路によって同一レベルとなるように制御され、温度変化
により、ノード８２に出力される基準電圧ＶrefＡは変
動しないようにされている。In the reference voltage generation circuit 67, the junction area of the diodes 75 and 76 is the diode 7
7 and 10 times, the resistance values of the resistors 80 and 81 are the same, and the levels of the nodes 83 and 84 are pM.
The current mirror feedback circuit including the OS transistors 70 and 71 and the nMOS transistors 72 and 73 controls the voltage to the same level so that the reference voltage VrefA output to the node 82 does not fluctuate due to temperature change.
【００５６】また、レギュレータ６８において、８５、
８６はｐＭＯＳトランジスタ、８７〜８９はｎＭＯＳト
ランジスタ、９０は抵抗である。このレギュレータ６８
は、図５、図７に示すレギュレータ２７、４０と同一構
成とされており、図５、図７に示すレギュレータ２７、
４０と同様に動作する。In the regulator 68, 85,
86 is a pMOS transistor, 87 to 89 are nMOS transistors, and 90 is a resistor. This regulator 68
Has the same configuration as the regulators 27 and 40 shown in FIGS. 5 and 7, and the regulator 27 and 40 shown in FIGS.
It operates similarly to 40.
【００５７】即ち、このＶＩＬＡ生成回路６４は、図７
に示すＶＩＬ生成回路と同一に構成されており、その特
性は、図７に示すＶＩＬ生成回路と同様に、図１０に示
すようになる。That is, this VILA generation circuit 64 is shown in FIG.
The VIL generating circuit shown in FIG. 10 has the same configuration, and its characteristics are as shown in FIG. 10 as in the VIL generating circuit shown in FIG.
【００５８】また、ＶＩＬＢ生成回路６５において、９
１は温度補償がなされている基準電圧生成回路、９２は
レギュレータであり、このＶＩＬＢ生成回路は、Ｈレベ
ル電源電圧ＶＣＣが所定の電圧値を越える場合には、ノ
ード９３に、定電圧ＶＩＬＢ＝ＶＳＳ＋βを出力すると
いうものである。In the VILB generation circuit 65, 9
Reference numeral 1 is a temperature-compensated reference voltage generation circuit, and 92 is a regulator. When the H-level power supply voltage VCC exceeds a predetermined voltage value, this VILB generation circuit applies a constant voltage VILB = VSS + β to a node 93. Is output.
【００５９】ここに、基準電圧生成回路９１において、
９４〜９６はｐＭＯＳトランジスタ、９７、９８はｎＭ
ＯＳトランジスタ、９９〜１０２はダイオード、１０３
〜１０５は抵抗であり、この基準電圧生成回路９１は、
ノード１０６に基準電圧ＶrefＢとして、ＶＳＳ＋βを
得るというものである。Here, in the reference voltage generation circuit 91,
94 to 96 are pMOS transistors, 97 and 98 are nM
OS transistor, 99 to 102 are diodes, 103
˜105 are resistors, and the reference voltage generating circuit 91
VSS + β is obtained as the reference voltage VrefB at the node 106.
【００６０】なお、この基準電圧生成回路９１において
は、ダイオード９９、１００の接合面積はダイオード１
０１、１０２の１０倍とされ、抵抗１０４、１０５の抵
抗値は同一とされている。In the reference voltage generating circuit 91, the junction area of the diodes 99 and 100 is the diode 1
01 and 102, and the resistances of the resistors 104 and 105 are the same.
【００６１】また、ノード１０７、１０８のレベルは、
ｐＭＯＳトランジスタ９４、９５及びｎＭＯＳトランジ
スタ９７、９８からなるカレントミラー・フィードバッ
ク回路によって同一レベルとなるように制御されてい
る。The levels of the nodes 107 and 108 are
It is controlled to have the same level by a current mirror feedback circuit composed of pMOS transistors 94 and 95 and nMOS transistors 97 and 98.
【００６２】このようにして、この基準電圧発生回路９
１においては、温度変動に対しても、ノード１０６に得
られる基準電圧ＶrefＢは変動しないように、温度補償
がなされている。In this way, the reference voltage generating circuit 9
In No. 1, temperature compensation is performed so that the reference voltage VrefB obtained at the node 106 does not fluctuate even if the temperature fluctuates.
【００６３】また、レギュレータ９２において、１０
９、１１０はｐＭＯＳトランジスタ、１１１〜１１３は
ｎＭＯＳトランジスタ、１１４は抵抗である。このレギ
ュレータ９２は、レギュレータ６８と同一構成とされて
いる。In the regulator 92, 10
Reference numerals 9 and 110 are pMOS transistors, 111 to 113 are nMOS transistors, and 114 is a resistor. The regulator 92 has the same structure as the regulator 68.
【００６４】この結果、ＶＩＬＢ生成回路６５の特性は
図１１に示すようになり、また、ＶＩＬＡ生成回路６４
の出力端であるノード６９と、ＶＩＬＢ生成回路６５の
出力端であるノード９３は接続されているので、ノード
６６のレベルは、ノード６９又はノード９３に出力され
る電圧ＶＩＬＡ又は定電圧ＶＩＬＢのうち、低い方の電
圧値に設定される。したがって、図９に示すＶＩＬ生成
回路の特性は、図１２に示すようになる。As a result, the characteristic of the VILB generation circuit 65 becomes as shown in FIG.
Of the voltage VILA or the constant voltage VILB output to the node 69 or the node 93, since the node 69 which is the output terminal of the node VI and the node 93 which is the output terminal of the VILB generation circuit 65 are connected. , The lower voltage value is set. Therefore, the characteristics of the VIL generation circuit shown in FIG. 9 are as shown in FIG.
【００６５】ここに、この第４実施例によれば、Ｈレベ
ル電源電圧ＶＣＣが所定の電圧値以下の場合、即ち、通
常動作時、出力回路以外の周辺回路１９及びセルアレイ
２０に対し、Ｈレベル電源電圧及びＬレベル電源電圧と
して、Ｈレベル電源電圧ＶＣＣとＬレベル電源電圧ＶＳ
Ｓとの差電圧ＶＣＣ−ＶＳＳよりも差電圧を小さくする
Ｈレベル電源電圧ＶＣＣ及びＬレベル電源電圧ＶＩＬ＝
ＶＩＬＡ＝ＶＣＣ−αを供給することができる。したが
って、出力回路以外の周辺回路１９及びセルアレイ２０
を構成する素子の信頼性を確保することができる。According to the fourth embodiment, when the H level power supply voltage VCC is equal to or lower than a predetermined voltage value, that is, in the normal operation, the peripheral circuit 19 and the cell array 20 other than the output circuit are at the H level. As the power supply voltage and the L level power supply voltage, the H level power supply voltage VCC and the L level power supply voltage VS
H level power supply voltage VCC and L level power supply voltage VIL = for reducing the difference voltage from the difference voltage VCC-VSS with S =
VILA = VCC-α can be provided. Therefore, the peripheral circuit 19 and the cell array 20 other than the output circuit
It is possible to ensure the reliability of the element that constitutes the.
【００６６】また、この第４実施例では、通常動作時、
ＶＩＬ＝ＶＩＬＡ＝ＶＣＣ−αとされているので、Ｈレ
ベル電源電圧ＶＣＣの変動に対しても、ＶＣＣ−ＶＩＬ
＝ＶＣＣ−ＶＩＬＡ＝α＝一定値とすることができる。In the fourth embodiment, during normal operation,
Since VIL = VILA = VCC-α, even if the H-level power supply voltage VCC changes, VCC-VIL
= VCC-VILA = [alpha] = constant value.
【００６７】また、この第４実施例では、温度補償のな
されている基準電圧生成回路６７を設けているので、通
常動作時、温度変化に対しても、変動のないＬレベル電
源電圧ＶＩＬ＝ＶＩＬＡ＝ＶＣＣ−αを供給することが
できる。Further, in the fourth embodiment, since the temperature-compensated reference voltage generating circuit 67 is provided, the L-level power supply voltage VIL = VILA which does not fluctuate even in the temperature change during the normal operation. = VCC-α can be supplied.
【００６８】また、この第４実施例では、通常動作時、
基準電圧生成回路６７の出力をレギュレータ６８を介し
て出力し、出力回路以外の周辺回路１９及びセルアレイ
２０に流れる電流の変動に対しても、変動のないＬレベ
ル電源電圧ＶＩＬ＝ＶＩＬＡを供給することができるよ
うにされている。In the fourth embodiment, during normal operation,
The output of the reference voltage generation circuit 67 is output via the regulator 68, and the L level power supply voltage VIL = VILA that does not fluctuate is supplied even when the currents flowing in the peripheral circuits 19 and the cell array 20 other than the output circuit fluctuate. Has been made possible.
【００６９】したがって、この第４実施例によれば、出
力回路以外の周辺回路１９及びセルアレイ２０につい
て、第３実施例の場合と同様に、第２実施例の場合以上
の安定な動作を確保することができる。Therefore, according to the fourth embodiment, with respect to the peripheral circuit 19 and the cell array 20 other than the output circuit, as in the case of the third embodiment, more stable operation than that of the second embodiment is ensured. be able to.
【００７０】また、この第４実施例では、外部電源から
供給されるＬレベル電源電圧ＶＳＳを、そのまま、セル
・トランジスタのバック・バイアス電圧ＶＢＢとして使
用することができ、別個独立にバック・バイアス電圧発
生回路を設ける必要がないので、チップ面積の縮小化
と、消費電力の低減化とを図ることができる。Further, in the fourth embodiment, the L-level power supply voltage VSS supplied from the external power supply can be used as it is as the back bias voltage VBB of the cell transistor, and the back bias voltage can be independently and independently applied. Since it is not necessary to provide a generation circuit, it is possible to reduce the chip area and power consumption.
【００７１】また、この第４実施例では、Ｈレベル電源
電圧ＶＣＣが所定の電圧値を越えた場合、Ｌレベル電源
電圧ＶＩＬとして定電圧ＶＩＬＢ＝ＶＳＳ＋βが出力さ
れるので、バーン・イン試験を行う場合、Ｈレベル電源
電圧ＶＣＣとＬレベル電源電圧ＶＩＬ＝ＶＩＬＢとの差
を大きくすることができ、バーン・イン試験に要する時
間の短縮化を図ることができる。Further, in the fourth embodiment, when the H level power supply voltage VCC exceeds a predetermined voltage value, the constant voltage VILB = VSS + β is output as the L level power supply voltage VIL, so that the burn-in test is performed. In this case, the difference between H level power supply voltage VCC and L level power supply voltage VIL = VILB can be increased, and the time required for the burn-in test can be shortened.
【００７２】[0072]
【発明の効果】以上のように、本発明によれば、低電源
電圧使用回路に対して、外部電源から供給されるＨレベ
ル電源電圧及び外部電源から供給されるＬレベル電源電
圧よりも高電圧、かつ、外部電源から供給されるＨレベ
ル電源電圧と一定電圧差を有するＬレベル電源電圧を電
源電圧として供給するようにされているので、低電源電
圧使用回路を構成する素子の信頼性の確保と、低電源電
圧使用回路の安定動作の確保とを図ることができる。As described above, according to the present invention, a voltage higher than the H level power supply voltage supplied from the external power supply and the L level power supply voltage supplied from the external power supply is supplied to the low power supply voltage using circuit. Moreover, since the L level power supply voltage having a constant voltage difference from the H level power supply voltage supplied from the external power supply is supplied as the power supply voltage, the reliability of the elements constituting the low power supply voltage using circuit is ensured. In addition, stable operation of the circuit using the low power supply voltage can be ensured.
【００７３】また、本発明によれば、バック・バイアス
電圧を必要とする場合、外部から供給されるＬレベル電
源電圧を、そのまま、バック・バイアス電圧として使用
することができるので、バック・バイアス電圧を必要と
する場合であっても、内部にバック・バイアス電圧発生
回路を設ける必要がなく、その分、チップ面積の縮小化
と、消費電力の低減化とを図ることができる。Further, according to the present invention, when the back bias voltage is required, the L level power supply voltage supplied from the outside can be used as it is as the back bias voltage. Even if it is required, there is no need to provide a back bias voltage generating circuit inside, and the chip area and power consumption can be reduced accordingly.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の第１実施例の要部を示すブロック図で
ある。FIG. 2 is a block diagram showing a main part of the first embodiment of the present invention.
【図３】本発明の第１実施例を構成するＶＩＬ生成回路
を示す回路図である。FIG. 3 is a circuit diagram showing a VIL generating circuit which constitutes a first embodiment of the present invention.
【図４】本発明の第１実施例を構成するＶＩＬ生成回路
の特性を示す図である。FIG. 4 is a diagram showing characteristics of a VIL generation circuit that constitutes the first embodiment of the present invention.
【図５】本発明の第２実施例が内蔵するＶＩＬ生成回路
を示す回路図である。FIG. 5 is a circuit diagram showing a VIL generating circuit incorporated in a second embodiment of the present invention.
【図６】図５に示すＶＩＬ生成回路の特性を示す図であ
る。FIG. 6 is a diagram showing characteristics of the VIL generation circuit shown in FIG.
【図７】本発明の第３実施例が内蔵するＶＩＬ生成回路
を示す回路図である。FIG. 7 is a circuit diagram showing a VIL generating circuit incorporated in a third embodiment of the present invention.
【図８】図７に示すＶＩＬ生成回路の特性を示す図であ
る。FIG. 8 is a diagram showing characteristics of the VIL generation circuit shown in FIG. 7.
【図９】本発明の第４実施例が内蔵するＶＩＬ生成回路
を示す回路図である。FIG. 9 is a circuit diagram showing a VIL generating circuit incorporated in a fourth embodiment of the present invention.
【図１０】図９に示すＶＩＬＡ生成回路の特性を示す図
である。10 is a diagram showing characteristics of the VILA generation circuit shown in FIG.
【図１１】図９に示すＶＩＬＢ生成回路の特性を示す図
である。FIG. 11 is a diagram showing characteristics of the VILB generation circuit shown in FIG. 9.
【図１２】図９に示すＶＩＬ生成回路の特性を示す図で
ある。FIG. 12 is a diagram showing characteristics of the VIL generation circuit shown in FIG. 9.
【図１３】従来のＤＲＡＭの一例の要部を示すブロック
図である。FIG. 13 is a block diagram showing a main part of an example of a conventional DRAM.
【図１４】図１３に示すＤＲＡＭを構成する降圧回路の
特性及びバック・バイアス電圧発生回路の特性を示す図
である。FIG. 14 is a diagram showing characteristics of a step-down circuit and characteristics of a back bias voltage generating circuit which form the DRAM shown in FIG.
７ 集積回路本体 ８ Ｈレベル電源電圧（ＶＣＣ）入力端子 ９ Ｌレベル電源電圧（ＶＳＳ）入力端子 １０ Ｌレベル電源電圧（ＶＩＬ）生成回路である。 １１ 低電源電圧使用回路 7 integrated circuit body 8 H level power supply voltage (VCC) input terminal 9 L level power supply voltage (VSS) input terminal 10 L level power supply voltage (VIL) generation circuit 11 Low power supply voltage circuit
Claims (5)
（ＶＳＳ）よりも高電圧、かつ、前記外部電源から供給
されるＨレベル電源電圧（ＶＣＣ）と一定電圧差を有す
るＬレベル電源電圧（ＶＩＬ）を生成するＬレベル電源
電圧生成回路（１０）を備え、前記外部電源から供給さ
れるＨレベル電源電圧（ＶＣＣ）とＬレベル電源電圧
（ＶＳＳ）との差電圧（ＶＣＣ−ＶＳＳ）よりも差電圧
を小さくするＨレベル電源電圧及びＬレベル電源電圧を
電源電圧とする低電源電圧使用回路（１１）に対して、
前記外部電源から供給されるＨレベル電源電圧（ＶＣ
Ｃ）及び前記Ｌレベル電源電圧生成回路（１０）が生成
するＬレベル電源電圧（ＶＩＬ）を供給するように構成
されていることを特徴とする集積回路。1. An L-level power supply voltage (VSS) higher than an L-level power supply voltage (VSS) supplied from an external power supply and having a constant voltage difference from an H-level power supply voltage (VCC) supplied from the external power supply. An L level power supply voltage generation circuit (10) for generating VIL) is provided, and a voltage difference (VCC-VSS) between an H level power supply voltage (VCC) and an L level power supply voltage (VSS) supplied from the external power supply is provided. For the low power supply voltage using circuit (11) using the H level power supply voltage and the L level power supply voltage as the power supply voltages for reducing the difference voltage,
H level power supply voltage (VC
C) and an L level power supply voltage (VIL) generated by the L level power supply voltage generation circuit (10).
電圧（ＶＳＳ）をバック・バイアス電圧（ＶＢＢ）とし
て使用するように構成されていることを特徴とする請求
項１記載の集積回路。2. The integrated circuit according to claim 1, wherein the integrated circuit is configured to use an L level power supply voltage (VSS) supplied from the external power supply as a back bias voltage (VBB).
は、基準電圧を生成する基準電圧生成回路と、この基準
電圧生成回路から出力される基準電圧を入力電圧とする
レギュレータとで構成されていることを特徴とする請求
項１又は２記載の集積回路。3. The L level power supply voltage generation circuit (10)
3. The integrated circuit according to claim 1, wherein the integrated circuit comprises a reference voltage generation circuit that generates a reference voltage and a regulator that uses the reference voltage output from the reference voltage generation circuit as an input voltage. .
は、基準電圧を生成する温度補償がなされている基準電
圧生成回路と、この基準電圧生成回路から出力される基
準電圧を入力電圧とするレギュレータとで構成されてい
ることを特徴とする請求項１又は２記載の集積回路。4. The L level power supply voltage generation circuit (10)
Is composed of a temperature-compensated reference voltage generating circuit for generating a reference voltage, and a regulator using the reference voltage output from the reference voltage generating circuit as an input voltage. Or the integrated circuit according to 2.
は、前記外部電源から供給されるＨレベル電源電圧（Ｖ
ＣＣ）が所定の電圧値以下の場合には、前記外部電源か
ら供給されるＨレベル電源電圧（ＶＣＣ）よりも一定電
圧値だけ低いＬレベル電源電圧を出力し、前記外部電源
から供給されるＨレベル電源電圧（ＶＣＣ）が前記所定
の電圧値を越えている場合には、前記外部電源から供給
されるＬレベル電源電圧（ＶＳＳ）よりも一定電圧値だ
け高いＬレベル電源電圧を出力するように構成されてい
ることを特徴とする請求項１、２、３又は４記載の集積
回路。5. The L level power supply voltage generation circuit (10)
Is an H level power supply voltage (V
CC) is equal to or lower than a predetermined voltage value, an L level power supply voltage lower than the H level power supply voltage (VCC) supplied from the external power supply by a constant voltage value is output, and H supplied from the external power supply. When the level power supply voltage (VCC) exceeds the predetermined voltage value, an L level power supply voltage higher than the L level power supply voltage (VSS) supplied from the external power supply by a constant voltage value is output. The integrated circuit according to claim 1, 2, 3, or 4, which is configured.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248330A JPH06103764A (en) | 1992-09-17 | 1992-09-17 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248330A JPH06103764A (en) | 1992-09-17 | 1992-09-17 | Integrated circuit |
Publications (1)
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|---|---|
| JPH06103764A true JPH06103764A (en) | 1994-04-15 |
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Family Applications (1)
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|---|---|---|---|
| JP4248330A Withdrawn JPH06103764A (en) | 1992-09-17 | 1992-09-17 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103764A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106676A (en) * | 1995-08-18 | 1997-04-22 | Hyundai Electron Ind Co Ltd | Semiconductor memory device using plurality of internal power-supply voltages |
-
1992
- 1992-09-17 JP JP4248330A patent/JPH06103764A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106676A (en) * | 1995-08-18 | 1997-04-22 | Hyundai Electron Ind Co Ltd | Semiconductor memory device using plurality of internal power-supply voltages |
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Legal Events
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