JPH06103730B2 - 高密度超小形電子モジュ−ル - Google Patents
高密度超小形電子モジュ−ルInfo
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- JPH06103730B2 JPH06103730B2 JP62159565A JP15956587A JPH06103730B2 JP H06103730 B2 JPH06103730 B2 JP H06103730B2 JP 62159565 A JP62159565 A JP 62159565A JP 15956587 A JP15956587 A JP 15956587A JP H06103730 B2 JPH06103730 B2 JP H06103730B2
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- 239000010410 layer Substances 0.000 claims description 41
- 239000000919 ceramic Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 14
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 12
- 238000004377 microelectronic Methods 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 239000002356 single layer Substances 0.000 claims description 7
- 239000000872 buffer Substances 0.000 claims description 4
- 230000015654 memory Effects 0.000 claims description 4
- 230000008439 repair process Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000001816 cooling Methods 0.000 description 3
- 238000010304 firing Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004100 electronic packaging Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000010397 one-hybrid screening Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 125000003821 2-(trimethylsilyl)ethoxymethyl group Chemical group [H]C([H])([H])[Si](C([H])([H])[H])(C([H])([H])[H])C([H])([H])C(OC([H])([H])[*])([H])[H] 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 239000003562 lightweight material Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000021715 photosynthesis, light harvesting Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000009702 powder compression Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004626 scanning electron microscopy Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
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- H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
- H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
- H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
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- H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
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- H05K1/02—Details
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- H05K1/144—Stacked arrangements of planar printed circuit boards
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、背面を向き合わせて取り付けた一対のプリン
ト基板上にそれぞれ独立して気密封止された単層セラミ
ックチップ・パッケージを利用した超小形電子パッケー
ジモジュール（microelectronic packaging module）に
関する。この多チップパッケージ方式とると、キャパシ
タンスが小さくエネルギーの消散の少ない軽量で交換可
能な複数のモジュールにより、現在の軍試験基準の標準
型を利用して容易に高密度のパッケージングができる。
この種のモジュールは、高クロックレートで機能し、特
にVHSIC（超高速度集積回路）の作動に適する。
ト基板上にそれぞれ独立して気密封止された単層セラミ
ックチップ・パッケージを利用した超小形電子パッケー
ジモジュール（microelectronic packaging module）に
関する。この多チップパッケージ方式とると、キャパシ
タンスが小さくエネルギーの消散の少ない軽量で交換可
能な複数のモジュールにより、現在の軍試験基準の標準
型を利用して容易に高密度のパッケージングができる。
この種のモジュールは、高クロックレートで機能し、特
にVHSIC（超高速度集積回路）の作動に適する。
多チップ・ハイブリッドは、普通、多数の裸の能動チッ
プと内部に組込まれたその他の装置とを持つ気密封止さ
れた包囲体から成るものと考えられている。ハイブリッ
ドを組立てる際の問題は、その見返りとして、パッケー
ジ密度が増す利点とトレードオフされている。しかしな
がら、全てのハイブリッドについてパッケージ密度が増
大するわけではない。ハイブリッドのパッケージングに
関するその他の予測としては次のようなことがある。
プと内部に組込まれたその他の装置とを持つ気密封止さ
れた包囲体から成るものと考えられている。ハイブリッ
ドを組立てる際の問題は、その見返りとして、パッケー
ジ密度が増す利点とトレードオフされている。しかしな
がら、全てのハイブリッドについてパッケージ密度が増
大するわけではない。ハイブリッドのパッケージングに
関するその他の予測としては次のようなことがある。
（１） ハイブリッド内部のチップ上のボンディングパ
ッドの総数と比較して、ハイブリッドの持つ入／出力ピ
ンの数が少なくなる。
ッドの総数と比較して、ハイブリッドの持つ入／出力ピ
ンの数が少なくなる。
（２） 或る一定の回路中のチップを電気的且つ機械的
に分割してハイブリッドパッケージをつくり、ほとんど
の接続がハイブリッド内部のチップ間に形成されかつ一
つのハイブリッドから他のハイブリッド或るいは一つの
ハイブリッドから他の単一チップ・パッケージへの接続
の数を少なくするようにできる。
に分割してハイブリッドパッケージをつくり、ほとんど
の接続がハイブリッド内部のチップ間に形成されかつ一
つのハイブリッドから他のハイブリッド或るいは一つの
ハイブリッドから他の単一チップ・パッケージへの接続
の数を少なくするようにできる。
［従来の技術］ 上記２つの予測が実現できる場合もあるけれども、常に
実現できるとは限らず、特にかなり多数の高密度且つ高
速度ゲートアレイが必要な場合には実現できない。多数
のゲートアレイチップが少数のハイブリッドパッケージ
に分割されているとき、たとえば32のゲートアレイチッ
プが４つのハイブリッドパッケージに分割されていると
きには、チップの入／出力接続部の80％〜90％がハイブ
リッドパッケージの外部に位置することになる。
実現できるとは限らず、特にかなり多数の高密度且つ高
速度ゲートアレイが必要な場合には実現できない。多数
のゲートアレイチップが少数のハイブリッドパッケージ
に分割されているとき、たとえば32のゲートアレイチッ
プが４つのハイブリッドパッケージに分割されていると
きには、チップの入／出力接続部の80％〜90％がハイブ
リッドパッケージの外部に位置することになる。
各チップは、同一のハイブリッドパッケージ中にある他
のチップへの接続部と同数の接続部を、回路中の他のチ
ップへの接続部として必要とする。チップ数８個のハイ
ブリッドは、約1000本のピンを必要とし、そのためにハ
イブリッドの使用及び魅力が著しく低下する。所与のモ
ジュールが半分に分けられ二つのモジュールにパッケー
ジされている場合も、同様のことが言える。これらの二
つのモジュールを接続するために、極めて多数の接続ピ
ンが配設されることになる。
のチップへの接続部と同数の接続部を、回路中の他のチ
ップへの接続部として必要とする。チップ数８個のハイ
ブリッドは、約1000本のピンを必要とし、そのためにハ
イブリッドの使用及び魅力が著しく低下する。所与のモ
ジュールが半分に分けられ二つのモジュールにパッケー
ジされている場合も、同様のことが言える。これらの二
つのモジュールを接続するために、極めて多数の接続ピ
ンが配設されることになる。
電気的な分割の問題のほかに、現在軍用として要求され
ている小型SEM（標準電子モジュール）を考慮すると、
ハイブリッドパッケージには機械的なレイアウト（配
置）上の問題がある。上述の標準寸法は最大のものでも
基板の面積が12.7cm×12.7cm（５×５インチ）であり、
その上に使用する部品全部を配置しなければならない。
多チップ・ハイブリッドは、基板の全面積のうちかなり
の部分を占める。大きなハイブリッドを持つ比較的小さ
な基板をレイアウトする場合標準ハイブリッド寸法が定
められて利用できるSEM基板面全域が正しく所定数のハ
イブリッドで覆われるようにしない限り、利用できる基
板の全面積を使用することはできない。
ている小型SEM（標準電子モジュール）を考慮すると、
ハイブリッドパッケージには機械的なレイアウト（配
置）上の問題がある。上述の標準寸法は最大のものでも
基板の面積が12.7cm×12.7cm（５×５インチ）であり、
その上に使用する部品全部を配置しなければならない。
多チップ・ハイブリッドは、基板の全面積のうちかなり
の部分を占める。大きなハイブリッドを持つ比較的小さ
な基板をレイアウトする場合標準ハイブリッド寸法が定
められて利用できるSEM基板面全域が正しく所定数のハ
イブリッドで覆われるようにしない限り、利用できる基
板の全面積を使用することはできない。
たとえば、各ハイブリッドが6.35cmけける6.35cm（2 1/
2×2 2/1インチ）を占める４個のハイブリッドを用いれ
ば全面が完全に覆われる。SEMの寸法が決まりハイブリ
ッドの寸法が定められると、次の問題は、ハイブリッド
の内部空間全部を利用し、各ハイブリッド間でのピンア
ウト（pin-out）の要求を満たすようにする回路の分割
の問題である。この問題は、自由寸法の複数のハイブリ
ッドを規格SEM上に適合させるのと同じ問題である。ハ
イブリッドの内部でハイブリッドの全区域を利用できな
いことや、ハイブリッド間にあまりに多くの入／出力ピ
ンが必要になることがある。与えられた面積を利用する
ための他の方法は、利用可能な面に少数の大きなパッケ
ージを配設しないで多数の小さなパッケージを入れるこ
とである。このような方法の一つとして、ハイブリッド
寸法が12.7cm×12.7cm（５×５インチ）の大きさで一方
の端縁部に接続コネクタを持つ気密封止された裸のチッ
プ・ハイブリッドをSEMモジュールと定めて、これを標
準電子モジュール（SEM）と名づける方法がる。
2×2 2/1インチ）を占める４個のハイブリッドを用いれ
ば全面が完全に覆われる。SEMの寸法が決まりハイブリ
ッドの寸法が定められると、次の問題は、ハイブリッド
の内部空間全部を利用し、各ハイブリッド間でのピンア
ウト（pin-out）の要求を満たすようにする回路の分割
の問題である。この問題は、自由寸法の複数のハイブリ
ッドを規格SEM上に適合させるのと同じ問題である。ハ
イブリッドの内部でハイブリッドの全区域を利用できな
いことや、ハイブリッド間にあまりに多くの入／出力ピ
ンが必要になることがある。与えられた面積を利用する
ための他の方法は、利用可能な面に少数の大きなパッケ
ージを配設しないで多数の小さなパッケージを入れるこ
とである。このような方法の一つとして、ハイブリッド
寸法が12.7cm×12.7cm（５×５インチ）の大きさで一方
の端縁部に接続コネクタを持つ気密封止された裸のチッ
プ・ハイブリッドをSEMモジュールと定めて、これを標
準電子モジュール（SEM）と名づける方法がる。
大きなハイブリッドを用いる方法の欠点は、避けること
ができない裸チップの交換を行うために、大きなモジュ
ールを気密封止し、封止を解除し再び封止する場合の危
険である。裸チップ全てを完全に検査してバーンインす
ることは不可能である。従って、このモジュールは多数
の裸のチップを交換することになる。
ができない裸チップの交換を行うために、大きなモジュ
ールを気密封止し、封止を解除し再び封止する場合の危
険である。裸チップ全てを完全に検査してバーンインす
ることは不可能である。従って、このモジュールは多数
の裸のチップを交換することになる。
［従来の技術］ 先行技術としては、複数の接点パッドを持ち支持体及び
カバーを備えた高速度チップのパッケージで、多層セラ
ミックを用いたものが開発されている。支持体は、チッ
プを受容するほぼ平面上の区域を持つ絶縁材料の基部か
ら形成されている。基部には冷却スタッドが取り付けら
れ、一つまたはそれ以上の取り外し自在の冷却フィンが
ある。このスタッドは、たとえば、基部上のチップ受容
区域の下部に取り付けられる。離間した複数のリードが
基部に支持され、その末端部は基部を越えてチップから
離れる方向に延び、リードの内端部は、チップを受容す
る区域にごく近い位置にある。接地用母線が基板に支持
され、パッケージの電気的な点検を行うことができるよ
うになっている。多数枚のセラミック材料の層を積み重
ねて高温度で焼成して得られる上記の如き多層セラミッ
ク一体焼成構造は、1975年３月25日付で特許された米国
特許第3,872,583号の明細書に記載されれいる。「LSIチ
ップのパッケージ及びその方法」という名称の前記先行
特許の発明者であるロバート・ジェイ・ビオール及びジ
ョン・ジェイ・ザシオ（Robert J. Beall and John J.
Zasio）は、上記の如き多層セラミックパッケージを該
特許明細書に記載している。
カバーを備えた高速度チップのパッケージで、多層セラ
ミックを用いたものが開発されている。支持体は、チッ
プを受容するほぼ平面上の区域を持つ絶縁材料の基部か
ら形成されている。基部には冷却スタッドが取り付けら
れ、一つまたはそれ以上の取り外し自在の冷却フィンが
ある。このスタッドは、たとえば、基部上のチップ受容
区域の下部に取り付けられる。離間した複数のリードが
基部に支持され、その末端部は基部を越えてチップから
離れる方向に延び、リードの内端部は、チップを受容す
る区域にごく近い位置にある。接地用母線が基板に支持
され、パッケージの電気的な点検を行うことができるよ
うになっている。多数枚のセラミック材料の層を積み重
ねて高温度で焼成して得られる上記の如き多層セラミッ
ク一体焼成構造は、1975年３月25日付で特許された米国
特許第3,872,583号の明細書に記載されれいる。「LSIチ
ップのパッケージ及びその方法」という名称の前記先行
特許の発明者であるロバート・ジェイ・ビオール及びジ
ョン・ジェイ・ザシオ（Robert J. Beall and John J.
Zasio）は、上記の如き多層セラミックパッケージを該
特許明細書に記載している。
［発明が解決しようとする問題点、並びに発明の特徴事
項］ 標準軍規格を含む種々の寸法のモジュールに使用できる
高密度超小形電子パッケージ法に係る本発明は、高密度
のパッケージにより、リード線つきチップ基板取り付け
面と比較すると２倍半にもなる実装密度にすることがで
きる。
項］ 標準軍規格を含む種々の寸法のモジュールに使用できる
高密度超小形電子パッケージ法に係る本発明は、高密度
のパッケージにより、リード線つきチップ基板取り付け
面と比較すると２倍半にもなる実装密度にすることがで
きる。
本発明は、熱伝導冷却ヒートシンクを持つ一対の基板か
ら成ることを要件としているSEMの指導基準に合致す
る。各プリント基板はそれぞれのヒートシンク・プレー
トと積層されて、単一の基板として多数の構成部品を組
込んでいる。最終組立工程で２枚のプリント基板を一体
にする際、各基板は背後面を合わせるように、即ちヒー
トシンクとヒートシンクを突き合わせて配置し、２枚の
カバーによって一体に保持する。一方のカバーはにねじ
を入れる遊隙孔部を持ち、他方カバーの同一位置にはね
じつき孔部がある。取り付けねじは一方のカバーを貫通
し、２枚のプリント基板を通って、第二のカバーにねじ
込まれる。このような構成にすることにより、何らかの
理由でプリント基板の一方が作動不能状態になったとき
の修理が可能になる。モジュールから一方の基板を取り
外し、他方の基板はそのまま使用できる。同一のヒート
シンクに永久的に両方の基板を積層してしまった構造の
場合には、上記のような片方をそのまま利用することは
不可能である。２枚のカバーは頑丈で軽量であって、モ
ジュール組立体にかなりの剛性を付与する。モジュール
の全重量は約380グラム（0.85ポンド）程度である。予
想される機械的振動の固有周波数は約250ヘルツ、中心
部の増幅定数は約20乃至１である。即ち、基板の広帯域
ランダム振動入力は0.04G2／ヘルツであり、最大応答加
速度は約17.7グラム（0.04ポンド）である。このような
条件下において、モジュール中央の最大の撓みは約２ミ
ルであり、この撓み及び加速度はワイヤ接合部について
は最小であると言える。
ら成ることを要件としているSEMの指導基準に合致す
る。各プリント基板はそれぞれのヒートシンク・プレー
トと積層されて、単一の基板として多数の構成部品を組
込んでいる。最終組立工程で２枚のプリント基板を一体
にする際、各基板は背後面を合わせるように、即ちヒー
トシンクとヒートシンクを突き合わせて配置し、２枚の
カバーによって一体に保持する。一方のカバーはにねじ
を入れる遊隙孔部を持ち、他方カバーの同一位置にはね
じつき孔部がある。取り付けねじは一方のカバーを貫通
し、２枚のプリント基板を通って、第二のカバーにねじ
込まれる。このような構成にすることにより、何らかの
理由でプリント基板の一方が作動不能状態になったとき
の修理が可能になる。モジュールから一方の基板を取り
外し、他方の基板はそのまま使用できる。同一のヒート
シンクに永久的に両方の基板を積層してしまった構造の
場合には、上記のような片方をそのまま利用することは
不可能である。２枚のカバーは頑丈で軽量であって、モ
ジュール組立体にかなりの剛性を付与する。モジュール
の全重量は約380グラム（0.85ポンド）程度である。予
想される機械的振動の固有周波数は約250ヘルツ、中心
部の増幅定数は約20乃至１である。即ち、基板の広帯域
ランダム振動入力は0.04G2／ヘルツであり、最大応答加
速度は約17.7グラム（0.04ポンド）である。このような
条件下において、モジュール中央の最大の撓みは約２ミ
ルであり、この撓み及び加速度はワイヤ接合部について
は最小であると言える。
本明細書に記載の発明は、各チップが個別に気密封止さ
れ最終的な組立に先立ってバーンインされること以外
は、従来法の多チップ・ハイブリッドの設計と同様であ
る。上述の大きなカバーは気密封止されてはおらず、接
続板は高誘電率のセラミック製多層板ではなく、低誘電
率の有機物から成るプリント基板である。チップパッケ
ージは、多層セラミック製ハイブリッド基板への裸チッ
プのワイヤ接合と同様の方法でプリント基板にワイヤ接
合される。
れ最終的な組立に先立ってバーンインされること以外
は、従来法の多チップ・ハイブリッドの設計と同様であ
る。上述の大きなカバーは気密封止されてはおらず、接
続板は高誘電率のセラミック製多層板ではなく、低誘電
率の有機物から成るプリント基板である。チップパッケ
ージは、多層セラミック製ハイブリッド基板への裸チッ
プのワイヤ接合と同様の方法でプリント基板にワイヤ接
合される。
チップパッケージは、スクリーニングされ焼きつけられ
た３つの層を有するセラミックの単一層から成る。これ
らのチップパッケージは、中温度の焼成技術（厚いフィ
ルムの場合）または高温セラミック技術の焼成によって
製造することができる。第一層は、スクリーニングまた
は金の厚い膜のエッチングまたはセラミック上面の一体
焼付け耐火性金属層のレーザ・エッチングによってつく
られた細い線の扇形パターンから成る。適当な寸法の基
板上に多数のパターンを形成することができる。次に被
覆する層は、厚いフィルムの形に被覆し中温度（約850
℃）で焼成した厚いガラス状誘電層または耐火性金属の
形に被覆し高温（約1500℃）で焼成した低誘電率のガラ
ス層である。これらの誘電層 は、カバーをハンダづけ
する金属製密封リングを被覆する基礎となる。密封リン
グは、厚いフィルム状のものの上に別層の厚いフィルム
層として被覆することもでき、耐火性金属パッケージの
形で高温度誘電層上に被覆された耐火性金属によって形
成することもできる。耐火性金属から成る密封リングを
誘電層に設けた孔部を介して扇形パターンの接地線に接
続し、露出した耐火性金属の残りの部分とともに電気メ
ッキを行うことができるようにしておかねばならない。
た３つの層を有するセラミックの単一層から成る。これ
らのチップパッケージは、中温度の焼成技術（厚いフィ
ルムの場合）または高温セラミック技術の焼成によって
製造することができる。第一層は、スクリーニングまた
は金の厚い膜のエッチングまたはセラミック上面の一体
焼付け耐火性金属層のレーザ・エッチングによってつく
られた細い線の扇形パターンから成る。適当な寸法の基
板上に多数のパターンを形成することができる。次に被
覆する層は、厚いフィルムの形に被覆し中温度（約850
℃）で焼成した厚いガラス状誘電層または耐火性金属の
形に被覆し高温（約1500℃）で焼成した低誘電率のガラ
ス層である。これらの誘電層 は、カバーをハンダづけ
する金属製密封リングを被覆する基礎となる。密封リン
グは、厚いフィルム状のものの上に別層の厚いフィルム
層として被覆することもでき、耐火性金属パッケージの
形で高温度誘電層上に被覆された耐火性金属によって形
成することもできる。耐火性金属から成る密封リングを
誘電層に設けた孔部を介して扇形パターンの接地線に接
続し、露出した耐火性金属の残りの部分とともに電気メ
ッキを行うことができるようにしておかねばならない。
モジュールのカバーは、セラミック粉末圧縮技術によっ
て製造できる。多数のチップを一度に取扱うことができ
るよう、各基板が多数のパターンを形成しているままの
状態でチップを取り付けワイヤ接合を行った後にカバー
を取り付ける。
て製造できる。多数のチップを一度に取扱うことができ
るよう、各基板が多数のパターンを形成しているままの
状態でチップを取り付けワイヤ接合を行った後にカバー
を取り付ける。
各チップを気密封止した後、複数のパッケージをレーザ
照射により、試験に便利な中程度の大きさに切る。中程
度の大きさは、例えば2.4cm2（0.95c平方インチ）の大
きさである。この大きさは、リードなしまたはリード付
のチップパッケージに関するJEDEC（joint electronic
device engineering committee）規格の１種である。リ
ード線の中心間距離が、0.127cm（0.050インチ）、0.10
16cm（0.40インチ）または0.0508cm（0.020インチ）の
場合、上記のパッケージはそれぞれ64本、89本または16
4本のリード線を持つ。2.4cm2（0.95平方インチ）の４
個の扇形パターンを持つ４要素パッケージの場合には、
2.5cm×2.5cm（２インチ×２インチ）の基板上に４つの
パッケージを嵌め込むことができる。この場合各パッケ
ージの扇形部において周界での中心間の間隔は0.05cm
（0.020インチ）となり、JEDEC規格の装置で試験でき
る。ICチップ取り付けパッドから中心間隔10ミルになる
よう扇形に開く導線部分は、その間隔を持続するのはご
く僅かの距離である。リード線部分は、2.4cm2（0.95平
方インチ）のJEDEC規格寸法の端部では、中心間隔が20
ミルになる。上記のパッケージは、記載した通りの寸法
ではあるが、JEDECの寸法基準に合わせて試験しバーン
インできる。
照射により、試験に便利な中程度の大きさに切る。中程
度の大きさは、例えば2.4cm2（0.95c平方インチ）の大
きさである。この大きさは、リードなしまたはリード付
のチップパッケージに関するJEDEC（joint electronic
device engineering committee）規格の１種である。リ
ード線の中心間距離が、0.127cm（0.050インチ）、0.10
16cm（0.40インチ）または0.0508cm（0.020インチ）の
場合、上記のパッケージはそれぞれ64本、89本または16
4本のリード線を持つ。2.4cm2（0.95平方インチ）の４
個の扇形パターンを持つ４要素パッケージの場合には、
2.5cm×2.5cm（２インチ×２インチ）の基板上に４つの
パッケージを嵌め込むことができる。この場合各パッケ
ージの扇形部において周界での中心間の間隔は0.05cm
（0.020インチ）となり、JEDEC規格の装置で試験でき
る。ICチップ取り付けパッドから中心間隔10ミルになる
よう扇形に開く導線部分は、その間隔を持続するのはご
く僅かの距離である。リード線部分は、2.4cm2（0.95平
方インチ）のJEDEC規格寸法の端部では、中心間隔が20
ミルになる。上記のパッケージは、記載した通りの寸法
ではあるが、JEDECの寸法基準に合わせて試験しバーン
インできる。
各プリント基板の組立及び試験終了後に、プリント基板
２枚の背面と背面とを合わせ（ヒートシンクとヒートシ
ンクとを合わせて）、上述したように２枚のカバーを用
いて一体に保持する。２本の位置合わせピンを両方のカ
バー及び両方の基板組立体に通す。このようにしてでき
た基板対モジュールは、一方のカバーの遊隙孔部を貫通
して他方のカバー中のねじつき孔部または螺条挿入体に
固定されるねじを有する。カバーを所定位置に位置させ
ると、次に行うハンダづけ工程においてワイヤ接合部の
内側部が保護される。
２枚の背面と背面とを合わせ（ヒートシンクとヒートシ
ンクとを合わせて）、上述したように２枚のカバーを用
いて一体に保持する。２本の位置合わせピンを両方のカ
バー及び両方の基板組立体に通す。このようにしてでき
た基板対モジュールは、一方のカバーの遊隙孔部を貫通
して他方のカバー中のねじつき孔部または螺条挿入体に
固定されるねじを有する。カバーを所定位置に位置させ
ると、次に行うハンダづけ工程においてワイヤ接合部の
内側部が保護される。
本技術分野で周知の如く、コネクタ及び２つの中央ヒー
トシンクを通る２本のロールピンによってコネクタを所
定位置に保持することができる。ロールピンはヒートシ
ンクとは緩みなく嵌合し、コネクタ中に遊嵌されていて
コネクタを浮かせている。コネクタ中のコネクタピン
は、コネクタに付属する可撓ケーブルの小部分によっ
て、２枚の金属カバーから突き出た基板の部分に接続さ
れる。２本のピンによってモジュールにコネクタを接続
した後、基板上の露出した導体片に可撓ケーブルをハン
ダづけする。後述の実施例では、中心間距離40ミルの間
に125のエッジ導体片が設けられている。
トシンクを通る２本のロールピンによってコネクタを所
定位置に保持することができる。ロールピンはヒートシ
ンクとは緩みなく嵌合し、コネクタ中に遊嵌されていて
コネクタを浮かせている。コネクタ中のコネクタピン
は、コネクタに付属する可撓ケーブルの小部分によっ
て、２枚の金属カバーから突き出た基板の部分に接続さ
れる。２本のピンによってモジュールにコネクタを接続
した後、基板上の露出した導体片に可撓ケーブルをハン
ダづけする。後述の実施例では、中心間距離40ミルの間
に125のエッジ導体片が設けられている。
コネクタとは反対側のモジュールの端縁部では、同様に
プリント基板がカバー下部に突き出している。中心間距
離40ミルの場合には110のコネクタを接続する場所があ
り、中心間距離20ミルにすれば220のコネクタを接続で
きる。上記の縁部片によって、可撓ケーブルのハンダづ
け部分によりモジュールの上縁部を覆う側部と側部との
接続ができるようになる。可撓ケーブルには保護カバー
があり、可撓ケーブルは、ヒートシンクを通る２本のロ
ールピンによって所定位置に保持されている。
プリント基板がカバー下部に突き出している。中心間距
離40ミルの場合には110のコネクタを接続する場所があ
り、中心間距離20ミルにすれば220のコネクタを接続で
きる。上記の縁部片によって、可撓ケーブルのハンダづ
け部分によりモジュールの上縁部を覆う側部と側部との
接続ができるようになる。可撓ケーブルには保護カバー
があり、可撓ケーブルは、ヒートシンクを通る２本のロ
ールピンによって所定位置に保持されている。
従って、完成したモジュールは、大きなプリント基板の
寸法の差込みハイブリッドであると考えられる。このハ
イブリッドともっと一般的は従来型ハイブリッドとの主
要な相違点は、相互接続基板がセラミック製ではなく有
機物から成ること、各チップが最終組立前に個別に封止
されバーンインされること、及びモジュール全体は気密
封止されないことである。
寸法の差込みハイブリッドであると考えられる。このハ
イブリッドともっと一般的は従来型ハイブリッドとの主
要な相違点は、相互接続基板がセラミック製ではなく有
機物から成ること、各チップが最終組立前に個別に封止
されバーンインされること、及びモジュール全体は気密
封止されないことである。
［発明が解決しようとする問題点］ 本発明によって提案されるモジュール構造によれば、小
さな規格品または標準品上に多数のリード線、高速度チ
ップあるいはVHSICチップを配置するという課題を解決
できる。本発明のモジュールによれば、全てのチップが
小型ワイヤ接合パッケージ内に包み込まれている高速度
チップを備えた複数のコンピュータ回路の相互接続が可
能になる。
さな規格品または標準品上に多数のリード線、高速度チ
ップあるいはVHSICチップを配置するという課題を解決
できる。本発明のモジュールによれば、全てのチップが
小型ワイヤ接合パッケージ内に包み込まれている高速度
チップを備えた複数のコンピュータ回路の相互接続が可
能になる。
本発明の目的は、各種のモジュール規格品上に高密度の
パッケージングをするのに適した高密度超小形電子パッ
ケージモジュールを提供することである。
パッケージングをするのに適した高密度超小形電子パッ
ケージモジュールを提供することである。
［問題点を解決するための手段］ 上記の目的に鑑み、本発明は、完全に取り外し可能なカ
バーを持ち、キャパシタンスが小さく電力の消散が少な
く、高クロックレートで動作可能な多チップ高密度軽量
モジュールであって、少なくとも１組の多層プリント基
板から成り、該多層プリント基板が、完全に囲繞され個
々に気密封止され前記プリント基板上に取りつけられた
多数の超小形電子チップパッケージであって、超小形電
子チップを受容し保持するに充分な領域を持つ単一層の
絶縁材料と、所定の間隔で扇形に拡がるように前記プリ
ント基板上の基板ボンディングパッドにワイヤ接合され
ている多数本の導電性チップリード線とを持つ超小形電
子チップパッケージと、前記多層プリント基板の内部上
層に重ねた複数の導電性接続手段であって、前記ボンデ
ィングパッド及び前記ワイヤ接合部を介して個々のチッ
プパッケージを相互接続して前記プリント基板上で電気
回路を形成させる複数の導電性接続手段と、前記電気回
路に電気信号を入力しかつ前記電気回路から電気信号を
出力させる多数の入／出力電気信号伝達基板リード線
と、前記モジュールの動作中に前記超小形電子チップで
発生する熱を伝えるように前記プリント基板の全表面積
にわたって拡がりかつ前記プリント基板の互いに反対の
２つの側部を越えて延びて、前記基板をその外側に位置
するヒートシンク手段に接続できるよう配置されている
ヒートシンク手段とから成り、前記モジュールは、更
に、複数のねじつき手段を介して相互に接続でき軽量の
材料からつくられた第一及び第二取りはずし自在カバー
手段であって、完全に取りはずして前記モジュールの修
理を行なうことができるように取りつけられた第一及び
第二取りはずし自在カバー手段と、前記プリント基板を
相互に電気接続する保護端部キャップを持つ第一端部接
続手段と、内部に多数の入／出力ピンを持つ第二端部接
続手段であって、前記プリント基板の前記リード線の内
部に位置しかつ前記リード線と接続されていて、モジュ
ール動作時には電力を供給しかつ電気信号の入／出力を
行うための第二端部接続手段を有することを特徴とする
モジュールを提供せんとするものである。
バーを持ち、キャパシタンスが小さく電力の消散が少な
く、高クロックレートで動作可能な多チップ高密度軽量
モジュールであって、少なくとも１組の多層プリント基
板から成り、該多層プリント基板が、完全に囲繞され個
々に気密封止され前記プリント基板上に取りつけられた
多数の超小形電子チップパッケージであって、超小形電
子チップを受容し保持するに充分な領域を持つ単一層の
絶縁材料と、所定の間隔で扇形に拡がるように前記プリ
ント基板上の基板ボンディングパッドにワイヤ接合され
ている多数本の導電性チップリード線とを持つ超小形電
子チップパッケージと、前記多層プリント基板の内部上
層に重ねた複数の導電性接続手段であって、前記ボンデ
ィングパッド及び前記ワイヤ接合部を介して個々のチッ
プパッケージを相互接続して前記プリント基板上で電気
回路を形成させる複数の導電性接続手段と、前記電気回
路に電気信号を入力しかつ前記電気回路から電気信号を
出力させる多数の入／出力電気信号伝達基板リード線
と、前記モジュールの動作中に前記超小形電子チップで
発生する熱を伝えるように前記プリント基板の全表面積
にわたって拡がりかつ前記プリント基板の互いに反対の
２つの側部を越えて延びて、前記基板をその外側に位置
するヒートシンク手段に接続できるよう配置されている
ヒートシンク手段とから成り、前記モジュールは、更
に、複数のねじつき手段を介して相互に接続でき軽量の
材料からつくられた第一及び第二取りはずし自在カバー
手段であって、完全に取りはずして前記モジュールの修
理を行なうことができるように取りつけられた第一及び
第二取りはずし自在カバー手段と、前記プリント基板を
相互に電気接続する保護端部キャップを持つ第一端部接
続手段と、内部に多数の入／出力ピンを持つ第二端部接
続手段であって、前記プリント基板の前記リード線の内
部に位置しかつ前記リード線と接続されていて、モジュ
ール動作時には電力を供給しかつ電気信号の入／出力を
行うための第二端部接続手段を有することを特徴とする
モジュールを提供せんとするものである。
［実施例］ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
第１図は、高密度超小形電子モジュール１の直角方向分
解図である。このモジュール１は、２枚のプリント基板
５及び５′から成る。第一のプリント基板５は、図示の
如く、平面状横方向表面６を持つ。この平面状横方向表
面６の上に、多数の超小形電子チップのパッケージ７が
載置されている。第一のプリント基板５の横方向表面上
に、上記の多数の超小形電子チップパッケージが直線状
に配置されている。プリント基板５の一端部には入／出
力ストリップ９がある。入／出力ストリップ９は、モジ
ュール１の動作時に電源からの供給電圧及び信号の入力
及び出力を可能にする。プリント基板５は、更にヒート
シンク11を有する。ヒートシンク11はプリント基板５の
反対側横方向表面６′に積層されている。更に、第二の
プリント基板５′が図示されている。この第二のプリン
ト基板５′とそのヒートシンクとは、モジュール組立時
に、プリント基板５に対して背面と背面を合わせて（ヒ
ートシンクとヒートシンクとを合わせて）配置される。
第二のヒートシンク11′を持つ第二のプリント基板５′
は、第３図に示すように、２枚の取り外し自在のカバー
13がプリント基板５及びプリント基板５′に載置された
後に、相互接続される。各チップのパッケージ自身が個
別に気密封止されているので、取り外し自在のカバー13
は気密に封止されない。更に、モジュール１の動作寿命
中を通じて、保守の目的で上記の２枚のカバー13を取り
外し、超小形電子チップパッケージ７を容易に迅速に交
換できる。取り外し自在のカバー13は、上部カバー13を
貫通し下部カバーにねじ込まるれるねじによって所定位
置に保持される。多数のピン・コネクタ19を持つ背面板
端部キャップ15及び前端部コネクタ17は、ヒートシンク
11及び11′を貫通するピンによって所定位置に保持され
る。前端部コネクタ17は、第一のプリント基板５の端縁
部コンタクト９及び第２のプリント基板５′の端縁部コ
ンタクト９′と直接に電気接続される。
解図である。このモジュール１は、２枚のプリント基板
５及び５′から成る。第一のプリント基板５は、図示の
如く、平面状横方向表面６を持つ。この平面状横方向表
面６の上に、多数の超小形電子チップのパッケージ７が
載置されている。第一のプリント基板５の横方向表面上
に、上記の多数の超小形電子チップパッケージが直線状
に配置されている。プリント基板５の一端部には入／出
力ストリップ９がある。入／出力ストリップ９は、モジ
ュール１の動作時に電源からの供給電圧及び信号の入力
及び出力を可能にする。プリント基板５は、更にヒート
シンク11を有する。ヒートシンク11はプリント基板５の
反対側横方向表面６′に積層されている。更に、第二の
プリント基板５′が図示されている。この第二のプリン
ト基板５′とそのヒートシンクとは、モジュール組立時
に、プリント基板５に対して背面と背面を合わせて（ヒ
ートシンクとヒートシンクとを合わせて）配置される。
第二のヒートシンク11′を持つ第二のプリント基板５′
は、第３図に示すように、２枚の取り外し自在のカバー
13がプリント基板５及びプリント基板５′に載置された
後に、相互接続される。各チップのパッケージ自身が個
別に気密封止されているので、取り外し自在のカバー13
は気密に封止されない。更に、モジュール１の動作寿命
中を通じて、保守の目的で上記の２枚のカバー13を取り
外し、超小形電子チップパッケージ７を容易に迅速に交
換できる。取り外し自在のカバー13は、上部カバー13を
貫通し下部カバーにねじ込まるれるねじによって所定位
置に保持される。多数のピン・コネクタ19を持つ背面板
端部キャップ15及び前端部コネクタ17は、ヒートシンク
11及び11′を貫通するピンによって所定位置に保持され
る。前端部コネクタ17は、第一のプリント基板５の端縁
部コンタクト９及び第２のプリント基板５′の端縁部コ
ンタクト９′と直接に電気接続される。
第２図は、取り外し自在のカバー13を取り外したプリン
ト基板５の平面図である。ここに開示したプリント基板
５は、個々に気密封止された多数の超小形電子チップパ
ッケージ７が取り付けられた第１面６及びヒートシンク
11を持つ。図示した特定の実施例では、プリント基板５
はコンピュータの形である。列１は、ゲートアレイチッ
プ20が直線状に配置された集合体である。列２は、PROM
S（プログラム可能読出し専用メモリ）21及びマルチプ
ライアの直線状配列体である。列３は、バッファ及びド
ライバ22の列である。列４は、ランダム・アクセス・メ
モリ即ちRAM23の列である。最後に、列５は、バッフ
ァ、ドライバ及び入／出力チップ24の直線状配列体であ
る。減結合キャパシタ25を直線状に配列したものが数列
図示されている。上記のチップは、多層プリント基板５
の内部の接続回路の下部の基板を介して相互に接続され
ている。入／出力ピン９は、前端部コネクタ17の内部に
ある多数のピン19と接続されている。予め試験済で、バ
ーンインされ実装したチップ７を利用して、上記コンピ
ュータと第二のプリント基板５′とを背中合わせに取り
付けることにより、より多数のメモリ（RAM）を組込ん
で、軍用規格の用途に利用できるようにすることができ
る。
ト基板５の平面図である。ここに開示したプリント基板
５は、個々に気密封止された多数の超小形電子チップパ
ッケージ７が取り付けられた第１面６及びヒートシンク
11を持つ。図示した特定の実施例では、プリント基板５
はコンピュータの形である。列１は、ゲートアレイチッ
プ20が直線状に配置された集合体である。列２は、PROM
S（プログラム可能読出し専用メモリ）21及びマルチプ
ライアの直線状配列体である。列３は、バッファ及びド
ライバ22の列である。列４は、ランダム・アクセス・メ
モリ即ちRAM23の列である。最後に、列５は、バッフ
ァ、ドライバ及び入／出力チップ24の直線状配列体であ
る。減結合キャパシタ25を直線状に配列したものが数列
図示されている。上記のチップは、多層プリント基板５
の内部の接続回路の下部の基板を介して相互に接続され
ている。入／出力ピン９は、前端部コネクタ17の内部に
ある多数のピン19と接続されている。予め試験済で、バ
ーンインされ実装したチップ７を利用して、上記コンピ
ュータと第二のプリント基板５′とを背中合わせに取り
付けることにより、より多数のメモリ（RAM）を組込ん
で、軍用規格の用途に利用できるようにすることができ
る。
第３図は、モジュール１の断面図であり、２つのプリン
ト基板５、５′から成る構造を示す。この構造の場合、
第一のプリント基板５の上部には多数の個別に気密封止
されたチップパッケージ７がある。プリント基板５の下
面にはヒートシンク11′が積層されている。第二のプリ
ント基板５′もヒートシンク11′を持ち、２枚の基板は
一連の接続ねじまたは取り付けねじ14を介して一体に接
続される。端部キャップ15によって、２枚のプリント基
板５及び５′の電気接続を行うクロスオーバ接続手段18
が機械的に保護される。多数の入／出力ピン19を持つ前
端部コネクタ19が、両プリント基板５及び５′を接続し
ている。複数の可撓性コネクタ・リボン16によって、基
板５及び５′上の端縁接続部９及び９′とコネクタ17の
ピン19とが接続される。取り外し自在のカバーが、プリ
ント基板とそれぞれの基板のヒートシンクを貫通する取
り付けねじ14によって、所定位置に保持されている。第
３図に示す各個のチップパッケージ７の交換が必要にな
ったときには、取り付けねじ14をはずし、次いで取り外
し自在のカバー13の一方を取り除いて一方のプリント基
板５または５′を露出させる。欠陥があることが判明し
たチップパッケージを効率良く除去し、取り外し自在の
カバー13の再配置及び取り付けねじ14の再取り付けによ
って、モジュール１を再び組立てることができる。
ト基板５、５′から成る構造を示す。この構造の場合、
第一のプリント基板５の上部には多数の個別に気密封止
されたチップパッケージ７がある。プリント基板５の下
面にはヒートシンク11′が積層されている。第二のプリ
ント基板５′もヒートシンク11′を持ち、２枚の基板は
一連の接続ねじまたは取り付けねじ14を介して一体に接
続される。端部キャップ15によって、２枚のプリント基
板５及び５′の電気接続を行うクロスオーバ接続手段18
が機械的に保護される。多数の入／出力ピン19を持つ前
端部コネクタ19が、両プリント基板５及び５′を接続し
ている。複数の可撓性コネクタ・リボン16によって、基
板５及び５′上の端縁接続部９及び９′とコネクタ17の
ピン19とが接続される。取り外し自在のカバーが、プリ
ント基板とそれぞれの基板のヒートシンクを貫通する取
り付けねじ14によって、所定位置に保持されている。第
３図に示す各個のチップパッケージ７の交換が必要にな
ったときには、取り付けねじ14をはずし、次いで取り外
し自在のカバー13の一方を取り除いて一方のプリント基
板５または５′を露出させる。欠陥があることが判明し
たチップパッケージを効率良く除去し、取り外し自在の
カバー13の再配置及び取り付けねじ14の再取り付けによ
って、モジュール１を再び組立てることができる。
第４図は、単一セラミック層チップパッケージの平面図
であり、チップは適正な位置に位置しているがカバーの
ない状態を示している。導体の扇形パターン８を図示し
てあるが、扇形パターンの上部に付着される金属層及び
誘電材料層は図示されていない。扇形の導体パターン８
はチップ４の端縁部から始まり、中心間距離が６ミルと
近接配置されている。中心間距離が10ミルになるように
扇形にし、少しの間はこの間隔に保たれる。パターンは
更に扇形に拡がり続けて、電気的試験に適した間隔、一
般的には中心間距離20ミリに拡がる。間隔が上記のよう
に広くなれば、パッケージの試験器具による試験が容易
になり、バーンインも容易になる。試験及びバーンイン
後、セラミック２に背後からレーザを照射し、10ミルか
ら20ミルに拡がっている扇形パターン部分を切り落とし
廃棄すれば、10ミルのピッチで外部にリード線が８が延
びるチップパッケージ５が得られる。このようにして得
られた小さなパッケージは、例えばプリント基板の如き
多層接続構造体から成る次のレベルの接続体にワイヤ接
合するための間隔の狭いボンディングパッドを持つもの
である。
であり、チップは適正な位置に位置しているがカバーの
ない状態を示している。導体の扇形パターン８を図示し
てあるが、扇形パターンの上部に付着される金属層及び
誘電材料層は図示されていない。扇形の導体パターン８
はチップ４の端縁部から始まり、中心間距離が６ミルと
近接配置されている。中心間距離が10ミルになるように
扇形にし、少しの間はこの間隔に保たれる。パターンは
更に扇形に拡がり続けて、電気的試験に適した間隔、一
般的には中心間距離20ミリに拡がる。間隔が上記のよう
に広くなれば、パッケージの試験器具による試験が容易
になり、バーンインも容易になる。試験及びバーンイン
後、セラミック２に背後からレーザを照射し、10ミルか
ら20ミルに拡がっている扇形パターン部分を切り落とし
廃棄すれば、10ミルのピッチで外部にリード線が８が延
びるチップパッケージ５が得られる。このようにして得
られた小さなパッケージは、例えばプリント基板の如き
多層接続構造体から成る次のレベルの接続体にワイヤ接
合するための間隔の狭いボンディングパッドを持つもの
である。
これらのチップパッケージは、プリント基板上に横長の
ボンディングパッドがあるので、数回にわたってプリン
ト基板に取り付け、交換し、再接合することができ、得
られるモジュールのチップ間の線のキャパシタンスは大
面積のプリント基板上に中心間距離20ミルのリード線を
設けたパッケージの持つキャパシタンスの約半分であ
る。電力の大部分はチップの出力バファで消散し、従っ
て回路全体の熱を消散は半分に低下する。
ボンディングパッドがあるので、数回にわたってプリン
ト基板に取り付け、交換し、再接合することができ、得
られるモジュールのチップ間の線のキャパシタンスは大
面積のプリント基板上に中心間距離20ミルのリード線を
設けたパッケージの持つキャパシタンスの約半分であ
る。電力の大部分はチップの出力バファで消散し、従っ
て回路全体の熱を消散は半分に低下する。
第５図に上記の如き扇形構造の４つを平面図で示す。図
に示すように、４個の独立したパッケージを同時に製造
できる。
に示すように、４個の独立したパッケージを同時に製造
できる。
第６図は、同一のセラミック基板上に形成した複数のチ
ップパッケージの平面図である。扇形パターン８、これ
に続く誘電層９、及びシールリング10を図示してある。
図中、二つのパターンにはチップが取り付けられ、パタ
ーンの一つにはチップ上のシールリングにハンダづけさ
れた中空セラミック製カバー11が取り付けられるように
図示してある。このバッチ式製造法によれば、組立コス
トが低くなる。全部のカバーを取り付けた後、各パッケ
ージを分離して試験し、小さな最終寸法に切断する。
ップパッケージの平面図である。扇形パターン８、これ
に続く誘電層９、及びシールリング10を図示してある。
図中、二つのパターンにはチップが取り付けられ、パタ
ーンの一つにはチップ上のシールリングにハンダづけさ
れた中空セラミック製カバー11が取り付けられるように
図示してある。このバッチ式製造法によれば、組立コス
トが低くなる。全部のカバーを取り付けた後、各パッケ
ージを分離して試験し、小さな最終寸法に切断する。
第７図に、ヒートシンク11を持つ多層プリント基板５の
断面図並びにワイヤ接合体26及び28を介してチップ４と
外部回路とを完全に接続した二つのチップパッケージ７
の断面図を示す。プリント基板５の上には、それぞれ独
立したチップパッケージ７がある。各チップパッケージ
７の基部はセラミックの単一層２でできていて、半導体
材料から成るチップ４を取り付ける取り付けパッド３が
上記のセラミック層２の上にある。気密封止試験及びバ
ーンインの後に、パッケージ７をプリント基板５の上に
取り付ける。セラミック基板２の上に積層された扇形リ
ード線によって、ワイヤ接合部26を備えたチップ４と接
続され更にワイヤ接合部28を介して、ボンディングパッ
ド29に接続されて外部回路に接続される。
断面図並びにワイヤ接合体26及び28を介してチップ４と
外部回路とを完全に接続した二つのチップパッケージ７
の断面図を示す。プリント基板５の上には、それぞれ独
立したチップパッケージ７がある。各チップパッケージ
７の基部はセラミックの単一層２でできていて、半導体
材料から成るチップ４を取り付ける取り付けパッド３が
上記のセラミック層２の上にある。気密封止試験及びバ
ーンインの後に、パッケージ７をプリント基板５の上に
取り付ける。セラミック基板２の上に積層された扇形リ
ード線によって、ワイヤ接合部26を備えたチップ４と接
続され更にワイヤ接合部28を介して、ボンディングパッ
ド29に接続されて外部回路に接続される。
第８図は、ヒートシンク11を持つプリント基板５の内部
並びにワイヤ接合部26を介して金属製扇形回路８に接続
されたチップ４を持つセラミックス層２の断面図であ
る。金属から成る回路８は外部ワイヤ接合28を介してボ
ンディングパッド29に接続され、外部ワイヤ接合部28は
多層基板５の上部の種々の位置に動かすことができる。
第８図の断面図は、一連の積層した金属、誘電材及びハ
ンダを利用してセラミック２の上に載置されている個々
の気密封止チップパッケージ７のためのセラミック製カ
バー12の接続を示す。単一セラミック層２は、まず扇形
金属線８の層を形成され、次いでその上に誘電材料27の
層を形成される。誘電材料27の上には、金属層31があ
る。金属層31によって金属面が形成され、この金属面上
に中空セラミックカバー12がハンダづけされ、カバー12
自身の金属層33は再流動時にハンダ32によって金属層31
にハンダづけされるカバーの開口端へり部分に付着され
る。カバーのハンダによる取り付け法は周知であり、チ
ップ４を損なうことのないよう充分に低い再流動温度で
行われる。第８図に示す構造は、単一層のセラミックを
使用して金属層及び誘電材料層を相互に接続し各チップ
４毎に個々に独立した気密封止構造を形成する点で、従
来法には見られない特異な特徴を持つ。大きなパッケー
ジ寸法のまま試験を行い、パッケージを小寸法部分に分
割してから最終組立を行う。従来法の多層セラミック構
造を利用した場合には、硬い工具による加工が必要であ
るために、設計変更は容易ではなかった。即ち、個別に
気密封止されたチップパッケージ７を持つモジュール１
を用いれば、気密封止を破ることなく修理及び保守がで
きる。
並びにワイヤ接合部26を介して金属製扇形回路８に接続
されたチップ４を持つセラミックス層２の断面図であ
る。金属から成る回路８は外部ワイヤ接合28を介してボ
ンディングパッド29に接続され、外部ワイヤ接合部28は
多層基板５の上部の種々の位置に動かすことができる。
第８図の断面図は、一連の積層した金属、誘電材及びハ
ンダを利用してセラミック２の上に載置されている個々
の気密封止チップパッケージ７のためのセラミック製カ
バー12の接続を示す。単一セラミック層２は、まず扇形
金属線８の層を形成され、次いでその上に誘電材料27の
層を形成される。誘電材料27の上には、金属層31があ
る。金属層31によって金属面が形成され、この金属面上
に中空セラミックカバー12がハンダづけされ、カバー12
自身の金属層33は再流動時にハンダ32によって金属層31
にハンダづけされるカバーの開口端へり部分に付着され
る。カバーのハンダによる取り付け法は周知であり、チ
ップ４を損なうことのないよう充分に低い再流動温度で
行われる。第８図に示す構造は、単一層のセラミックを
使用して金属層及び誘電材料層を相互に接続し各チップ
４毎に個々に独立した気密封止構造を形成する点で、従
来法には見られない特異な特徴を持つ。大きなパッケー
ジ寸法のまま試験を行い、パッケージを小寸法部分に分
割してから最終組立を行う。従来法の多層セラミック構
造を利用した場合には、硬い工具による加工が必要であ
るために、設計変更は容易ではなかった。即ち、個別に
気密封止されたチップパッケージ７を持つモジュール１
を用いれば、気密封止を破ることなく修理及び保守がで
きる。
【図面の簡単な説明】 第１図は、直交方向に分解した高密度超小形電子モジュ
ールの分解図である。 第２図は、完全に組立てた状態の高密度超小形電子モジ
ュールの平面図である。 第３図は、高密度超小形電子モジュールの断面図であ
る。 第４図は、チップパッケージに収納される第１の層の導
線の扇形パターンの代表的な幾つかの例を示す平面図で
ある。 第５図は、チップパッケージの平面図であり、ピッチの
異なる分離した扇形パターンの導体を持つパッケージを
示す。 第６図は、複数のチップパッケージの平面図であり、チ
ップ取り付け、カバー取り付け（気密封止）を含む、完
成に至る迄の異なる処理段階を示してある。 第７図は、多層プリント基板の断面図であり、セラミッ
クチップのパッケージをワイヤボンディングパッドに接
続した状態を示してある。 第８図は、個々のチップパッケージのセラミック基板部
分とカバーとの間の気密封止部の断面図である。 １……モジュール ５……多層プリント基板 ７……超小形電子チップ ８……リード部（扇形パターン） ９……ストリップ 11……ヒートシンク 13……取り外し自在のカバー 14……取り付けねじ 15……プリント基板 17……第二端部コネクタ 19……入／出力ピン 26……ワイヤ接合部 29……ボンディングパッド
ールの分解図である。 第２図は、完全に組立てた状態の高密度超小形電子モジ
ュールの平面図である。 第３図は、高密度超小形電子モジュールの断面図であ
る。 第４図は、チップパッケージに収納される第１の層の導
線の扇形パターンの代表的な幾つかの例を示す平面図で
ある。 第５図は、チップパッケージの平面図であり、ピッチの
異なる分離した扇形パターンの導体を持つパッケージを
示す。 第６図は、複数のチップパッケージの平面図であり、チ
ップ取り付け、カバー取り付け（気密封止）を含む、完
成に至る迄の異なる処理段階を示してある。 第７図は、多層プリント基板の断面図であり、セラミッ
クチップのパッケージをワイヤボンディングパッドに接
続した状態を示してある。 第８図は、個々のチップパッケージのセラミック基板部
分とカバーとの間の気密封止部の断面図である。 １……モジュール ５……多層プリント基板 ７……超小形電子チップ ８……リード部（扇形パターン） ９……ストリップ 11……ヒートシンク 13……取り外し自在のカバー 14……取り付けねじ 15……プリント基板 17……第二端部コネクタ 19……入／出力ピン 26……ワイヤ接合部 29……ボンディングパッド
Claims (5)
- 【請求項１】完全に取り外し可能なカバーを持ち、キャ
パシタンスが小さく電力の消散が少なく、高クロックレ
ートで動作可能な多チップ高密度軽量モジュールであっ
て、少なくとも１組の多層プリント基板から成り、該多
層プリント基板が、完全に囲繞され個々に気密封止され
前記プリント基板上に取りつけられた多数の超小形電子
チップパッケージであって、超小形電子チップを受容し
保持するに充分な領域を持つ単一層の絶縁材料と、所定
の間隔で扇形に拡がるように前記プリント基板上の基板
ボンディングパッドにワイヤ接合されている多数本の導
電性チップリード線とを持つ超小形電子チップパッケー
ジと、前記多層プリント基板の内部上層に重ねた複数の
導電性接続手段であって、前記ボンディングパッド及び
前記ワイヤ接合部を介して個々のチップパッケージを相
互接続して前記プリント基板上で電気回路を形成させる
複数の導電性接続手段と、前記電気回路に電気信号を入
力しかつ前記電気回路から電気信号を出力させる多数の
入／出力電気信号伝達基板リード線と、前記モジュール
の動作中に前記超小形電子チップで発生する熱を伝える
ように前記プリント基板の全表面積にわたって拡がりか
つ前記プリント基板の互いに反対の２つの側部を越えて
延びて、前記基板をその外側に位置するヒートシンク手
段に接続できるよう配置されているヒートシンク手段と
から成り、前記モジュールは、更に、複数のねじつき手
段を介して相互に接続でき軽量の材料からつくられた第
一及び第二取りはずし自在カバー手段であって、完全に
取りはずして前記モジュールの修理を行なうことができ
るように取りつけられた第一及び第二取りはずし自在カ
バー手段と、前記プリント基板を相互に電気接続する保
護端部キャップを持つ第一端部接続手段と、内部に多数
の入／出力ピンを持つ第二端部接続手段であって、前記
プリント基板の前記リード線の内部に位置しかつ前記リ
ード線と接続されていて、モジュール動作時には電力を
供給しかつ電気信号の入／出力を行うための第二端部接
続手段を有することを特徴とするモジュール。 - 【請求項２】超小形電子チップパッケージが、更に、正
方形の絶縁材料層を有し、絶縁材料層の中央部に超小形
電子チップを受容し保持する取り付け区域があり、絶縁
材料層上の取り付け区域の周囲に超小形電子チップのた
めの多数のリード線が絶縁材料層の中央部に位置し絶縁
材料層の端縁部にまで延びるように配置されていること
を特徴とする特許請求の範囲第１項に記載の多チップ高
密度軽量モジュール。 - 【請求項３】完全に取り外し可能なカバーを持ち、キャ
パシタンスが小さく電力の消散が少なく高クロックレー
トで動作可能であり、更にプリント基板と組み合わせた
特許請求の範囲第１項に記載の多チップ高密度軽量モジ
ュールであって、多数の完全に囲繞され個別に封止され
た超小形電子チップパッケージが５列（即ち、第１列、
第２列、第３列、第４列及び第５列）に並べられてプリ
ント基板上に配置されており、各列が類似の特性及び形
状の複数のセラミック製チップパッケージから成ること
を特徴とするモジュール。 - 【請求項４】第１列が直線状に並んだ複数のゲートアレ
イ超小形電子チップパッケージから成り、第２列が直線
状に並んだ複数のプログラム可能な読出し専用メモリの
超小形電子チップパッケージから成り、第３列が直線状
に並んだ複数のバッファの超小形電子チップパッケージ
から成り、第４列が直線状に並んだ複数の読出し専用メ
モリの超小形電子チップパッケージから成り、第５列が
直線状に並んだ複数の入／出力超小形電子パッケージか
ら成り、第１列から第５列までのパッケージ列がコンピ
ュータを形成するように接続されていることを特徴とす
る特許請求の範囲第３項に記載のモジュール。 - 【請求項５】絶縁材料の単一層を長方形に切断し、切断
した絶縁材料には超小形電子チップを受容し保持する取
り付け区域を設け、所定間隔で多数の導電性リード線の
層を形成し、間隔の調整によりリード線の位置と超小形
電子チップのボンディングパッドの位置とを合致させる
ようにし、リード線はチップのボンディングパッドから
拡がるように延伸させて間隔を広くすることによりプリ
ント基板へのワイヤ接続を容易にし、リード線は更に扇
形に拡がって試験のためのテスト・ソケットに接続さ
れ、リード線パターンを覆う導電層を付着して、多数の
リード線を短絡させることなく該誘電層上に密封リング
金属層を付着し、取り付け区域の絶縁材料層上に超小形
電子チップを植設し、ワイヤ接合部を介して多数の第一
導電性リード線に超小形電子チップを接続し、超小形電
子チップを気密封止されたカバーで覆って、カバーを密
封金属リング層に溶着し、絶縁材料層を背面からレーザ
で照射することによりリード線の扇形部分を切り取って
適宜な試験に適合できるようにワイヤ接合間隔を広げる
ことを特徴とする超小形電子チップパッケージの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US878102 | 1986-06-25 | ||
| US06/878,102 US4730232A (en) | 1986-06-25 | 1986-06-25 | High density microelectronic packaging module for high speed chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6314463A JPS6314463A (ja) | 1988-01-21 |
| JPH06103730B2 true JPH06103730B2 (ja) | 1994-12-14 |
Family
ID=25371384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159565A Expired - Lifetime JPH06103730B2 (ja) | 1986-06-25 | 1987-06-25 | 高密度超小形電子モジュ−ル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4730232A (ja) |
| JP (1) | JPH06103730B2 (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224045A (ja) * | 1983-06-02 | 1984-12-15 | 松下電子工業株式会社 | ステムへの遮熱板の取付方法 |
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1987
- 1987-06-25 JP JP62159565A patent/JPH06103730B2/ja not_active Expired - Lifetime
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| US4730232A (en) | 1988-03-08 |
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