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JPH06103469B2 - Memory control circuit - Google Patents

Memory control circuit

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Publication number
JPH06103469B2
JPH06103469B2 JP60108688A JP10868885A JPH06103469B2 JP H06103469 B2 JPH06103469 B2 JP H06103469B2 JP 60108688 A JP60108688 A JP 60108688A JP 10868885 A JP10868885 A JP 10868885A JP H06103469 B2 JPH06103469 B2 JP H06103469B2
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JP
Japan
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data
error
register
output
bit
Prior art date
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暢彦 栗林
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、読出したデータのエラー検出訂正機能を持つ
メモリ制御回路に関し、メモリから読出したハミングチ
ェックビット付データに訂正不能なエラーが含まれてい
るときは、オペレータがそのことを認識し易いデータに
変換して出力するようにしたものである。
Description: TECHNICAL FIELD The present invention relates to a memory control circuit having a function of detecting and correcting an error in read data, in which data with a Hamming check bit read from a memory contains an uncorrectable error. If it is, the operator converts it into data that can be easily recognized and outputs it.

〔従来の技術〕[Conventional technology]

コンピュータの主記憶のようなメモリに格納されている
データがビットエラーを生じていればそれを訂正して出
力するために、ハミングコードを用いることがある。ハ
ミングコードを用いると、リードデータの2ビットエラ
ーを検出し、1ビットエラーを訂正することができる。
勿論、更に多数のビットエラーを検出し、エラー訂正す
るようにもできるが、このようにするとハミングコード
のビット数が大になるので、2ビットエラー検出、1ビ
ットエラー訂正とするのが一般的であり、2ビットエラ
ーになると訂正不可能となる。訂正不能のエラーが発生
すると、従来は訂正不能データをSVP(サービスプロ
セッサ)等の保守用表示装置にそのまま出力するか、
訂正不能データに代えてオール0またはオール1の特殊
データを該装置に出力する方法をとる。
If the data stored in the memory such as the main memory of the computer has a bit error, the Hamming code is sometimes used to correct and output the bit error. By using the Hamming code, it is possible to detect a 2-bit error in the read data and correct the 1-bit error.
Of course, a larger number of bit errors can be detected and the error can be corrected, but since the number of bits of the Hamming code becomes large in this case, it is common to use 2-bit error detection and 1-bit error correction. Therefore, if a 2-bit error occurs, it cannot be corrected. When an uncorrectable error occurs, conventionally, uncorrectable data is directly output to a maintenance display device such as SVP (service processor), or
Instead of uncorrectable data, special data of all 0s or all 1s is output to the device.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

しかしながら、の方法ではオペレータが保守用表示装
置を見てもどの部分が訂正不能データなのか判断できな
い。またの方法でも、例えばオール0が表示されてい
てもオール0というパターンは正常なデータにもよくあ
る(クリアされたもの等)ので、これと区別することが
困難で、試験ミスを生じ易い。本発明は、通常動作では
発生する確率が少なく、しかもオペレータが見ると訂正
不能データであることが容易に判る特定パターンを出力
するようにすることで上記の点を改善しようとするもの
である。
However, with this method, the operator cannot determine which part is uncorrectable data even when looking at the maintenance display device. Also in this method, for example, even if all 0s are displayed, the pattern of all 0s is often found in normal data (cleared data, etc.), so it is difficult to distinguish it from this, and test errors are likely to occur. The present invention is intended to improve the above points by outputting a specific pattern which is less likely to occur in normal operation and which can be easily seen by an operator as uncorrectable data.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、メモリ部から読みだしたハミングチェックビ
ット付きのデータのエラーを検出してエラービットを示
す出力を生じる回路と、 前記回路の出力により前記データの該当ビットを反転し
てエラー訂正する排他的オアゲート群と、 訂正不能エラーを示し且つ、メモリに通常書き込まれる
データとしては発生する確率が低く且つ表示若しくは印
字された場合に訂正不能エラーを示すと認識し易い特定
データを格納するレジスタと、 訂正不能なエラー発生時には前記メモリ部から読みだし
たデータを代えて、前記レジスタの特定データを前記排
他的オアゲート群へ入力するセレクタと、 前記排他的オアゲート群の出力がセットされる最終出力
レジスタとを備え、 少なくとも訂正不能なエラー発生時には前記最終出力レ
ジスタの内容を保守用表示装置に出力するようにしたこ
とを特徴とするものである。
The present invention relates to a circuit that detects an error in data with a Hamming check bit read from a memory unit and generates an output indicating an error bit, and an exclusive circuit that inverts the corresponding bit of the data by the output of the circuit to correct the error. OR gate group, and a register for storing specific data which indicates an uncorrectable error, has a low probability of occurring as data normally written in the memory, and is easily recognized as an uncorrectable error when displayed or printed, A selector for inputting specific data of the register to the exclusive OR gate group instead of the data read from the memory unit when an uncorrectable error occurs, and a final output register to which the output of the exclusive OR gate group is set. Maintain the contents of the final output register at least when an uncorrectable error occurs It is characterized in that so as to output to the display device.

〔作用〕[Action]

訂正不能エラーが発生したときに、そのデータに代えて
XDBEEである特定パターンを出力すると、このデー
タの発生確率は、オール0やオール1などのクリヤ、初
期設定、などで頻繁に発生するものとは異なり、極めて
小さいので(4ビット16進コードであるからその1つが
でる確率は16-4)、オペレータ(保守用員)が同じパタ
ーンの正常データを訂正不能データと誤判断するケース
は極めて稀になる。しかも、上記の特定パターンDBEEは
ダブル・ビット・エラー(Double Bit Error)の頭文字
を使用しているので、オペレータによる認識(記憶)が
し易い利点がある。以下、図示の実施例を参照しながら
これを詳細に説明する。
When an uncorrectable error occurs, if a specific pattern that is XDBEE is output instead of the data, the probability of occurrence of this data is that it frequently occurs due to clear such as all 0 or all 1 or initial setting. However, since it is a very small value (because it is a 4-bit hexadecimal code, the probability that one of them will be 16 -4 ), it is extremely rare for an operator (maintenance staff) to mistakenly judge normal data of the same pattern as uncorrectable data. become. Moreover, since the above-mentioned specific pattern DBEE uses the acronym for Double Bit Error, there is an advantage that the operator can easily recognize (memorize). Hereinafter, this will be described in detail with reference to the illustrated embodiment.

〔実施例〕〔Example〕

第1図は本発明の一実施例を示すメモリ制御回路のブロ
ック図である。MEMはメモリセルアレイ、デコーダ、セ
ンス/ライトアンプなどからなるメモリ本体部、R1はラ
イト(書込み)制御用のレジスタで、1,0の一方がセッ
トされてメモリMEMを書込みモードに、また他方がセッ
トされて読取りモードにする。R2はリード(R;読取り)
/ライト(W)アドレスをセットされるレジスタ、DIN
0、同1は入力データ(ライトデータ)DINをセットされ
るレジスタ、HMGENは入力データに対するハミングコー
ド(ハミングチェックビット)を発生する回路、HCIN1
は該ハミングコードをセットされるレジスタである。ま
たDOUT0、同1はメモリMEMから読出したデータ(リード
データ)をセットされるレジスタ、HC0、同1はメモリM
EMから読出したハミングコードをセットされるレジスタ
である。HMSGはメモリMEMから読出したデータとハミン
グコードからシンドロームビットを発生する回路、PGは
該データからパリティビットを発生する回路、HS、P1は
これらのハミングシンドローム、およびパリティをセッ
トされるレジスタである。HSDECはハミングシンドロー
ムを入力されて訂正可能エラー、訂正不可能エラー、正
解データの3状態を判定し、コレクション情報を作成す
るデコーダであり、その出力はデータ訂正回路DCC、ハ
ミングコード訂正回路HCC、ハミングエラービットロジ
ック回路MHEBL、およびパリティ訂正回路PCCへ送られ
る。DOUT2は訂正後のリードデータがセットされるレジ
スタ、HC2は訂正後のハミングコードがセットされるレ
ジスタ、EBLはエラービット位置情報がセットされるレ
ジスタ、そしてP2は訂正後のパリティビットがセットさ
れるレジスタである。
FIG. 1 is a block diagram of a memory control circuit showing an embodiment of the present invention. MEM is a memory body including a memory cell array, a decoder, and a sense / write amplifier, R1 is a register for write (write) control, and one of 1, 0 is set to set the memory MEM in the write mode and the other is set. To read mode. R2 is read (R; read)
/ Register to which write (W) address is set, DIN
0 and 1 are registers to which input data (write data) DIN is set, HMGEN is a circuit that generates a humming code (humming check bit) for the input data, HCIN1
Is a register in which the Hamming code is set. Also, DOUT0 and 1 are registers to which data (read data) read from the memory MEM is set, and HC0 and 1 are memory M.
This is the register to which the Hamming code read from EM is set. HMSG is a circuit that generates a syndrome bit from the data read from the memory MEM and a Hamming code, PG is a circuit that generates a parity bit from the data, and HS and P1 are registers to which these Hamming syndromes and parity are set. HSDEC is a decoder that receives Hamming syndrome, determines correctable error, uncorrectable error, and correct data, and creates collection information. Its output is data correction circuit DCC, Hamming code correction circuit HCC, Hamming. It is sent to the error bit logic circuit MHEBL and the parity correction circuit PCC. DOUT2 is the register where the corrected read data is set, HC2 is the register where the corrected Hamming code is set, EBL is the register where the error bit position information is set, and P2 is the corrected parity bit. It is a register.

先ず、一般的なメモリのリード、ライト制御を説明する
に、ライト時にはライトイネーブルWEがH(ハイ)レベ
ルになり、レジスタR2には書込み先アドレスがセットさ
れ、そしてデータ入力バスから入力されたライトデータ
が入力レジスタDIN0にセットされる。このレジスタDIN0
にセットされたライトデータは次のサイクルで次段の入
力レジスタDIN1に転送されるが、ハミングジェネレーシ
ョン回路HM GENへも加えられ該回路はライトデータか
らハミングチェックビットを作成してこれをハミングチ
ェックレジスタHCIN1にセットする。その次のサイクル
でレジスタDIN1,HCIN1の内容(ハミングチェックビット
付データ)がメモリMEMに書込まれる。
First, to explain general read / write control of memory, the write enable WE becomes H (high) level at the time of writing, the write destination address is set in the register R2, and the write input from the data input bus is performed. Data is set in input register DIN0. This register DIN0
The write data set to is transferred to the input register DIN1 of the next stage in the next cycle, and is also added to the humming generation circuit HM GEN, which creates a humming check bit from the write data and uses it for the hamming check register. Set to HCIN1. In the next cycle, the contents of the registers DIN1 and HCIN1 (data with Hamming check bit) are written in the memory MEM.

リード時にはWEがL(ロー)レベルになり、また読出し
アドレスがレジスタR2にセットされ、これらにより読出
しが行なわれてメモリMEMからのリードデータはレジス
タDOUT0にセットされ、またそのハミングチェックビッ
トはハミングチェックレジスタHC0にセットされる。こ
れらは次のサイクルで次段のレジスタDOUT1,HC1にシフ
トされるが、このときハミングシンドロームジェネレー
タHMSGはリードデータとハミングチェックビットからシ
ンドロームデータを作成し、これをハミングシンドロー
ムレジスタHSにセットする。またパリティジェネレータ
PGはリードデータからパリティビットを作成し、これを
パリティビットレジスタP1にセットする。
At the time of reading, WE becomes L (low) level, the read address is set in the register R2, the read is performed by these, the read data from the memory MEM is set in the register DOUT0, and the humming check bit is humming check. It is set in register HC0. These are shifted to the registers DOUT1 and HC1 of the next stage in the next cycle. At this time, the Hamming syndrome generator HMSG creates the syndrome data from the read data and the Hamming check bit and sets it in the Hamming syndrome register HS. Also a parity generator
The PG creates a parity bit from the read data and sets it in the parity bit register P1.

ハミングシンドロームデコーダHS DECはレジスタHS内
のハミングシンドロームからリードデータが正解データ
であるか、訂正可能なエラー(本例では1ビットエラ
ー)を含むデータであるか、更には訂正不能なエラー
(同、2ビット以上のエラー)を含むデータであるかを
判別し、その3通りの判定結果およびコレクション情報
を出力する。この判定結果およびコレクション情報に基
づきデータコレクション回路DCC、ハミングコレクショ
ン回路HCC、パリティコレクション回路PCCはそれぞれの
訂正を行なう。
The Hamming syndrome decoder HS DEC determines whether the read data from the Hamming syndrome in the register HS is correct data, a data including a correctable error (1 bit error in this example), or an uncorrectable error (same as above). It is determined whether the data includes an error of 2 bits or more), and the three types of determination results and collection information are output. The data correction circuit DCC, the Hamming correction circuit HCC, and the parity correction circuit PCC make respective corrections based on the determination result and the collection information.

第2図はこのうち本発明に関係のあるデータコレクショ
ン回路DCCとその周辺を示す詳細図で、これらはセレク
タSEL及びリードデータの各ビットに挿入される排他オ
アゲートEOR、デコーダHSDECの出力によりエラーバイト
を示す出力を生じるデコーダDEC1、同エラービットを示
す出力を生じるデコーダDEC2、およびこれらのデコーダ
DEC1,DEC2の出力を受け排他オアゲートと同数設けられ
るアンドゲートANDからなる。
FIG. 2 is a detailed diagram showing the data collection circuit DCC and its peripherals related to the present invention. These are the error byte due to the output of the exclusive OR gate EOR inserted in each bit of the read data and the decoder HSDEC. A decoder DEC 1 that produces an output that indicates, a decoder DEC 2 that produces an output that indicates the same error bit, and these decoders
It consists of AND gates AND, which are provided in the same number as the exclusive OR gates, receiving the outputs of DEC 1 and DEC 2 .

動作を説明すると、訂正可能なエラーのときは、例えば
リードデータは16ビットつまり2バイトとしてそのエラ
ーバイトがDEC1により示され、バイト内エラービットが
DEC2により示され、共にエラーのビット(従ってこのビ
ットがエラー)に対応するアンドゲートANDの出力が
1、他のアンドゲートの出力は0になる。訂正可能なエ
ラーのときセレクタSELはDOUT1からのリードデータを選
択し、従って本例では16ビットのリードデータが16個の
排他オアゲートEORの一方の入力に加わる。排他オアゲ
ートは一方の入力が0のときスルー、1のときインバー
タになるからアンドゲートANDの出力が1の排他オアゲ
ートEORのみリードデータビットを反転し、こうしてエ
ラー訂正が行なわれる。これに対し、訂正不能エラーが
発生するとデコーダHSDECが出力する訂正不能エラー信
号は“1"になり、セレクタSELはレジスタDOUT1に代えて
特定データレジスタR3を選択して特定データXDBEE
を出力する。またこのとき該デコーダHSDECの出力する
訂正可能エラー信号は“0"になり、アンドゲートANDの
出力は0、従って排他オアゲートEORはスルーになり、
従って該特定データが最終出力レジスタDOUT2にセット
される。これはSVPに取込まれ、その表示部に表示され
る。正解データ時は訂正不能エラー信号および訂正可能
エラー信号が共に“0"であり、レジスタDOUT1のデータ
はそのままレジスタDOUT2にセットされる。
To explain the operation, in the case of a correctable error, for example, the read data is 16 bits, that is, 2 bytes, and the error byte is indicated by DEC 1.
The output of the AND gate AND, which is indicated by DEC 2 and corresponds to the bit in error (thus, this bit is in error), becomes 1 and the outputs of the other AND gates become 0. In the case of a correctable error, the selector SEL selects the read data from DOUT1, so that in this example, 16-bit read data is applied to one input of 16 exclusive OR gates EOR. The exclusive OR gate becomes through when one input is 0, and becomes an inverter when 1 is input. Therefore, only the exclusive OR gate EOR in which the output of the AND gate AND is 1 inverts the read data bit, and thus error correction is performed. On the other hand, when an uncorrectable error occurs, the uncorrectable error signal output from the decoder HSDEC becomes "1", and the selector SEL selects the specific data register R3 instead of the register DOUT1 and selects the specific data XDBEE.
Is output. At this time, the correctable error signal output from the decoder HSDEC becomes "0", the output of the AND gate AND becomes 0, and therefore the exclusive OR gate EOR becomes through,
Therefore, the specific data is set in the final output register DOUT2. This is taken into SVP and displayed on its display. At the time of correct data, both the uncorrectable error signal and the correctable error signal are “0”, and the data in the register DOUT1 is set in the register DOUT2 as it is.

特定データXDBEEは2進表示では従ってレジスタR3
中では1101,1011,1110,1110なる16ビットの2値符号で
あるが、SVPの表示部などでは文字「DBEE」として表示
される。データコレクション回路DCCではこの特定コー
ドをレジスタR3(この特定コードは一度定めれば後は変
える必要はないからPROMなどの不揮発性メモリとしても
よい)に予め保持しておいて、セレクタSELによって選
択出力する。因みに従来のように2進表示でオール0ま
たはオール1パターンを使用すると、16進表示ではX
0000またはXFFFFとなって一応の識別性を持たせ
ることができ、またゲートのオン、オフだけで該パター
ンを発生できるので特別なレジスタも必要ないが、この
パターンはクリア時等の正常動作時にも発生してしまう
のでダブルビットエラーなのか否か判定しにくい。この
点、本発明の特定コードXDBEEは一度覚えればこれ
は文字通りのダブルビットエラーであると想起するのは
容易であり、そして16進符号DBEEが通常動作時に発生す
る確率は1/65536であるので、正常データにより誤認す
る心配は殆んどない。
The specific data XDBEE is therefore displayed in binary in the register R3.
Among them, it is a 16-bit binary code 1101, 1011, 1110, 1110, but it is displayed as the character "DBEE" on the SVP display part. In the data collection circuit DCC, this specific code is held in advance in a register R3 (this specific code may be a non-volatile memory such as PROM since it does not need to be changed once it is determined), and is selected and output by the selector SEL. To do. By the way, if all 0 or all 1 pattern is used in binary display as in the past, X is displayed in hexadecimal display.
0000 or XFFFF can be used to provide some sort of distinctiveness, and since the pattern can be generated only by turning the gate on and off, no special register is required, but this pattern can be used even during normal operation such as clearing. Since it occurs, it is difficult to determine whether it is a double bit error. In this respect, it is easy to remember that the specific code XDBEE of the present invention is a literal double bit error once memorized, and the probability that the hexadecimal code DBEE occurs in normal operation is 1/65536. However, there is almost no concern about misidentification based on normal data.

〔発明の効果〕〔The invention's effect〕

以上述べたように本発明によれば、メモリ内のデータを
リードしてその中に訂正不能なエラーを有するデータが
ある場合、SVPに特定データDBEEが表示されるので、該
訂正不能なエラーを有するデータを探し出す試験時作業
が著しく簡易且つ効率的になる利点がある。
As described above, according to the present invention, when the data in the memory is read and there is data having an uncorrectable error in it, the specific data DBEE is displayed in the SVP. There is an advantage that the work at the time of testing for finding out the data possessed becomes significantly simple and efficient.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例を示すブロック図、第2図は
その要部詳細図である。 図中、MEMはメモリ、DCRはデータコレクション回路、HS
DECはハミングシンドロームデコーダ、SELは特定デー
タとリードデータのセレクタである。
FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a detailed view of essential parts thereof. In the figure, MEM is memory, DCR is data collection circuit, HS
DEC is a Hamming syndrome decoder, and SEL is a selector for specific data and read data.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】メモリ部から読みだしたハミングチェック
ビット付きのデータのエラーを検出してエラービットを
示す出力を生じる回路と、 前記回路の出力により前記データの該当ビットを反転し
てエラー訂正する排他的オアゲート群と、 訂正不能エラーを示し且つ、メモリに通常書き込まれる
データとしては発生する確率が低く且つ表示若しくは印
字された場合に訂正不能エラーを示すと認識し易い特定
データを格納するレジスタと、 訂正不能なエラー発生時には前記メモリ部から読みだし
たデータを代えて、前記レジスタの特定データを前記排
他的オアゲート群へ入力するセレクタと、 前記排他的オアゲート群の出力がセットされる最終出力
レジスタとを備え、 少なくとも訂正不能なエラー発生時には前記最終出力レ
ジスタの内容を保守用表示装置に出力するようにしたこ
とを特徴とするメモリ制御回路。
1. A circuit for detecting an error in data with a Hamming check bit read from a memory section to generate an output indicating an error bit, and inverting the corresponding bit of the data by the output of the circuit to correct the error. A group of exclusive OR gates and a register that stores uncorrectable errors and that has a low probability of occurring as data that is normally written to memory and that is easily recognized as an uncorrectable error when displayed or printed. A selector for inputting specific data of the register to the exclusive OR gate group instead of the data read from the memory unit when an uncorrectable error occurs, and a final output register to which an output of the exclusive OR gate group is set The contents of the final output register are retained at least when an uncorrectable error occurs. Memory control circuit being characterized in that so as to output to use the display device.
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